TWI603380B - 製造圖案化層的方法 - Google Patents
製造圖案化層的方法 Download PDFInfo
- Publication number
- TWI603380B TWI603380B TW105130191A TW105130191A TWI603380B TW I603380 B TWI603380 B TW I603380B TW 105130191 A TW105130191 A TW 105130191A TW 105130191 A TW105130191 A TW 105130191A TW I603380 B TWI603380 B TW I603380B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- material layer
- island
- pitch
- substrate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Inorganic Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
本發明係有關一種製造一圖案化層的方法。
當半導體裝置變得越來越小以及高度整合時,半導體裝置中單元區裡包含圖案的區域實際上也在縮小。然而,製造具有精細特徵且均勻和密集的圖案可能會遇到一些困難,因為曝光裝置有其極限。
因此,光微影技術的發展對於現今製造高整合半導體裝置的趨勢有很大的影響。微影-蝕刻-微影-蝕刻(Litho/Etch/Litho/Etch,LELE)的雙重遮罩技術被用以在侷限的單元區中形成具有精細特徵的密集圖案。然而,在雙重或重複遮罩製程中可能會產生對準誤差(misalignment)或印刷缺陷。此外,這項傳統技術難以形成一具有關鍵尺寸(critical dimension)的精細圖案。
再者,為了得到精細圖案,近來使用多重堆疊層,特別是用於遮罩層,進而增加整體結構的高度並且導致一高深寬
比。此高深寬比是在形成準確的結構時其中一種必須避免的關鍵問題。
因此,需要一種改良方法以形成一精細和準確的圖案,例如接觸孔。
根據本發明之多個實施方式,係提供一種製造圖案化層的方法,包含:形成一第一材料層於一第一基板上方;形成一光阻層於第一材料層上,其中光阻層包含至少一島部和一間距,間距環繞島部的周圍;修整島部以擴大間距;形成一第二材料層填入間距並環繞修整過的島部;移除修整過的島部以形成一第一開口穿過第二材料層並曝露第一材料層的一部份;以及透過第一開口移除第一材料層的曝露部分以在第一材料層中形成一第二開口。
在某些實施方式中,第一基板包含:一第二基板;以及一目標層形成於第二基板上,而且第一材料層形成於目標層上。
在某些實施方式中,第一材料層的第二開口曝露出目標層的一部份。
在某些實施方式中,更包含移除目標層透過第二開口而曝露的部分。
在某些實施方式中,形成第二材料層填入間距包含:沉積一基板層覆蓋修整過的島部並填滿擴大的間距;以及藉由回蝕基板層以曝露修整過的島部。
在某些實施方式中,第二基板包含一化合物半導體材料,化合物半導體材料包含鍺化矽(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)或銻化銦(InSb)。
在某些實施方式中,間距包含圓環、不規則環或多邊形環。
根據本發明之多個實施方式,係提供一種製造圖案化層的方法,包含:形成一目標層於一基板上方;形成一第一材料層於目標層上,第一材料層和目標層不同;形成一光阻層於第一材料層上,其中光阻層包含多個島部和一間距,間距位於島部中間;縮小各島部以擴大間距;形成一第二材料層填滿擴大的間距以及環繞縮小的島部;移除縮小的島部以形成多個第一開口於第二材料層並曝露第一材料層的多個部分;透過第二材料層的第一開口,移除第一材料層的曝露的部分以在第一材料中形成多個第二開口,第二開口曝露目標層的多個部分;透過第一材料層的第二開口移除目標層的曝露的部分以形成多個穿過目標層的孔。
在某些實施方式中,間距包含圓環、不規則環或多邊形環。
在某些實施方式中,第一材料層包含氧化矽、氮化矽、氮化物、氮氧化物、氮氧化矽、碳或碳化矽。
為使本發明之上述及其他目的、特徵和優點更明顯易懂,下文特舉出較佳實施例,並配合所附圖示詳細說明如下。
100‧‧‧第一基板
110‧‧‧第二基板
120‧‧‧目標層
200‧‧‧第一材料層
210‧‧‧第二開口
300‧‧‧光阻層
310‧‧‧島部
320‧‧‧間距
330‧‧‧第一開口
400‧‧‧第二材料層
410‧‧‧類似星形孔
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
本揭示案之態樣最佳在閱讀附圖時根據下文之詳細說明來進行理解。應注意,依據工業中之標準實務,多個特徵並未按比例繪製。實際上,多個特徵之尺寸可任意增大或縮小,以便使論述明晰。
第1圖繪示一半導體裝置的剖面示意圖。
第2A至7A圖為半導體裝置的俯視示意圖,繪示根據本發明某些實施方式之一種形成圖案化層的方法。
第2B至7B圖為分別對應第2A至7A圖沿著A-A’截線的剖面示意圖。
現在可參照本發明的實施例的細節,本發明之實施例繪示於附隨的圖式中。可能的話,在圖式和以下描述中,相同的元件符號對應相同或類似的部件。
以下揭露的實施例伴隨著圖表提供詳細的論述。為了清楚描述,在以下論述中解釋許多實務上的細節。然而,應瞭
解到,這些實務上的細節並不能用以限制本發明的範圍。本發明提供實務的創新概念,其中可以用廣泛的各種特定內容呈現。此外,為了簡化圖式,其中一些傳統結構或元件以簡化方式呈現。
根據各種實施方式,雙重或重複遮罩製程中可以避免產生對準誤差和印刷缺陷的問題。此外,形成圖案化層只需要一單一光微影製程,不只能減少成本還能增加圖案化層的準確性。在本發明的某些實施方式中,可以精準地形成多個特徵,例如接觸孔,而且此些特徵的半間距(half pitch)更能縮小至約小於20nm。
第1圖至第7圖繪示形成一圖案化層的方法,依據本發明之各種實施例。第1圖是此製造方法中一製程階段的剖面示意圖。第2A至第7A圖是此製造方法中各階段的俯視示意圖,以及第2B圖至第7B圖分別為第2A至第7A圖中沿A-A’線的剖面示意圖。
參照第1圖,一第一材料層200形成於一第一基板100上。之後一光阻層300形成於第一材料層200上。根據本發明之某些實施方式,第一基板100包含一第二基板110以及至少一目標層120形成於第二基板110上。
在某些實施方式中,第二基板110可包含一元素半導體材料,例如矽或鍺晶體結構;一化合物鍺化矽(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)
以及/或銻化銦(InSb)或其組合。再者,第二基板110也可為一塊狀矽基板或一絕緣層覆矽(silicon-on-insulator)基板。目標層120可由和第二基板110相同或不同的材料組成。
在某些實施方式中,第一材料層200可在後續製程中作為一遮罩層,將在之後詳述。在某些例子中,第一材料層200由非金屬形成,例如二氧化矽、氮化矽、氮化物、氮氧化物、氮氧化矽、碳化物、碳化矽或其類似材料。第一材料層200也可由例如金屬氮化物、金屬氧化物或類似材料形成。此外,第一材料層200可藉著熱氧化、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)或類似製程形成。
參照第2A圖和第2B圖,執行一光微影製程以轉移一第一圖案至光阻層300中。光阻層300的第一圖案包含多個島部310以及側向環繞島部310的一間距320。第一材料層200的一部份透過間隔320而曝露。島部310具有一第一寬度W1以及間距320具有一第二寬度W2。
光微影製程的實例包含但不限於塗佈光阻(例如旋轉塗佈)、軟烤、光罩對準、曝光後烘烤、顯影、清洗、乾燥(例如硬烤)以及其組合。在某些實施方式中,曝光可為一單一曝光、一雙重曝光或一多重曝光,但為了避免對準誤差,最佳為一單一曝光。
在某些實施方式中,光阻層300的材料可為一正型光阻或負型光阻。
在某些實施方式中,間距320在光阻層300形成多個環狀圖案。環狀圖案可為圓環、不規則環、多邊形環例如三角環、四角環、六角環或其他形式的環。
參照第3A圖和第3B圖,執行一修整(trimming)製程移除各島部310的一部份以減少各島部310的尺寸並擴大光阻層300內的間距320。在執行修整製程之後,第一材料層200透過擴大的間距320曝露更多的部份。
修整製程使各島部310縮小並減少各島部310的大小,以及因此在後續製程中可得到一具有相對小尺寸的特徵。各縮小的島部310具有一第三寬度W3以及擴大的間距320具有一第四寬度W4。進行修整製程後的縮小島部310的第三寬度W3比修整製程前島部310的第一寬度W1小(於第2B圖繪示)。修整製程後擴大的間距320的第四寬度W4大於修整製程前的間距的第二寬度W2。
在某些實施方式中,縮小的島部310實質上定義後續製程要製造的特定特徵的圖案,例如接觸孔。縮小的島部310的半間距可大於20nm或甚至小於20nm。
在某些實施方式中,藉由一適當製程來執行修整製程,適當製程包含但不限於乾式蝕刻製程、濕式蝕刻或其組合。濕式蝕刻使用的蝕刻液可包含四甲基氫氧化氨(tetramethylammonium hydroxide,TMAH)、氫氟酸(HF)/硝酸(HNO3)/醋酸(CH3COOH)溶液或其他適合的溶液。乾式蝕刻製程包含使用氯基化學品的偏壓式電漿蝕刻以及使用其他乾式蝕刻劑氣體,包含CF4、NF3、SF6和He。可非等向性地執行乾式蝕刻,例如深反應式離子蝕刻(deep reactive-ion etching,DRIE)技術。各種蝕刻製程可藉由各種蝕刻參數來調整,例如使用的蝕刻劑、蝕刻溫度、蝕刻液濃度、蝕刻壓力、能源功率、射頻偏壓電壓(RF bias voltage)、射頻偏壓功率、蝕刻劑流量速率以及/或其他適合的參數。
在某些實施方式中,間距320在光阻層300中形成環狀圖案。環狀圖案可為圓環、不規則環、多邊形環例如三角環、四角環、六角環或其他形式的環。
之後,參照第4A圖和第4B圖,形成一第二材料層400填入擴大的間距320及環繞修整過的島部310。形成第二材料層400填入擴大的間距320包含沉積一物質層覆蓋修整過的島部310及填滿擴大的間距320,以及接著回蝕物質層曝露修整過的島部310以形成第二材料層400。
在某些實施方式中,第二材料層400可形成多個圓環、多個不規則環、多個多邊形環,例如多個三角環、多個四邊形環、多個六角環或其他環狀。第二材料層400也能形成多個接觸環。
參照第5A圖和第5B圖,移除修整過的島部310因此在第二材料層400中形成多個第一開口330。接著第一材料層200的一部份透過第一開口300而曝露。第二材料層400實質上定義具有多個圓孔、類似星形孔410的一接觸孔圖案。
應注意的是第二材料層400在此作為遮罩以轉移接觸孔圖案至底下的第一材料層200。因此,藉由使用填入的第二材料層400作為另一遮罩層以避免雙重遮罩製程引起的失準以及印刷缺陷,僅需要一單一遮罩層用以形成接觸孔圖案。
參照第6A圖至第6B圖,藉由移除第二材料層400及第一材料層200曝露出的部分,接觸孔圖案被轉移至底下的第一材料層200。第一材料層200曝露出的部分透過第一開口330被移除,接著形成多個第二開口210於第一材料層200內。
在圖案化第一材料層200後,目標層120的一部份透過第二開口210而曝露。第一材料層200的接觸孔圖案藉由多個第二開口210來定義。接觸孔的半間距可為大於20nm或甚至小於20nm。
在一實施例中,執行移除第二材料層400和第一材料層200的曝露部分是藉由一適當的製程,例如但不限於乾式蝕刻製程、濕式蝕刻製程或其組合。濕式蝕刻蝕刻液可包含四甲基氫氧化氨(tetramethylammonium hydroxide,TMAH)、氫氟酸(HF)/硝酸(HNO3)/醋酸(CH3COOH)溶液或其他適合的溶液。乾式蝕刻製程包含使用氯基化學品的偏壓式電漿蝕刻以及其他乾式蝕刻劑氣體,包含CF4、NF3、SF6和He。可非等向性地執行乾式蝕刻,例如深反應式離子蝕刻(deep reactive-ion etching,DRIE)技術。各種蝕刻製程可藉由各種蝕刻參數來調整,例如使用的蝕刻劑、蝕刻溫度、蝕刻液濃度、蝕刻壓力、能源功率、射頻偏壓電壓(RF bias voltage)、射頻偏壓功率、蝕刻劑流量速率以及/或其他適合的參數。
需要注意的是當第二材料層400的接觸孔圖案藉由蝕刻製程轉移至底下的第一材料層200,第5A圖中類似星形孔410被圓化以形成第6A圖的圓孔,因此轉移的第一材料層200的接觸孔圖案顯示僅具有圓形接觸孔的接觸孔圖案。
參照第7A圖和第7B圖,透過移除第一材料層200以及目標層120的曝露部分實質地轉移第一材料層200的接觸孔圖案至底下的第一材料層200。目標層120曝露的部分透過第一材料層200的第二開口210而被移除。於是形成目標層120在第二基板
110上方的接觸孔圖案。接觸孔的半間距可為大於20nm或甚至小於20nm。
在某些實施例中,執行移除第一材料層200和目標層120的曝露部分是藉由一適當的製程,例如但不限於乾式蝕刻製程、濕式蝕刻製程或其組合。濕式蝕刻蝕刻液可包含四甲基氫氧化氨(tetramethylammonium hydroxide,TMAH)、氫氟酸(HF)/硝酸(HNO3)/醋酸(CH3COOH)溶液或其他適合的溶液。乾式蝕刻製程包含使用氯基化學品的偏壓式電漿蝕刻以及其他乾式蝕刻劑氣體,包含CF4、NF3、SF6和He。可非等向性地執行乾式蝕刻,例如深反應式離子蝕刻(deep reactive-ion etching,DRIE)技術。各種蝕刻製程可藉由各種蝕刻參數來調整,例如使用的蝕刻劑、蝕刻溫度、蝕刻液濃度、蝕刻壓力、能源功率、射頻偏壓電壓(RF bias voltage)、射頻偏壓功率、蝕刻劑流量速率以及/或其他適合的參數。
值得注意的是上述在半導體裝置中形成一圖案的方法之實施例僅為示例,並非意欲限制,而且可進行各種更動、替代及改造而不脫離本發明的精神和範圍。
儘管已用大量細節和參照特定的實施例來描述本發明,其他實施例也是可行的。因此,隨附的專利範圍的精神和範圍應不被此處包含實施例之描述限制。
對於該領域中具有通常知識者,很明顯地,本發明中的結構可作各種更動和變化而不脫離本發明之範圍或精神。鑒於上述,可在不脫離本揭示案精神及範疇之情況下在在此進行多種變更、取代及更動。
110‧‧‧第二基板
120‧‧‧目標層
Claims (10)
- 一種製造圖案化層的方法,包含:形成一第一材料層於一第一基板上方;形成一光阻層於該第一材料層上,其中該光阻層包含至少一島部和一間距,該間距環繞該島部的周圍;修整該島部以擴大該間距;形成一第二材料層填入該間距並環繞該修整過的島部;移除修整過的該島部以形成一第一開口穿過該第二材料層並曝露該第一材料層的一部份;以及透過該第一開口移除該第一材料層的該曝露部分以在該第一材料層中形成一第二開口。
- 如請求項1所述圖案化層之製造方法,其中該第一基板包含:一第二基板;以及一目標層形成於該第二基板上,而且該第一材料層形成於該目標層上。
- 如請求項1所述圖案化層之製造方法,其中該第一材料層的第二開口曝露出該目標層的一部份。
- 如請求項2所述圖案化層之製造方法,更包含移除該目標層透過該第二開口而曝露的該部分。
- 如請求項1所述圖案化層之製造方法,其中形成該第二材料層填入該間距包含:沉積一基板層覆蓋修整過的該島部並填滿該擴大的間距;以及藉由回蝕該基板層以曝露修整過的該島部。
- 如請求項2所述圖案化層之製造方法,其中該第二基板包含一化合物半導體材料,該化合物半導體材料包含鍺化矽(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)或銻化銦(InSb)。
- 如請求項1所述圖案化層之製造方法,其中該間距包含圓環、不規則環或多邊形環。
- 一種製造圖案化層的方法,包含:形成一目標層於一基板上方;形成一第一材料層於該目標層上,該第一材料層不同於該目標層;形成一光阻層於該第一材料層上,其中該光阻層包含多個島部和一間距,該間距位於該些島部中間;縮小各該島部以擴大該間距;形成一第二材料層填滿該擴大的間距以及環繞該些縮小的島部;移除該些縮小的島部以在第二材料層中形成多個第一開口並曝露該第一材料層的多個部分; 透過該第二材料層的該些第一開口,移除該第一材料層的該些曝露的部分以在該第一材料層中形成多個第二開口,該些第二開口曝露該目標層的多個部分;以及透過該第一材料層的該些第二開口移除該目標層的該些曝露的部分以形成多個穿過該目標層的孔。
- 如請求項8所述圖案化層之製造方法,其中該間距包含圓環、不規則環或多邊形環。
- 如請求項8所述圖案化層之製造方法,其中該第一材料層包含氧化矽、氮化矽、氮化物、氮氧化物、氮氧化矽、碳化物或碳化矽。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/155,090 US9786504B1 (en) | 2016-05-16 | 2016-05-16 | Method for forming a patterned layer |
US15/155,090 | 2016-05-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI603380B true TWI603380B (zh) | 2017-10-21 |
TW201810369A TW201810369A (zh) | 2018-03-16 |
Family
ID=59981410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW105130191A TWI603380B (zh) | 2016-05-16 | 2016-09-19 | 製造圖案化層的方法 |
Country Status (2)
Country | Link |
---|---|
US (3) | US9786504B1 (zh) |
TW (1) | TWI603380B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9786504B1 (en) * | 2016-05-16 | 2017-10-10 | Micron Technology, Inc. | Method for forming a patterned layer |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101025569A (zh) * | 2006-02-23 | 2007-08-29 | 海力士半导体有限公司 | 用于形成半导体器件的微细图案的方法 |
CN101299408A (zh) * | 2007-05-01 | 2008-11-05 | 海力士半导体有限公司 | 形成半导体器件的精细图案的方法 |
TW201007817A (en) * | 2008-08-08 | 2010-02-16 | Macronix Int Co Ltd | Method for patterning material layer |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100761857B1 (ko) * | 2006-09-08 | 2007-09-28 | 삼성전자주식회사 | 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법 |
TWI336904B (en) | 2007-02-26 | 2011-02-01 | Nanya Technology Corp | Method for forming ring pattern |
KR20110055912A (ko) * | 2009-11-20 | 2011-05-26 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성방법 |
JP5611581B2 (ja) | 2009-12-21 | 2014-10-22 | Hoya株式会社 | マスクブランク及びその製造方法、並びに、転写マスク及びその製造方法 |
US8048810B2 (en) | 2010-01-29 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for metal gate N/P patterning |
US9406746B2 (en) * | 2014-02-19 | 2016-08-02 | International Business Machines Corporation | Work function metal fill for replacement gate fin field effect transistor process |
US9786504B1 (en) * | 2016-05-16 | 2017-10-10 | Micron Technology, Inc. | Method for forming a patterned layer |
-
2016
- 2016-05-16 US US15/155,090 patent/US9786504B1/en active Active
- 2016-09-19 TW TW105130191A patent/TWI603380B/zh active
-
2017
- 2017-10-10 US US15/729,370 patent/US10312086B2/en active Active
-
2019
- 2019-05-07 US US16/405,319 patent/US10832910B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101025569A (zh) * | 2006-02-23 | 2007-08-29 | 海力士半导体有限公司 | 用于形成半导体器件的微细图案的方法 |
CN101299408A (zh) * | 2007-05-01 | 2008-11-05 | 海力士半导体有限公司 | 形成半导体器件的精细图案的方法 |
TW201007817A (en) * | 2008-08-08 | 2010-02-16 | Macronix Int Co Ltd | Method for patterning material layer |
Also Published As
Publication number | Publication date |
---|---|
US10832910B2 (en) | 2020-11-10 |
US20190259614A1 (en) | 2019-08-22 |
TW201810369A (zh) | 2018-03-16 |
US10312086B2 (en) | 2019-06-04 |
US9786504B1 (en) | 2017-10-10 |
US20180033623A1 (en) | 2018-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10768526B2 (en) | Method of forming patterns | |
KR102250656B1 (ko) | 반도체 소자의 패턴 형성 방법 | |
US10049919B2 (en) | Semiconductor device including a target integrated circuit pattern | |
TWI651809B (zh) | 特徵尺寸縮減技術(三) | |
US7659208B2 (en) | Method for forming high density patterns | |
TWI675401B (zh) | 半導體結構的製造方法 | |
TWI603380B (zh) | 製造圖案化層的方法 | |
CN111986992A (zh) | 沟槽刻蚀方法 | |
US9230812B2 (en) | Method for forming semiconductor structure having opening | |
JP6123242B2 (ja) | パターン形成方法 | |
WO2022100055A1 (zh) | 半导体结构的制造方法及半导体结构 | |
CN108091553B (zh) | 掩模图形的形成方法 | |
US9837282B1 (en) | Semiconductor structure | |
KR102609924B1 (ko) | 반도체 소자의 제조 방법 | |
US20190057870A1 (en) | Method of forming fine line patterns of semiconductor devices | |
TWI688012B (zh) | 半導體結構的製造方法 | |
US11784060B2 (en) | Method for forming connecting pad and semiconductor structure | |
CN110262190B (zh) | 半导体结构及其制作方法 | |
TWI840147B (zh) | 光罩結構與圖案化方法 | |
CN117529098B (zh) | 半导体结构的制作方法及半导体结构 | |
US20240145244A1 (en) | Method of patterning underlying structure | |
US20220384246A1 (en) | Method of forming semiconductor structure | |
TWI694520B (zh) | 半導體基底及其製備方法 | |
JP2017535075A (ja) | フォトリソグラフィを用いない自己整合逆活性エッチングのための方法 | |
CN114496741A (zh) | 半导体结构的形成方法 |