TWI591688B - 半導體裝置及製造半導體裝置之方法 - Google Patents

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Description

半導體裝置及製造半導體裝置之方法 領域
在此說明之實施例係有關於一種半導體裝置及其製造方法。
背景
氮化半導體，例如GaN、AlN及InN，以及其混合晶體具有寬能帶間隙且被使用在例如高功率電子裝置或短波長發射裝置之多種裝置中。例如，該氮化半導體之GaN具有一3.4eV之能帶間隙，且該能帶間隙比Si能帶間隙(1.1eV)及GaAs能帶間隙(1.4eV)高。
該等高功率電子裝置之例子係場效電晶體(FET)，特別是高電子遷移率電晶體(HEMT)。包括氮化半導體之HEMT係使用在，例如，高功率高效率放大器及高功率開關裝置。詳而言之，在具有一AlGaN電子供應層及一GaN電子輸送層之HEMT中，由於歸因於在AlGaN與GaN間之晶格常數差，在AlGaN中發生例如壓電極化之現象，因此產生一濃密二維電子氣體(2DEG)。因此，可實現在高電壓下之操作且該等HEMT可被使用在，例如，電動車輛中 之高效率開關元件及高電壓功率裝置。
在具有一閘極電極設置在例如一電子供應層之一氮化半導體上之一結構的一半導體裝置中，一電場集中在該汲極電極側之該閘極電極的一端部且這電場集中會導致例如該半導體裝置之斷裂等問題。
因此，半導體裝置需要具有減少在該汲極電極側之該閘極電極之一端部的電場集中且因此減少該半導體裝置發生斷裂等問題之一結構。
以下是參考文獻：
[文獻1]日本公開專利第2002-359256號公報
[文獻2]日本公開專利第2012-256923號公報，及
[文獻3]日本公開專利第2013-77629號公報
概要
依據本發明之一方面，一種半導體裝置包括：一基板；多數氮化半導體層，係設置在該基板上；一源極電極與一汲極電極，係設置在該等氮化半導體層上；一第一絕緣層，係設置在該等氮化半導體層、該源極電極及該汲極電極上；一第二絕緣層，係設置在該第一絕緣層上；一第一開口，係設置在該第二絕緣層及該第一絕緣層中且在該源極電極與該汲極電極之間，該氮化半導體層之一部份係暴露在該第一開口中；一第二開口，係設置在該第二絕緣層中且在該源極電極與該汲極電極之間，該第一絕緣層之一部份係暴露在該第二開口中；及一閘極電極，係設置 在該第二絕緣層上以掩埋該第一開口及該第二開口之至少一部份。
6A,6B,6C,10A,10B,10C,14A, 17A‧‧‧長短交錯虛線
10,910‧‧‧基板
21,921‧‧‧電子輸送層
21a,921a‧‧‧2DEG
22,922‧‧‧電子供應層
23,923‧‧‧蓋層
31,931‧‧‧閘極電極
31a,31c,931a‧‧‧端部
31b,931b‧‧‧肖特基連接部份
32,932‧‧‧源極電極
33,933‧‧‧汲極電極
40‧‧‧絕緣層
40a,40c‧‧‧溝槽
41‧‧‧第一絕緣層
42‧‧‧第二絕緣層
40b,42a,42b,42c,61a,62a,161a,162a,942b‧‧‧開口
61,62,161,162‧‧‧抗蝕圖案
410‧‧‧半導體晶片
411‧‧‧閘極電極
412‧‧‧源極電極
413‧‧‧汲極電極
420‧‧‧引線框
421‧‧‧閘極引線
422‧‧‧源極引線
423‧‧‧汲極引線
430‧‧‧晶粒黏著劑
431,432,433‧‧‧接合線
440‧‧‧模製樹脂
450‧‧‧PFC電路
451‧‧‧開關元件(電晶體)
452‧‧‧二極體
453‧‧‧軛流線圈
454,455‧‧‧電容器
456‧‧‧二極體橋
457‧‧‧交流電源
460‧‧‧全橋式反相器電路
461‧‧‧一次電路
462‧‧‧二次電路
463‧‧‧變壓器
464a,464b,464c,464d,465a,465b,465c‧‧‧開關元件
466,467,468‧‧‧開關裝置
471‧‧‧數位預失真電路
472a,427b‧‧‧混合器
473‧‧‧功率放大器
474‧‧‧定向耦合器
941‧‧‧SiN膜
942‧‧‧SiON膜
圖式簡單說明
圖1係顯示一習知半導體裝置之一結構的圖(1)；圖2係顯示一習知半導體裝置之一結構的圖(2)；圖3係顯示一習知半導體裝置之一結構的圖(3)；圖4係顯示在習知半導體裝置中該閘極電壓Vg與該汲極電流Id間之關係的圖；圖5係顯示在圖1所示之半導體裝置中一SiN膜之膜厚度與該閘極臨界電壓Vth間之關係的圖；圖6係顯示在一第一實施例中一半導體裝置之一結構的圖；圖7A至7C係顯示用以製造在第一實施例中該半導體裝置之一方法之步驟的圖(1)；圖8A至8C係顯示用以製造在第一實施例中該半導體裝置之一方法之步驟的圖(2)；圖9A與9B係顯示用以製造在第一實施例中該半導體裝置之一方法之步驟的圖(3)；圖10係顯示在一第二實施例中一半導體裝置之一結構的圖；圖11A至11C係顯示用以製造在第二實施例中該半導體裝置之一方法之步驟的圖(1)； 圖12A至12C係顯示用以製造在第二實施例中該半導體裝置之一方法之步驟的圖(2)；圖13A與13B係顯示用以製造在第二實施例中該半導體裝置之一方法之步驟的圖(3)；圖14係顯示在一第三實施例中一半導體裝置之一結構的圖；圖15A至15C係顯示用以製造在第三實施例中該半導體裝置之一方法之步驟的圖(1)；圖16A至16C係顯示用以製造在第三實施例中該半導體裝置之一方法之步驟的圖(2)；圖17係顯示在一第四實施例中一半導體裝置之一結構的圖；圖18A至18C係顯示用以製造在第四實施例中該半導體裝置之一方法之步驟的圖(1)；圖19A至19C係顯示用以製造在第四實施例中該半導體裝置之一方法之步驟的圖(2)；圖20A與20B係顯示在一第五實施例中半導體裝置之結構的圖(1)；圖21A與21B係顯示在第五實施例中半導體裝置之結構的圖(2)；圖22A與22B係顯示在一第六實施例中半導體裝置之結構的圖(1)；圖23A與23B係顯示在第六實施例中半導體裝置之結構的圖(2)； 圖24係顯示在一第七實施例中一半導體裝置之圖；圖25係顯示在第七實施例中一功率因子修正(PFC)電路之電路圖；圖26係顯示在第七實施例中一電源供應單元之電路圖；及圖27係顯示在第七實施例中一高功率放大器之一結構的圖。
實施例之說明
以下，將說明實施例。相同構件及組態係賦予相同符號且不重新說明。
[第一實施例]
首先，將說明在該汲極電極側之一閘極電極之一端部的一電場集中。詳而言之，將依據具有圖1至3所示之結構的半導體裝置，說明該汲極電極側之一閘極電極之一端部的一電場集中。在這些半導體裝置中，作為一閘極絕緣膜之一絕緣層係設置在一氮化半導體層上用以例如改善耐電壓性。
在圖1所示之半導體裝置中，未顯示之例如一緩衝層的多數層係設置在例如矽之一基板910上。由GaN構成之一電子輸送層921，由AlGaN構成之一電子供應層922、及由GaN構成之一923係堆疊在該緩衝層上。因此，在該電子輸送層921中靠近該電子輸送層921與該電子供應層922間之界面產生一2DEG 921a。該蓋層923已由一源極電極 932及一汲極電極933將形成之區域移除，且該源極電極932及該汲極電極933形成在該電子供應層922上，並且該電子供應層922係藉由移除該蓋層923而暴露。此外，作為一第一絕緣層之一SiN膜941及作為一第二絕緣層之一SiON膜942係堆疊在該蓋層923上，且一閘極電極931係設置在作為該第二絕緣層之該SiON膜942上。在這半導體裝置中，作為該第一絕緣層之該SiN膜941之膜厚度係大約40nm，且作為該第二絕緣層之該SiON膜942之膜厚度係大約20nm。
圖2所示之半導體裝置具有與圖1之半導體裝置相同的結構，但是只形成作為該第一絕緣層之一SiN膜。詳而言之，在一蓋層923上只設置一SiN膜941，且在該SiN膜941上設置一閘極電極931。在這半導體裝置中，該SiN膜941之膜厚度係大約40nm。在圖1所示之半導體裝置及圖2所示之半導體裝置通常被稱為金屬絕緣體半導體(MIS)結構。
圖3所示之半導體裝置對應於圖1之半導體裝置，但是緊接在一閘極電極931下方之一SiON膜942及一SiN膜941的某些部份被移除以形成一開口942b。因此，該閘極電極931與一蓋層923接觸，且該蓋層923透過該開口942b暴露。這半導體裝置通常被稱為一肖特基半導體裝置。為減少在具有圖3所示之結構之半導體裝置中的一電場集中，作為該第二絕緣層之該SiON膜942及作為該第一絕緣層之該SiN膜941被移除使得該開口942b呈錐形而具有由該基板910側向上增加之直徑。
圖4顯示一測量之結果，其中具有圖1至3所示之結構的半導體裝置被測試以決定在該閘極電壓Vg與該汲極電流Id間之關係，即，決定Id-Vg特性曲線。在圖4中，A1表示具有圖1所示之結構之一半導體裝置的Id-Vg特性曲線，A2表示具有圖2所示之結構之一半導體裝置的Id-Vg特性曲線，且A3表示具有圖3所示之結構之一半導體裝置的Id-Vg特性曲線。
如A1所示，具有圖1所示之結構之半導體裝置的閘極臨界電壓係大約-18V。如A2所示，具有圖2所示之結構之半導體裝置的閘極臨界電壓係大約-8V。因此，相較於具有該SiON膜942時，缺少SiON膜942使該閘極臨界電壓位移至正側。如A3所示，具有圖3所示之結構之半導體裝置的閘極臨界電壓係大約-0.8V。因此，相較於例如一SiN膜之一絕緣層設置在該蓋層923與該閘極電極931之間的MIS結構，該閘極電極931與該蓋層923接觸之肖特基組態造成該閘極臨界電壓向正側之更大位移。
圖5顯示在具有圖1所示之結構之一半導體裝置中該SiN膜941與該閘極臨界電壓Vth之間的關係。如圖5所示，該閘極臨界電壓Vth降低且隨著該SiN膜941之膜厚度增加而以負向位移。
在具有圖3所示之結構之半導體裝置中，該閘極臨界電壓係大約-0.8V。因此，一電場會集中在該汲極電極933側之該閘極電極931的一端部931a，且該半導體裝置會容易斷裂。即，圖3所示之半導體裝置在與該蓋層923接觸 之該閘極電極931的一肖特基連接部份931b，及在該SiN膜941與該SiON膜942上在該汲極電極933側之端部931a之間具有一大閘極臨界電壓差。因此，該汲極電壓造成一電場集中在該汲極電極933側之該閘極電極931的端部931a，且由於存在該SiN膜941及該SiON膜942而施加一電場。因此，該半導體裝置會在例如該汲極電極933側之該閘極電極931的端部931a輕易地斷裂。即，該半導體裝置之信賴性及壽命減損。
(半導體裝置)
接著，將說明在該實施例中之半導體裝置。在這實施例之半導體裝置中，如圖6所示，未圖示之例如一緩衝層的多數層係設置在一基板10上，且一電子輸送層21、一電子供應層22及一蓋層23依序堆疊在該緩衝層上。因此，在該電子輸送層21中靠近該電子輸送層21與該電子供應層22間之界面產生一2DEG 21a。該基板10係由例如矽(Si)、碳化矽(SiC)或藍寶石(Al2O3)之一材料構成。未顯示之該緩衝層係包括，例如，AlN之一膜。該電子輸送層21係由GaN構成，該電子供應層22係由AlGaN構成，且該蓋層23係由GaN構成。在這實施例中，該電子輸送層21、該電子供應層22及該蓋層23有時分別地記為第一半導體層、第二半導體層及第三半導體層。
該蓋層23已由設置一源極電極32及一汲極電極33之區域移除，且該源極電極32及該汲極電極33係形成在該電子供應層22上，而該電子供應層22係透過該蓋層23暴 露。此外，包括SiN之一第一絕緣層41及包括SiON之一第二絕緣層42堆疊在該蓋層23上。該第一絕緣層41及該第二絕緣層42係由包括，例如，SiN、SiON、SiO2、AlN、Al2O3及Ta2O5中任一者之材料形成。該第一絕緣層41及該第二絕緣層42宜由不同材料構成。此外，該第一絕緣層41宜由一氮化物構成且該第二絕緣層42宜由一氧化物或氮氧化物構成。
在設置一閘極電極31之區域中，該第二絕緣層42已被局部地移除以便在被一長短交錯虛線6A包圍之一區中形成一開口42a，且在該汲極電極33側之該閘極電極31的一端部31a係設置在該開口42a上。因此，只有該第一絕緣層41留在這區中。因此，由該第一絕緣層41及該第二絕緣層42構成之全部絕緣層在設置該開口42a之區域中具有比不包括該開口42a及一開口42b以外之其他區域小的厚度。
在被一長短交錯虛線6B包圍之一中央區中，該第一絕緣層41及該第二絕緣層42已被移除，使得該開口42b呈錐形且具有由該基板10側向上增加之直徑。具有由該基板10側向上增加之一直徑的這錐形亦將記為一前錐形。雖然，在這實施例中，該開口42b係說明為被設置在設置該閘極電極31之區域的中央區中，但是該開口42b可位在設置該閘極電極31之區域中比該開口42a更內側之其他地方。
在該開口42a與該中央開口42b之間被一長短交 錯虛線6C包圍的區域中，該閘極電極31係設置在該第一絕緣層41及該第二絕緣層42之疊層上。
因此，在該實施例中，在該汲極電極33側之該閘極電極31的端部31a係設置在該開口42a中之第一絕緣層41上。此外，該閘極電極31係設置在該開口42b中之蓋層23上，且該開口42b中之蓋層23已藉由移除該第一絕緣層41及該第二絕緣層42而暴露。設置在該蓋層23上的該閘極電極31之這部份有時將被記為肖特基連接部份31b。
在這實施例中，上述組態可增加在該汲極電極33側之該閘極電極31之端部31a中的臨界電壓且因此減少在該汲極電極33側之該閘極電極31之端部31a的一電場集中。在被該長短交錯虛線6C包圍且位在收納在該汲極電極33側之該閘極電極31之端部31a的該開口42a與該中央開口42b之間的區域中，該閘極電極31係設置在該第二絕緣層42上用以例如增加耐電壓性及減少漏電流。
(半導體裝置製造方法)
接著，將依據圖7A至9B說明用以製造在這實施例中之半導體裝置之一方法。
首先，如圖7A所示，在一基板10上形成未圖示之一緩衝層且，在所形成之緩衝層上，藉由磊晶成長依序形成一電子輸送層21、一電子供應層22及一蓋層23。在這實施例中，未圖示之緩衝層、該電子輸送層21、該電子供應層22及該蓋層23係藉由金屬有機汽相磊晶(MOVPE)磊晶成長。在此使用之基板10係一矽基板，且未圖示之緩衝層 係包括，例如，AlN之一膜。該電子輸送層21係由GaN構成，該電子供應層22係由AlGaN構成，且該蓋層23係由GaN構成。因此，在該電子輸送層21中靠近該電子輸送層21與該電子供應層22間之界面產生一2DEG 21a。
接著，如圖7B所示，在該電子供應層22上形成一源極電極32及一汲極電極33。詳而言之，在該蓋層23施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)，且該抗蝕圖案在將形成該源極電極32及該汲極電極33之區域中具有多數開口。然後，藉由例如乾式蝕刻之一技術移除由該抗蝕圖案暴露之蓋層23以暴露該電子供應層22。然後，以例如一有機溶劑之一藥劑移除該抗蝕圖案。接著，在該電子供應層22及該蓋層23上再施加該光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)。在這程序中形成之抗蝕圖案在將形成該源極電極32及該汲極電極33之區域中具有多數開口，且該抗蝕圖案之該等開口係設置在暴露該電子供應層22之區域中。然後，藉由真空沈積形成一金屬膜，且將全部結構浸泡在例如一有機溶劑之一藥劑中以移除該抗蝕圖案及設置在該抗蝕圖案上之該金屬膜。剩餘之金屬膜在該電子供應層22上界定該源極電極32及該汲極電極33。
接著，如圖7C所示，藉由例如化學蒸氣沈積(CVD)之一技術在該蓋層23上堆疊一第一絕緣層41及一第二絕緣層42。在這實施例中，該第一絕緣層41係藉由在該蓋層23上沈積具有大約40nm之膜厚度的一SiN膜而形成， 且該第二絕緣層42係藉由在該第一絕緣層41上沈積具有大約20nm之膜厚度的一SiON膜而形成。
接著，如圖8A所示，在該第二絕緣層42上形成一抗蝕圖案61，且該抗蝕圖案61具有一開口61a，而該開口61a到達將形成一閘極電極31之區域的一中央區。詳而言之，在該第二絕緣層42上施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案61，且該抗蝕圖案61具有一開口61a，而該開口61a到達將形成一閘極電極31之區域的一中央區。
接著，如圖8B所示，藉由蝕刻移除在該抗蝕圖案61之開口61a中之該第二絕緣層42及該第一絕緣層41以形成一開口42b，然後以例如一有機溶劑之一藥劑移除該抗蝕圖案61。詳而言之，藉由乾式蝕刻及濕式蝕刻之一組合處理在該抗蝕圖案61之開口61a中之該第二絕緣層42及該第一絕緣層41，使得該開口42b呈錐形且具有由該基板10側向上增加之直徑。在如此形成之開口42b之底部，該蓋層23被暴露。
接著，如圖8C所示，在該第二絕緣層42上形成一抗蝕圖案62，該抗蝕圖案62具有一開口62a，而該開口62a到達將形成該閘極電極31之一端部31a的區域。詳而言之，在該第二絕緣層42上施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案62，且該抗蝕圖案62具有一開口62a，而該開口62a到達將形成該閘極電極31之一端部31a的區域。
接著，如圖9A所示，藉由蝕刻移除在該抗蝕圖案62之開口62a中之該第二絕緣層42以形成一開口42a，然後以例如一有機溶劑之一藥劑移除該抗蝕圖案62。詳而言之，藉由乾式蝕刻及濕式蝕刻之一組合移除在該抗蝕圖案62之開口62a中之該第二絕緣層42以形成一開口42a。因為在有該開口42a之區域中只設置該第一絕緣層41，所以全部絕緣層之厚度比不包括該開口42a及該開口42b且該第一絕緣層41及該第二絕緣層42互相上下堆疊之其他區域小。
接著，如圖9B所示，在該第二絕緣層42上形成該閘極電極31。詳而言之，在例如該第二絕緣層42之表面上施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)，且該抗蝕圖案在將形成該閘極電極31之區域中具有一開口。然後，藉由真空沈積形成一金屬膜，且將全部結構浸泡在例如一有機溶劑之一藥劑中以移除該抗蝕圖案及設置在該抗蝕圖案上之該金屬膜。剩餘之金屬膜在該第二絕緣層42上界定該閘極電極31。
以上述方式中形成之閘極電極31掩埋該開口42b，且在該汲極電極33側之該閘極電極31的端部31a係設置在該開口42a中之該第一絕緣層41上。
在該實施例中之半導體裝置可以上述方式製造。
[第二實施例]
(半導體裝置)
接著，將說明在第二實施例中之半導體裝置。在這實施例之半導體裝置中，如圖10所示，未圖示之例如一緩衝層的多數層係設置在一基板10上，且一電子輸送層21、一電子供應層22及一蓋層23依序堆疊在該緩衝層上。因此，在該電子輸送層21中靠近該電子輸送層21與該電子供應層22間之界面產生一2DEG 21a。該基板10係由例如矽、碳化矽或藍寶石之一材料構成。未顯示之該緩衝層係包括，例如，AlN之一膜。該電子輸送層21係由GaN構成，該電子供應層22係由AlGaN構成，且該蓋層23係由GaN構成。
該蓋層23已由設置一源極電極32及一汲極電極33之區域移除，且該源極電極32及該汲極電極33係形成在該電子供應層22上，而該電子供應層22係透過該蓋層23暴露。此外，包括SiN之一絕緣層40設置在該蓋層23上。該絕緣層40係由包括，例如，SiN、SiON、SiO2、AlN、Al2O3及Ta2O5中任一者之材料形成，且宜由一氮化物構成。
在設置一閘極電極31之區域中，該絕緣層40已被局部地移除以便在被一長短交錯虛線10A包圍之一區中形成一溝槽40a，且在該汲極電極33側之該閘極電極31的一端部31a係設置在該溝槽40a上。因此，此處之厚度比其他部份小。在設置該閘極電極31之區域中，被一長短交錯虛線10B包圍之一中央區已沒有該絕緣層40，使得一開口40b呈錐形且具有由該基板10側向上增加之直徑。在設置該閘極電極31之區域中，該絕緣層40可留在被一長短交錯虛線10C包圍之區中且在收納在該汲極電極33側之該閘極 電極31之端部31a的溝槽40a與該中央開口40b之間，用以例如增加耐電壓性及減少漏電流。
因此，在該實施例中，該絕緣層40在其被該長短交錯虛線10A包圍之部份，即，設置在該汲極電極33側之該閘極電極31之端部31a的部份，具有比被該長短交錯虛線10B包圍之部份，即，設置該中央開口40b之部份大的厚度。此外，該絕緣層40在被該長短交錯虛線10A包圍之溝槽40a下方具有比該溝槽40a以外之其他部份小的厚度。即，該絕緣層40在被該長短交錯虛線10A包圍且設置在該汲極電極33側之該閘極電極31之端部31a的溝槽40a下方具有比被該長短交錯虛線10C包圍且在該溝槽40a與該開口40b間之區中小的厚度。
在該汲極電極33側之該閘極電極31的端部31a係設置在該絕緣層40之溝槽40a上。此外，該閘極電極31係設置在該開口40b中之蓋層23上，且該開口40b中之蓋層23已藉由移除該絕緣層40而暴露。設置在該蓋層23上之該閘極電極31之這部份有時將被記為肖特基連接部份31b。
在這實施例中，上述組態可增加在該汲極電極33側之該閘極電極31之端部31a中的臨界電壓且因此減少一電場集中。
(半導體裝置製造方法)
接著，將依據圖11A至13B說明用以製造在這實施例中之半導體裝置之一方法。
首先，如圖11A所示，在一基板10上形成未圖示 之一緩衝層且，在所形成之緩衝層上，藉由磊晶成長依序形成一電子輸送層21、一電子供應層22及一蓋層23。在這實施例中，未圖示之緩衝層、該電子輸送層21、該電子供應層22及該蓋層23係藉由MOVPE磊晶成長。在此使用之基板10係一矽基板，且未圖示之緩衝層係包括，例如，AlN之一膜。該電子輸送層21係由GaN構成，該電子供應層22係由AlGaN構成，且該蓋層23係由GaN構成。因此，在該電子輸送層21中靠近該電子輸送層21與該電子供應層22間之界面產生一2DEG 21a。
接著，如圖11B所示，在該電子供應層22上形成一源極電極32及一汲極電極33。詳而言之，在該蓋層23施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)，且該抗蝕圖案在將形成該源極電極32及該汲極電極33之區域中具有多數開口。然後，藉由例如乾式蝕刻之一技術移除由該抗蝕圖案暴露之蓋層23以暴露該電子供應層22。然後，以例如一有機溶劑之一藥劑移除該抗蝕圖案。接著，在該電子供應層22及該蓋層23上再施加該光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)。在這程序中形成之抗蝕圖案在將形成該源極電極32及該汲極電極33之區域中具有多數開口，且該抗蝕圖案之該等開口係設置在暴露該電子供應層22之區域中。然後，藉由真空沈積形成一金屬膜，且將全部結構浸泡在例如一有機溶劑之一藥劑中以移除該抗蝕圖案及設置在該抗蝕圖案上之該金屬膜。剩餘之金屬膜在該電子供應層22 上界定該源極電極32及該汲極電極33。
接著，如圖11C所示，藉由例如CVD之一技術在該蓋層23上形成一絕緣層40。在這實施例中，該絕緣層40係藉由在該蓋層23上沈積具有大約60nm之膜厚度的一SiN膜而形成。
接著，如圖12A所示，在該絕緣層40上形成一抗蝕圖案161，且該抗蝕圖案161具有一開口161a，而該開口161a到達將形成一閘極電極31之區域的一中央區。詳而言之，在該絕緣層40上施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案161，且該抗蝕圖案161具有一開口161a，而該開口161a到達將形成一閘極電極31之區域的一中央區。
接著，如圖12B所示，藉由蝕刻移除在該抗蝕圖案161之開口161a中之該絕緣層40以形成一開口40b，然後以例如一有機溶劑之一藥劑移除該抗蝕圖案161。詳而言之，藉由乾式蝕刻及濕式蝕刻之一組合處理在該抗蝕圖案161之開口161a中之該絕緣層40，使得該開口40b呈錐形且具有向上增加之直徑。在如此形成之開口40b之底部，該蓋層23被暴露。
接著，如圖12C所示，在該絕緣層40上形成一抗蝕圖案162，該抗蝕圖案162具有一開口162a，而該開口162a到達將形成該閘極電極31之一端部31a的區域。詳而言之，在該絕緣層40上施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案162，且該抗蝕圖案162具有一 開口162a，而該開口162a到達將形成該閘極電極31之一端部31a的區域。
接著，如圖13A所示，將在該抗蝕圖案162之開口162a中之該絕緣層40蝕刻至一預定厚度以形成一溝槽40a，然後以例如一有機溶劑之一藥劑移除該抗蝕圖案162。詳而言之，將在該抗蝕圖案162之開口162a中之該絕緣層40乾式蝕刻或濕式蝕刻至一預定厚度以形成一溝槽40a。該絕緣層40在該溝槽40a下方具有比該溝槽40a及開口40b以外之其他區域中小的厚度。
接著，如圖13B所示，在該絕緣層40上形成該閘極電極31。詳而言之，在例如該絕緣層40之表面上施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)，且該抗蝕圖案在將形成該閘極電極31之區域中具有一開口。然後，藉由真空沈積形成一金屬膜，且將全部結構浸泡在例如一有機溶劑之一藥劑中以移除該抗蝕圖案及設置在該抗蝕圖案上之該金屬膜。剩餘之金屬膜在該絕緣層40上界定該閘極電極31。
以上述方式中形成之閘極電極31掩埋該開口40b，且在該汲極電極33側之該閘極電極31的端部31a係設置在該溝槽40a中之該絕緣層40上。
在該實施例中之半導體裝置可以上述方式製造。除了上述者以外之組態係與第一實施例中者相同。
[第三實施例]
(半導體裝置)
接著，將說明在第三實施例中之半導體裝置。在這實施例之半導體裝置中，如圖14所示，未圖示之例如一緩衝層的多數層係設置在一基板10上，且一電子輸送層21、一電子供應層22及一蓋層23依序堆疊在該緩衝層上。因此，在該電子輸送層21中靠近該電子輸送層21與該電子供應層22間之界面產生一2DEG 21a。該基板10係由例如矽、碳化矽或藍寶石之一材料構成。未顯示之該緩衝層係包括，例如，AlN之一膜。該電子輸送層21係由GaN構成，該電子供應層22係由AlGaN構成，且該蓋層23係由GaN構成。
該蓋層23已由設置一源極電極32及一汲極電極33之區域移除，且該源極電極32及該汲極電極33係形成在該電子供應層22上，而該電子供應層22係透過該蓋層23暴露。此外，包括SiN之一第一絕緣層41及包括SiON之一第二絕緣層42堆疊在該蓋層23上。該第一絕緣層41及該第二絕緣層42係由包括，例如，SiN、SiON、SiO2、AlN、Al2O3及Ta2O5中任一者之材料形成。該第一絕緣層41及該第二絕緣層42宜由不同材料構成。此外，該第一絕緣層41宜由一氮化物構成且該第二絕緣層42宜由一氧化物或氮氧化物構成。
在設置一閘極電極31之區域中，該第二絕緣層42已被局部地移除以便在被一長短交錯虛線14A包圍之一區中形成一開口42a，且在該汲極電極33側之該閘極電極31的一端部31a係設置在該開口42a上。因此，只有該第一絕緣層41留在這區中。除了該開口42a以外，該閘極電極 31係設置在該第一絕緣層41及該第二絕緣層42之疊層上。
因此，在這實施例中，在該汲極電極33側之該閘極電極31的端部31a係設置在該開口42a中之第一絕緣層41上。
在這實施例中，上述組態可增加在該汲極電極33側之該閘極電極31之端部31a中的臨界電壓且因此減少在該汲極電極33側之該閘極電極31之端部31a的一電場集中。為例如增加該耐電阻性及減少漏電流，該閘極電極31係設置在該第二絕緣層42上，但是不在該開口42a中。
(半導體裝置製造方法)
接著，將依據圖15A至16C說明用以製造在這實施例中之半導體裝置之一方法。
首先，如圖15A所示，在一基板10上形成未圖示之一緩衝層且，在所形成之緩衝層上，藉由磊晶成長依序形成一電子輸送層21、一電子供應層22及一蓋層23。在這實施例中，未圖示之緩衝層、該電子輸送層21、該電子供應層22及該蓋層23係藉由MOVPE磊晶成長。在此使用之基板10係一矽基板，且未圖示之緩衝層係包括，例如，AlN之一膜。該電子輸送層21係由GaN構成，該電子供應層22係由AlGaN構成，且該蓋層23係由GaN構成。因此，在該電子輸送層21中靠近該電子輸送層21與該電子供應層22間之界面產生一2DEG 21a。
接著，如圖15B所示，在該電子供應層22上形成 一源極電極32及一汲極電極33。詳而言之，在該蓋層23施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)，且該抗蝕圖案在將形成該源極電極32及該汲極電極33之區域中具有多數開口。然後，藉由例如乾式蝕刻之一技術移除由該抗蝕圖案暴露之蓋層23以暴露該電子供應層22。然後，以例如一有機溶劑之一藥劑移除該抗蝕圖案。接著，在該電子供應層22及該蓋層23上再施加該光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)。在這程序中形成之抗蝕圖案在將形成該源極電極32及該汲極電極33之區域中具有多數開口，且該抗蝕圖案之該等開口係設置在暴露該電子供應層22之區域中。然後，藉由真空沈積形成一金屬膜，且將全部結構浸泡在例如一有機溶劑之一藥劑中以移除該抗蝕圖案及設置在該抗蝕圖案上之該金屬膜。剩餘之金屬膜在該電子供應層22上界定該源極電極32及該汲極電極33。
接著，如圖15C所示，藉由例如CVD之一技術在該蓋層23上堆疊一第一絕緣層41及一第二絕緣層42。在這實施例中，該第一絕緣層41係藉由在該蓋層23上沈積具有大約40nm之膜厚度的一SiN膜而形成，且該第二絕緣層42係藉由在該第一絕緣層41上沈積具有大約20nm之膜厚度的一SiON膜而形成。
接著，如圖16A所示，在該第二絕緣層42上形成一抗蝕圖案62，且該抗蝕圖案62具有一開口62a，而該開口62a到達將形成該閘極電極31之一端部31a的區域。詳而 言之，在該第二絕緣層42上施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案62，且該抗蝕圖案62具有一開口62a，而該開口61a到達將形成該閘極電極31之一端部31a的區域。
接著，如圖16B所示，藉由蝕刻移除在該抗蝕圖案62之開口62a中之該第二絕緣層42以形成一開口42a，然後以例如一有機溶劑之一藥劑移除該抗蝕圖案62。詳而言之，藉由乾式蝕刻或濕式蝕刻移除在該抗蝕圖案62之開口62a中之該第二絕緣層42以形成一開口42a。因為在有該開口42a之區域中只設置該第一絕緣層41，所以全部絕緣層之厚度比不包括該開口42a且該第一絕緣層41及該第二絕緣層42互相上下堆疊之其他區域小。
接著，如圖16C所示，在該第二絕緣層42上形成該閘極電極31。詳而言之，在例如該第二絕緣層42之表面上施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)，且該抗蝕圖案在將形成該閘極電極31之區域中具有一開口。然後，藉由真空沈積形成一金屬膜，且將全部結構浸泡在例如一有機溶劑之一藥劑中以移除該抗蝕圖案及設置在該抗蝕圖案上之該金屬膜。剩餘之金屬膜在該第二絕緣層42上界定該閘極電極31。
因此，該閘極電極31係形成為使得在汲極電極33側之該端部31a係設置在該開口42a中之該第一絕緣層41上且其他部份係設置在該第一絕緣層41及該第二絕緣層42之疊層上，但不在該開口42a中。除了上述者以外之組態係與 第一實施例中者相同。
[第四實施例]
(半導體裝置)
接著，將說明在第四實施例中之半導體裝置。在這實施例之半導體裝置中，如圖17所示，未圖示之例如一緩衝層的多數層係設置在一基板10上，且一電子輸送層21、一電子供應層22及一蓋層23依序堆疊在該緩衝層上。因此，在該電子輸送層21中靠近該電子輸送層21與該電子供應層22間之界面產生一2DEG 21a。該基板10係由例如矽、碳化矽或藍寶石之一材料構成。未顯示之該緩衝層係包括，例如，AlN之一膜。該電子輸送層21係由GaN構成，該電子供應層22係由AlGaN構成，且該蓋層23係由GaN構成。
該蓋層23已由設置一源極電極32及一汲極電極33之區域移除，且該源極電極32及該汲極電極33係形成在該電子供應層22上，而該電子供應層22係透過該蓋層23暴露。此外，包括SiN之一絕緣層40設置在該蓋層23上。該絕緣層40係由包括，例如，SiN、SiON、SiO2、AlN、Al2O3及Ta2O5中任一者之材料形成，且宜由一氮化物構成。
在設置一閘極電極31之區域中，該絕緣層40已被局部地移除以便在被一長短交錯虛線17A包圍之一區中形成一溝槽40a，且在該汲極電極33側之該閘極電極31的一端部31a係設置在該溝槽40a上。因此，此處之厚度比其他部份小。在設置該閘極電極31之區域中，除了該溝槽40a以外，該絕緣層40可在該區域中保持完整。
在該汲極電極33側之該閘極電極31的端部31a係設置在該絕緣層40中的該溝槽40a上。在這實施例中，上述組態可增加在該汲極電極33側之該閘極電極31之端部31a中的臨界電壓且因此減少電場集中。
(半導體裝置製造方法)
接著，將依據圖18A至19C說明用以製造在這實施例中之半導體裝置之一方法。
首先，如圖18A所示，在一基板10上形成未圖示之一緩衝層且，在該緩衝層上，藉由磊晶成長依序形成一電子輸送層21、一電子供應層22及一蓋層23。在這實施例中，未圖示之緩衝層、該電子輸送層21、該電子供應層22及該蓋層23係藉由MOVPE磊晶成長。在此使用之基板10係一矽基板，且未圖示之緩衝層係包括，例如，AlN之一膜。該電子輸送層21係由GaN構成，該電子供應層22係由AlGaN構成，且該蓋層23係由GaN構成。因此，在該電子輸送層21中靠近該電子輸送層21與該電子供應層22間之界面產生一2DEG 21a。
接著，如圖18B所示，在該電子供應層22上形成一源極電極32及一汲極電極33。詳而言之，在該蓋層23施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)，且該抗蝕圖案在將形成該源極電極32及該汲極電極33之區域中具有多數開口。然後，藉由例如乾式蝕刻之一技術移除由該抗蝕圖案暴露之蓋層23以暴露該電子供應層22。然後，以例如一有機溶劑之一藥劑移除該抗 蝕圖案。接著，在該電子供應層22及該蓋層23上再施加該光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)。在這程序中形成之抗蝕圖案在將形成該源極電極32及該汲極電極33之區域中具有多數開口，且該抗蝕圖案之該等開口係設置在暴露該電子供應層22之區域中。然後，藉由真空沈積形成一金屬膜，且將全部結構浸泡在例如一有機溶劑之一藥劑中以移除該抗蝕圖案及設置在該抗蝕圖案上之該金屬膜。剩餘之金屬膜在該電子供應層22上界定該源極電極32及該汲極電極33。
接著，如圖18C所示，藉由例如CVD之一技術在該蓋層23上形成一絕緣層40。在這實施例中，該絕緣層40係藉由在該蓋層23上沈積具有大約60nm之膜厚度的一SiN膜而形成。
接著，如圖19A所示，在該絕緣層40上形成一抗蝕圖案162，且該抗蝕圖案162具有一開口162a，而該開口162a到達將形成該閘極電極31之一端部31a的區域。詳而言之，在該絕緣層40上施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案162，且該抗蝕圖案162具有一開口162a，而該開口162a到達將形成該閘極電極31之一端部31a的區域。
接著，如圖19B所示，將在該抗蝕圖案162之開口162a中之該絕緣層40蝕刻至一預定厚度以形成一溝槽40a，然後以例如一有機溶劑之一藥劑移除該抗蝕圖案162。詳而言之，將在該抗蝕圖案162之開口162a中之該絕緣層 40乾式蝕刻或濕式蝕刻至一預定厚度以形成一溝槽40a。該絕緣層40在該溝槽40a下方具有比該溝槽40a以外之其他區域中小的厚度。
接著，如圖19C所示，在該絕緣層40上形成該閘極電極31。詳而言之，在例如該絕緣層40之表面上施加一光阻，且以一曝光裝置曝光並且顯影以形成一抗蝕圖案(未圖示)，且該抗蝕圖案在將形成該閘極電極31之區域中具有一開口。然後，藉由真空沈積形成一金屬膜，且將全部結構浸泡在例如一有機溶劑之一藥劑中以移除該抗蝕圖案及設置在該抗蝕圖案上之該金屬膜。剩餘之金屬膜在該絕緣層40上界定該閘極電極31。
因此，該閘極電極31係形成為使得在汲極電極33側之該閘極電極31之端部31a係設置在該絕緣層40中之溝槽40a上。
在該實施例中之半導體裝置可以上述方式製造。除了上述者以外之組態係與第一實施例中者相同。
[第五實施例]
接著，將說明第五實施例。在這實施例中，該半導體裝置具有與第一實施例至第四實施例中任一實施例相同之結構，但是多數開口及溝槽不僅設置在該汲極電極33側之該閘極電極31的端部31a，而且在該源極電極32側之一端部。詳而言之，在這實施例中之半導體裝置將依據圖20A至21B說明。
如圖20A所示，在這實施例中之半導體裝置具有 在第一實施例中之半導體裝置的結構，但是在該源極電極32側之該閘極電極31之端部31a的區域中之該第二絕緣層42已被移除以形成一開口42c。該開口42c可藉由與該開口42a相同之步驟形成。在這實施例中，該開口42a有時被記為第一開口，該開口42c被記為第二開口，且另一開口42b被記為第三開口。
此外，如圖20B所示，在這實施例中之半導體裝置具有在第二實施例中之半導體裝置的結構，但是在該源極電極32側之該閘極電極31之端部31a的區域中之該絕緣層40已被部份地移除以形成一溝槽40c。該溝槽40c可藉由與該溝槽40a相同之步驟形成。在這實施例中，該溝槽40a有時被記為第一開口，該溝槽40c被記為第二開口，且另一開口40b被記為第三開口。
此外，如圖21A所示，在這實施例中之半導體裝置具有在第三實施例中之半導體裝置的結構，但是在該源極電極32側之該閘極電極31之端部31a的區域中之該第二絕緣層42已被移除以形成一開口42c。
此外，如圖21B所示，在這實施例中之半導體裝置具有在第四實施例中之半導體裝置的結構，但是在該源極電極32側之該閘極電極31之端部31a的區域中之該絕緣層40已被部份地移除以形成一溝槽40c。
[第六實施例]
接著，將說明第六實施例。在這實施例中，該半導體裝置具有與第一實施例至第四實施例中任一實施例相同之 結構，但是設置在該汲極電極33側之該閘極電極31之端部31a的區域中之開口或溝槽延伸至該汲極電極33附近。詳而言之，在這實施例中之半導體裝置將依據圖22A至23B說明。
如圖22A所示，在這實施例中之半導體裝置具有在第一實施例中之半導體裝置的結構，但是設置在該汲極電極33側之該閘極電極31之端部31a的區域中之該開口42a延伸至該汲極電極33附近。
此外，如圖22B所示，在這實施例中之半導體裝置具有在第二實施例中之半導體裝置的結構，但是設置在該汲極電極33側之該閘極電極31之端部31a的區域中之該溝槽40a延伸至該汲極電極33附近。
此外，如圖23A所示，在這實施例中之半導體裝置具有在第三實施例中之半導體裝置的結構，但是設置在該汲極電極33側之該閘極電極31之端部31a的區域中之該開口42a延伸至該汲極電極33附近。
此外，如圖23B所示，在這實施例中之半導體裝置具有在第四實施例中之半導體裝置的結構，但是設置在該汲極電極33側之該閘極電極31之端部31a的區域中之該溝槽40a延伸至該汲極電極33附近。
[第七實施例]
接著，將說明第七實施例。該實施例係有關於半導體裝置、電源供應單元及高頻放大器。
該實施例之半導體裝置係依據第一實施例至第 六實施例中任一實施例之半導體裝置的一獨立封裝件。以下將依據圖24說明該獨立封裝之半導體裝置。圖24示意地顯示在該獨立封裝之半導體裝置之內部，且例如電極之特徵的配置與在第一實施例至第六實施例中所述者不同。
首先，藉由例如切割之一技術切割在第一實施例至第六實施例中任一實施例中製成之半導體裝置以形成由該GaN半導體材料構成之一HEMT半導體晶片410。該半導體晶片410係藉由使用一例如焊料之晶粒黏著劑430固定在一引線框420上。該半導體晶片410對應於在第一實施例至第六實施例中任一實施例之半導體裝置。
接著，透過一接合線431連接一閘極電極411與一閘極引線421；透過一接合線432連接一源極電極412與一源極引線422；且透過一接合線433連接一汲極電極413與一汲極引線423。該等接合線431、432與433係由例如Al之一金屬材料形成。在該實施例中，該閘極電極411係一閘極電極墊，且與依據第一實施例至第六實施例中任一實施例之半導體裝置中之閘極電極31連接。此外，該源極電極412是一源極電極墊，且與依據第一實施例至第六實施例中任一實施例之半導體裝置中之源極電極32連接。再者，該汲極電極413是一汲極電極墊，且與依據第一實施例至第六實施例中任一實施例之半導體裝置中之汲極電極33連接。
接著，藉由一轉印模法以一模製樹脂440密封以上獲得之結構。依此方式，可製成使用GaN之半導體材料 的一獨立封裝HEMT半導體裝置。
(PFC電路、電源供應單元及高頻放大器)
接著，將說明在該實施例中之PFC電路、電源供應單元及高頻放大器。在該實施例中之PFC電路、電源供應單元及高頻放大器包括依據第一實施例至第六實施例中任一實施例之半導體裝置。
(PFC電路)
以下將說明在該實施例中之PFC電路。在這實施例中之PFC電路包括依據第一實施例至第六實施例中任一實施例之半導體裝置。
以下將依據圖25說明在該實施例中之PFC電路。在這實施例中之PFC電路450包括一開關元件(電晶體)451、一二極體452、一軛流線圈453、電容器454與455、一二極體橋456及一交流電源(未圖示)。該開關元件451係依據第一實施例至第六實施例中任一實施例之半導體裝置的一HEMT。
在該PFC電路450中，該開關元件451之汲極電極係與該二極體452之一正極端子及該軛流線圈453之其中一端子連接。此外，該開關元件451之源極電極係與該電容器454之其中一端子及該電容455之其中一端子連接。該電容器454之另一端子係與該軛流線圈453之另一端子連接。該電容455之另一端子係與該二極體452之一負極連接，且在該電容器454之兩端子之間，該交流電源(未圖示)係透過該二極體橋456連接。在這PFC電路450中，直流電 (DC)係由該電容455之兩端子之間輸出。
(電源供應單元)
接著，將說明在該實施例中之電源供應單元。在這實施例中之電源供應單元包括依據第一實施例至第六實施例中任一實施例之半導體裝置的一HEMT。
以下將依據圖26說明該實施例中之電源供應單元。在這實施例中之電源供應單元具有一結構，且該結構包括在這實施例中之前述PFC電路450。
在這實施例中之電源供應單元包括一高壓一次電路461、一低壓二次電路462、及設置在該一次電路461與該二次電路462間之一變壓器463。
該一次電路461包括上述實施例之PFC電路450，及與在該PFC電路450中之電容455之端子連接的一反相器電路，例如，一全橋式反相器電路460。該全橋式反相器電路460具有多數(在這實施例中有四個)開關元件464a、464b、464c與464d。該二次電路462具有多數(在這實施例中有三個)開關元件465a、465b與465c。一交流電源457與該二極體橋456連接。
在該實施例中，在該一次電路461中之PFC電路450的開關元件451係依據第一實施例至第六實施例中任一實施例之半導體裝置的一HEMT。此外，在該全橋式反相器電路460中之開關元件464a、464b、464c與464d係依據第一實施例至第六實施例中任一實施例之半導體裝置的HEMT。另一方面，在該二次電路462中之開關元件465a、 465b與465c可為一般結構，例如使用矽之MISFET。
(高頻放大器)
接著，將說明該實施例中之高頻放大器。在這實施例中之高頻放大器具有一結構，且該結構包括依據第一實施例至第六實施例中任一實施例之半導體裝置的一HEMT。
以下將依據圖27說明該實施例中之高頻放大器。在這實施例中之高頻放大器包括一數位預失真電路471、混合器472a與472b、一功率放大器473及一定向耦合器474。
該數位預失真電路471係組配成可補償輸入信號之非直線失真。該混合器472a係組配成可混合其非直線失真已被補償之該輸入信號，與多數交流信號。該功率放大器473係組配成可放大與該交流信號混合之該輸入信號，且包括依據第一實施例至第六實施例中任一實施例之半導體裝置的一HEMT。該定向耦合器474係組配成，例如，可監視該輸入信號及該輸出信號。在圖27中，該輸出信號可與在該混合器472b之一交流信號混合，且該混合信號可藉由，例如開關一開關，傳送至該數位預失真電路471。
6A,6B,6C‧‧‧長短交錯虛線
10‧‧‧基板
21‧‧‧電子輸送層
21a‧‧‧2DEG
22‧‧‧電子供應層
23‧‧‧蓋層
31‧‧‧閘極電極
31a‧‧‧端部
31b‧‧‧肖特基連接部份
32‧‧‧源極電極
33‧‧‧汲極電極
41‧‧‧第一絕緣層
42‧‧‧第二絕緣層
42a,42b‧‧‧開口

Claims (12)

  1. 一種半導體裝置，包含：一基板；多個氮化半導體層，形成在該基板上；一源極電極與一汲極電極，形成在該等氮化半導體層上；一第一絕緣層，形成在該等氮化半導體層、該源極電極及該汲極電極上；一第二絕緣層，形成在該第一絕緣層上；一第一開口，形成在該源極電極與該汲極電極之間，該第一開口穿透該第二絕緣層及該第一絕緣層且暴露該等氮化半導體層之一表面；一第二開口，形成在該第一開口與該汲極電極之間和該第一開口分開之一位置處，該第二開口穿透該第二絕緣層且暴露該第一絕緣層之一表面；以及一閘極電極，形成在該源極電極與該汲極電極之間以掩埋該第一開口及該第二開口之至少一部份。
  2. 如請求項1之半導體裝置，其中該等氮化半導體層包括一第一半導體層，及在該第一半導體層上的一第二半導體層。
  3. 如請求項2之半導體裝置，其中該第一半導體層係由包括GaN之材料所構成。
  4. 如請求項2之半導體裝置，其中該第二半導體層係由包括AlGaN之材料所構成。
  5. 如請求項2之半導體裝置，更包含：一第三半導體層，形成在該第二半導體層與該第二絕緣層之間。
  6. 如請求項5之半導體裝置，其中該第三半導體層係由包括GaN之材料所構成。
  7. 如請求項1之半導體裝置，其中該第一絕緣層及該第二絕緣層係各由包括選自於SiN、SiON、SiO2、AlN、Al2O3及Ta2O5中之一者、二者或二者以上的材料所構成。
  8. 如請求項7之半導體裝置，其中該第一絕緣層及該第二絕緣層係由不同材料構成。
  9. 如請求項7之半導體裝置，其中該第一絕緣層係由包括一氮化物之一材料構成。
  10. 一種半導體裝置，包含：一基板；多個氮化半導體層，設置在該基板上；一源極電極與一汲極電極，設置在該等氮化半導體層上；一絕緣層，設置在該等氮化半導體層、該源極電極及該汲極電極上；一開口，設置在該絕緣層中且在該源極電極與該汲極電極之間，該氮化半導體層之一部份係暴露在該 開口中；一溝槽，設置在該絕緣層中且在該源極電極與該汲極電極之間；及一閘極電極，設置在該絕緣層上以掩埋該開口及該溝槽之至少一部份。
  11. 如請求項10之半導體裝置，其中該溝槽係設置在該開口與該汲極電極之間；且在該汲極電極側上之該閘極電極的一端部係設置在該絕緣層中之該溝槽上。
  12. 一種製造半導體裝置之方法，該方法包含：在一基板上形成多個氮化半導體層；在該等氮化半導體層上形成一源極電極及一汲極電極；在該等氮化半導體層、該源極電極及該汲極電極上形成一第一絕緣層；在該第一絕緣層上形成一第二絕緣層；在該源極電極與該汲極電極之間形成一第一開口，該第一開口穿透該第二絕緣層及該第一絕緣層且暴露該等氮化半導體層之一表面；在該第一開口與該汲極電極之間和該第一開口分開之一位置處形成一第二開口，該第二開口穿透該第二絕緣層且暴露該第一絕緣層之一表面；以及在該源極電極與該汲極電極之間形成一閘極電極以掩埋該第一開口及該第二開口之至少一部份。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6705219B2 (ja) * 2016-03-08 2020-06-03 サンケン電気株式会社 半導体装置
DE102017127182A1 (de) * 2017-11-17 2019-05-23 Forschungsverbund Berlin E.V. Gate-Struktur und Verfahren zu deren Herstellung
JP2020113625A (ja) * 2019-01-10 2020-07-27 富士通株式会社 半導体装置、半導体装置の製造方法及び増幅器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP4179539B2 (ja) 2003-01-15 2008-11-12 富士通株式会社 化合物半導体装置及びその製造方法
JPWO2007007589A1 (ja) * 2005-07-08 2009-01-29 日本電気株式会社 電界効果トランジスタおよびその製造方法
JP5128060B2 (ja) * 2005-09-26 2013-01-23 古河電気工業株式会社 半導体素子および半導体素子の製造方法
JP2008098400A (ja) 2006-10-12 2008-04-24 Mitsubishi Electric Corp 電界効果型トランジスタ及びその製造方法
JP5114947B2 (ja) * 2006-12-28 2013-01-09 富士通株式会社 窒化物半導体装置とその製造方法
JP5309532B2 (ja) * 2007-11-08 2013-10-09 サンケン電気株式会社 窒化物系化合物半導体装置
JP5499441B2 (ja) * 2008-04-01 2014-05-21 沖電気工業株式会社 半導体装置及びその製造方法
JPWO2010016564A1 (ja) * 2008-08-07 2012-01-26 日本電気株式会社 半導体装置
JP5684574B2 (ja) * 2008-12-04 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
JP5724339B2 (ja) * 2010-12-03 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
JP5866766B2 (ja) * 2011-02-10 2016-02-17 富士通株式会社 化合物半導体装置及びその製造方法
JP5866773B2 (ja) 2011-02-25 2016-02-17 富士通株式会社 化合物半導体装置及びその製造方法
JP5597581B2 (ja) * 2011-03-23 2014-10-01 株式会社東芝 窒化物半導体装置及びその製造方法
JP5872810B2 (ja) * 2011-07-21 2016-03-01 サンケン電気株式会社 窒化物半導体装置及びその製造方法
JP5825018B2 (ja) 2011-09-29 2015-12-02 富士通株式会社 化合物半導体装置及びその製造方法
JP2013157407A (ja) * 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
US8969881B2 (en) * 2012-02-17 2015-03-03 International Rectifier Corporation Power transistor having segmented gate
JP5682601B2 (ja) 2012-08-09 2015-03-11 富士通株式会社 化合物半導体装置

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