TWI585953B - 具有金屬屏蔽層之積體電路及影像感測裝置及相關製造方法 - Google Patents

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TWI585953B
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周俊豪
李國政
許永隆
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Description

具有金屬屏蔽層之積體電路及影像感測裝置及相關製造方法
互補式金屬氧化物半導體(CMOS)影像感測器(CIS)通常用於在電子視訊及靜態相機中感測影像。對於包含兩個堆疊晶圓之三維(3D)CMOS影像感測器，第一晶圓可經組態以感測入射光，且第二晶圓可經組態以處理由第一晶圓產生之電子訊號。3D CMOS影像感測器之一個挑戰為如何耗散在影像感測器內產生之熱量，因為過度熱量可不利地影響影像感測器。舉例而言，當操作溫度超出臨界閾值溫度時，影像感測器發生功能障礙。另一挑戰為如何釋放/放出在影像感測器中之遮光金屬內或在其上累積之靜電荷。累積之靜電荷可引起靜電放電(ESD)，ESD可損壞影像感測器中之積體電路(IC)裝置。
100‧‧‧積體電路
102‧‧‧第一半導體裝置
104‧‧‧第二半導體裝置
106‧‧‧金屬屏蔽層
108‧‧‧氧化物層
200‧‧‧積體電路
300‧‧‧積體電路
401‧‧‧導電通孔
402‧‧‧導電通孔
403‧‧‧導電通孔
404‧‧‧導電通孔
405‧‧‧導電通孔
406‧‧‧導電通孔
407‧‧‧導電通孔
408‧‧‧導電通孔
409‧‧‧導電通孔
410‧‧‧導電通孔
411‧‧‧導電通孔
412‧‧‧導電通孔
413‧‧‧導電通孔
414‧‧‧導電通孔
415‧‧‧導電通孔
416‧‧‧導電通孔
501‧‧‧導電通孔
502‧‧‧導電通孔
503‧‧‧導電通孔
504‧‧‧導電通孔
600‧‧‧部分半導體組態
602‧‧‧第一多層結構
602a‧‧‧金屬層
602b‧‧‧金屬層
602c‧‧‧金屬層
602d‧‧‧金屬層
602e‧‧‧金屬層
604‧‧‧第二多層結構
604a‧‧‧金屬層
604b‧‧‧金屬層
604c‧‧‧金屬層
604d‧‧‧金屬層
606‧‧‧金屬屏蔽層
608‧‧‧氧化物層
610‧‧‧點線
700‧‧‧製造積體電路之方法
1002‧‧‧凹口
1004‧‧‧凹口
1006‧‧‧凹口
1008‧‧‧凹口
1022‧‧‧第一基板
1022a‧‧‧摻雜井區
1024‧‧‧第一多層結構
1024a‧‧‧金屬膜
1024b‧‧‧金屬膜
1024c‧‧‧金屬膜
1042‧‧‧第二基板
1042a‧‧‧摻雜井區
1042b‧‧‧摻雜井區
1044‧‧‧第二多層結構
1044a‧‧‧金屬膜
1044b‧‧‧金屬膜
1044c‧‧‧金屬膜
1044d‧‧‧金屬膜
1044e‧‧‧第一導電通孔
1044f‧‧‧第二導電通孔
1044g‧‧‧箭頭
1044h‧‧‧箭頭
1046‧‧‧介電層
1048‧‧‧頂部金屬層
1062‧‧‧第一表面
1082‧‧‧第一表面
1084‧‧‧第二表面
1084a‧‧‧不平坦部分
1084b‧‧‧不平坦部分
1084c‧‧‧不平坦部分
1084d‧‧‧不平坦部分
2002‧‧‧最低金屬層
2004‧‧‧導電通孔
3002‧‧‧貫穿氧化物通孔
3004‧‧‧金屬膜
3006‧‧‧金屬膜
3008‧‧‧底部抗反射塗層
3010‧‧‧鈍化層
6042‧‧‧導電通孔
在隨附圖式及以下描述中闡述本揭露之一或多個實施例的細節。本揭露之其他特徵及優點將自描述、圖式及申請專利範圍顯而易見。
圖1為根據一些實施例之積體電路之剖面圖。
圖2為根據一些實施例之積體電路之剖面圖。
圖3為根據一些實施例之積體電路之剖面圖。
圖4為根據一些實施例之說明包含複數個導電通孔之第一導電通孔的俯視圖。
圖5為根據一些實施例之說明包含複數個導電通孔之第一導電通孔的俯視圖。
圖6為根據一些實施例之展示3D CMOS影像感測器之部分半導體組態之剖面圖的實物圖片。
圖7為根據一些實施例之製造積體電路之方法的流程圖。
圖8為根據一些實施例之在製造過程期間形成之第一基板的剖面圖。
圖9為根據一些實施例之在製造過程期間形成之第一多層結構的剖面圖。
圖10為根據一些實施例之在製造過程期間形成之第二基板的剖面圖。
圖11為根據一些實施例之在製造過程期間形成之第二多層結構的剖面圖。
圖12根據一些實施例之在製造過程期間形成之具有複數個凹口之第二多層結構的剖面圖。
圖13為根據一些實施例之在製造過程期間形成之第一導電通孔及金屬屏蔽層的剖面圖。
圖14為根據一些實施例之在製造過程期間形成之氧化物層的剖面圖。
各種圖式中的相同參考符號指示相同元件。
以下揭露內容提供用於實施所提供之標的物之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言， 在以下描述中，在第二特徵上方或上形成第一特徵可包括第一特徵與第二特徵之形成直接相關的實施例，且亦可包括可在第一特徵與第二特徵之間形成其他特徵使得第一特徵及第二特徵可不直接相關的實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複係出於簡單性及清晰性之目的，且本身並不指示所論述之各種實施例及/或組態之間的關係。
下文詳細論述實施例之製作及使用。然而，應瞭解，本發明提供可在廣泛多種特定內容脈絡中體現之許多可適用發明概念。所論述之特定實施例僅說明製作及使用本發明之特定方式，且並不限制本發明之範疇。
此外，為易於將一個元件或構件之關係描述成如諸圖中所說明之其他一或多個元件或構件，可在本文中使用空間相對術語，諸如「下方」、「以下」、「下部」、「以上」、「上部」、「下部」、「左」、「右」及其類似者。除諸圖中所描繪之定向以外，空間相對術語意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞同樣可相應地進行解釋。將理解，當元件被稱作「連接至」或「耦接至」另一元件時，其可直接連接至或耦接至另一元件，或可存在介入元件。
在本揭露中，論述三維(3D)積體電路。3D積體電路可包括3D互補式金屬氧化物半導體(CMOS)影像感測器(CIS)。然而，當預期類似影響時，本概念亦可適用於其他3D積體電路或3D半導體裝置。
圖1為根據一些實施例之積體電路100之剖面圖。積體電路100展示光感測裝置之部分半導體組態。在一實施例中，光感測裝置充當3D CMOS影像感測器。3D CMOS影像感測器包含彼此接合之兩個晶圓。經接合之晶圓包括經組態以感測入射光之第一晶圓(例如，上部晶圓)，及經組態以處理由第一晶圓產生之電子訊號的第二晶圓(例 如，下部晶圓)。
參看圖1，積體電路100包含第一半導體裝置102、第二半導體裝置104、金屬屏蔽層106及氧化物層108。為說明起見，第一半導體裝置102展示於上部晶圓之局部剖面中，且第二半導體裝置104展示於下部晶圓之局部剖面中。
第一半導體裝置102包含第一基板1022及在第一基板1022上方形成之第一多層結構1024。在一實施例中，第一基板1022包括經組態以支撐第一多層結構1024之矽基板。此外，第一基板1022可包括形成於其中之特殊應用積體電路(ASIC)(圖中未繪示)。ASIC可包括經配置以將入射光轉換成電子訊號之各種電路組件(例如，光電二極體)。應瞭解，其他組件或裝置亦可包括或併入於第一基板1022中。為簡潔起見，僅說明第一基板1022中之摻雜井區1022a，且在圖1中省去第一基板1022之詳細組態。井區1022可表示第一基板1022中之光電二極體。
第一多層結構1024包括由複數個金屬層定義之堆疊結構，該複數個金屬層由複數個介電層(亦即，所謂層間介電(ILD))絕緣。金屬線形成於複數個金屬層中，且諸如導電通孔及/或接點之其他組件可形成於複數個介電層中，以便電連接不同金屬層中之金屬線。第一多層結構1024可組態為後段製程以便傳輸第一基板1022之電子訊號。在此實施例中，圖1中僅展示複數個金屬膜1024a、1024b及1024c，且為簡潔起見省去其他組件。金屬膜1024a及1024b可形成於複數個金屬層之頂部金屬層(亦即，距第一基板1022最遠之金屬層)中，且金屬膜1024c可形成於距第一基板1022更近之另一金屬層中。
第二半導體裝置104包含第二基板1042及在第二基板1042上方形成之第二多層結構1044。在一實施例中，第二基板1042包括經組態以支撐第二多層結構1044之矽基板。此外，第二基板1042可包括特殊應用積體電路(ASIC)。ASIC可包括經配置以處理自第一半導體裝置102 產生之電子訊號的CMOS邏輯電路。另外，可形成貫穿氧化物通孔(TOV)以電連接第一半導體裝置102及第二半導體裝置104。TOV經配置以在第一半導體裝置102與第二半導體裝置104之間傳輸訊號。在此實施例中，圖1中僅展示兩個摻雜井區1042a、1042b，且為簡潔起見省去其他組件。井區1042a、1042b可表示第二基板1042中之CMOS電晶體。應瞭解，其他組件或裝置亦可包括或併入於第二基板1042中。
氧化物層108及金屬屏蔽層106安置於第一半導體裝置102與第二半導體裝置104之間。具體言之，氧化物層108具有與第一半導體裝置102之第一多層結構1024接觸的第一表面1082。此外，金屬屏蔽層106具有與第二半導體裝置102之第二多層結構1044接觸的第一表面1062。此外，氧化物層108之第二表面1084與金屬屏蔽層106之第二表面接觸。複數個不平坦部分1084a、1084b、1084c及1084d形成於第二表面1084上，且原因將在以下段落中論述。由此，金屬屏蔽層106經組態以電連接第二半導體裝置104之第二多層結構1044。然而，金屬屏蔽層106經組態以與TOV斷開電連接。
在一些實施例中，第二多層結構1044包括由複數個金屬層定義之堆疊結構，該複數個金屬層由複數個介電層(亦即，層間介電)絕緣。類似於第一多層結構1024，金屬線形成於複數個金屬層中，且諸如導電通孔及/或接點之其他組件可形成於複數個介電層中，以便電連接不同金屬層中之金屬線。第二多層結構1044可組態為後段製程以便傳輸第二基板1042之電子訊號。在此實施例中，圖1中展示複數個金屬膜1044a、1044b、1044c、1044d、至少一第一導電通孔1044e及至少一第二導電通孔1044f，且為簡潔起見省去其他組件。金屬膜1044a及1044b可形成於複數個金屬層之頂部金屬層(亦即，距第二基板1042最遠之金屬層)中，且金屬膜1044c及1044d可形成於距第二基板1042更近之下一金屬層中。此外，如圖1中所示，第一導電通孔 1044e可包含複數個導電通孔。然而，為簡潔起見，在以下段落中將第一導電通孔1044e描述為單一導電通孔。類似地，如圖1中所示，第二導電通孔1044f亦可包含複數個導電通孔。
第一導電通孔1044e形成於第二多層結構1044之頂部金屬層與金屬屏蔽層106之間的介電層中，以便將金屬屏蔽層106電連接至金屬膜1044a及1044b。第二導電通孔1044f形成於第二多層結構1044之頂部金屬層與下一金屬層之間的介電層中，以便將金屬膜1044a電連接至金屬膜1044d。具體言之，如圖1中所示，第一導電通孔1044e安置於鄰近於金屬屏蔽層106之第一層(亦即，1046)中，且金屬膜1044a安置於鄰近於第一層(亦即，1046)之第二層(亦即，1048)中。
更具體來說，第一導電通孔1044e具有電連接至金屬屏蔽層106之第一表面1062的第一末端(未編號)及電連接至第一金屬膜1044a之第二末端(未編號)。此外，第二導電通孔1044f具有電連接至第一金屬膜1044a之第一末端(未編號)及電連接至金屬膜1044d之第二末端(未編號)。因此，在此實施例中，第一導電通孔1044e形成於第一金屬膜1044a與金屬屏蔽層106之間的介電層1046中，以便將金屬屏蔽層106電連接至第二多層結構1044。然而，在一些現有方法中，此金屬屏蔽層與第二多層結構之金屬膜中之任一者斷開電連接。因此，在現有方法中，不存在形成於如介電層1046之介電層中的導電通孔。
在一些實施例中，金屬屏蔽層106包括金屬層且用於阻擋或至少減少自第一半導體裝置102傳遞至第二半導體裝置104之光，因為穿透光可不利地影響第二基板1042上之ASIC的標準操作。在3D CMOS影像感測器中，在3D CMOS影像感測器之操作期間，金屬屏蔽層106之溫度可增加或靜電荷可累積在金屬屏蔽層106上。在根據本揭露之實施例中，藉由將金屬屏蔽層106電連接至第二多層結構1044中之金屬膜，可耗散在金屬屏蔽層106中產生之熱量及/或可釋放金屬屏蔽層 106上之靜電荷。因此，解決金屬屏蔽層106之熱耗散問題及靜電放電(ESD)問題。藉由比較，在現有方法中，金屬屏蔽層與上部晶圓及/或下部晶圓之金屬膜隔離。
應注意，圖1中之積體電路100展示於簡化之剖面圖中。一般熟習此項技術者可理解，金屬屏蔽層106並不受限於經由第一導電通孔1044e及第二導電通孔1044f連接至金屬膜1044a及金屬膜1044d。只要可耗散/釋放金屬屏蔽層106上之熱量及/或靜電荷，金屬膜1044a可傳導至3D CMOS影像感測器之任何部分，諸如第二基板1042及/或3D CMOS影像感測器之輸入/輸出(I/O)埠(圖中未繪示)。箭頭1044g指示金屬屏蔽層106可電連接至第二基板1042。箭頭1044h指示金屬屏蔽層106可電連接至3D CMOS影像感測器之I/O埠。
此外，即使在圖1中金屬屏蔽層106經由第二導電通孔1044f電連接至頂部金屬膜1044a，此並不為對本發明之限制。金屬屏蔽層106可經由導電通孔電連接至金屬層中之任何金屬膜。舉例而言，金屬屏蔽層106可經由導電通孔直接/間接電連接至第二金屬層中之金屬膜。金屬屏蔽層106亦可經由接點直接/間接電連接至第二基板1042。以上佈線結構之任何組合亦應屬於所主張發明之涵蓋範疇內。
圖2為根據一些實施例之積體電路200之剖面圖。參看圖2，積體電路200展現3D CMOS影像感測器之部分半導體組態。為簡潔起見，第二多層結構1044包含兩個金屬層，亦即頂部金屬層1048及最低金屬層2002。然而，此並不為對本發明之限制。在此例示性實施例中，金屬屏蔽層106經組態以電連接第二基板1042。
具體言之，積體電路200包含連接金屬膜1044d與第二基板1042之複數個導電通孔2004。複數個導電通孔2004經組態以將金屬膜1044d電連接至第二基板1042，以便耗散來自金屬屏蔽層106之熱量且將金屬屏蔽層106中之靜電荷釋放至第二基板1042。第二基板1042可 組態為特殊應用積體電路。應注意，具有與圖1中之組件類似之參考數字的圖2中之組件亦具有類似特性，且因此為簡潔起見在此處省去詳細描述。
圖3為根據一些實施例之積體電路300之剖面圖。參看圖3，積體電路300展現3D CMOS影像感測器之部分半導體組態。相比於參看圖1所描述及說明之積體電路100，積體電路300進一步包含TOV 3002、金屬膜3004、3006、底部抗反射塗層(BARC)3008及鈍化層3010。TOV 3002經組態以電連接至第一多層結構1024中之金屬膜3006及/或第二多層結構1044中之金屬膜3004。金屬膜3006可為第一多層結構1024中之任何金屬層中的金屬膜。金屬膜3004亦可為第二多層結構1044中之任何金屬層中的金屬膜。TOV 3002可經組態以將參考電壓(例如，供應功率或接地電壓)傳導至第一半導體裝置102及第二半導體裝置104中之電路。因此，第一多層結構1024中之金屬膜3006可進一步電連接第一基板1022，且金屬膜3004可進一步電連接第二基板1042。此外，TOV 3002亦可經組態以在第一半導體裝置102與第二半導體裝置104之間傳導訊號。為簡潔起見，在此處省去詳細結構。
另外，BARC 3008形成於第二基板1042上方。BARC 3008經組態以具有用於TOV 3002之開口。在此例示性實施例中，鈍化層3010形成於BARC 3008上方。鈍化層3010之材料可包括氮化矽。應注意，TOV 3002可經組態以連接至外部I/O埠以接收或輸出訊號。然而，為簡潔起見，在此處省去詳細結構。
根據圖3之例示性實施例，TOV 3002經組態以將金屬屏蔽層106斷開電連接。金屬膜3004經組態以將第一導電通孔1044e、金屬膜1044a及金屬膜1044d斷開電連接。因此，本第一導電通孔1044e並不影響TOV 3002之標準操作。
此外，當第一導電通孔1044e實施為複數個導電通孔時，本揭露 並不受限於每一通孔之形狀及該複數個導電通孔之配置。每一導電通孔可經組態以具有實質上圓形或橢圓形之剖面。圖4為根據一些實施例之說明包含複數個導電通孔401至416之第一導電通孔1044e的俯視圖。參看圖4，導電通孔401至416中之每一者經組態以具有實質上正方形之剖面。導電通孔401至416電連接至金屬屏蔽層106之第一表面1062。
圖5為根據一些實施例之說明包含複數個導電通孔501至504之第一導電通孔1044e的俯視圖。參看圖5，導電通孔501至504中之每一者經組態以具有實質上矩形之剖面。導電通孔501至504電連接至金屬屏蔽層106之第一表面1062。因此，第一導電通孔1044e可組態為任何適當數目之多邊形/圓形/橢圓形通孔，以便電連接金屬屏蔽層106之第一表面1062。
應注意，第一導電通孔1044e可在半導體製造過程期間導致金屬屏蔽層106中之不平坦表面。再次參看圖1，對應於複數個導電通孔(亦即，1044e)之位置的金屬屏蔽層106之第二表面1084之部分1084a、1084b、1084c及1084d經稍微變形以使得氧化物層108中之氧化物可填充於不平坦凹口中。
圖6為根據一些實施例之說明3D CMOS影像感測器之部分半導體組態600之剖面圖的實物圖片。參看圖6，部分半導體組態600包含第一多層結構602、第二多層結構604、金屬屏蔽層606及氧化物層608。為簡潔起見，省去鄰接第一多層結構602之第一基板及鄰接第二多層結構604之第二基板。橫跨氧化物層608之點線610表示上部半導體結構與下部半導體結構之接合介面。為簡潔起見，圖6中不展示TOV。
第一多層結構602包含五個金屬層602a、602b、602c、602d及602e。金屬層602a為頂部金屬層，且為金屬層602a、602b、602c、602d及602e當中最厚之金屬層。複數個導電通孔形成於金屬層602a與 602b之間。金屬層602a、602b、602c、602d及602e由層間介電質絕緣。
另外，第二多層結構604包含四個金屬層604a、602b、602c及602d。金屬層604a為頂部金屬層，且為金屬層604a、604b、604c及604d當中最厚之金屬層。金屬層604a、604b、604c及604d由層間介電質絕緣。
導電通孔6042形成於金屬屏蔽層606與頂部金屬層604a之間的介電層中。如上文所描述，歸因於導電通孔6042之形成，可導致金屬屏蔽層606稍微變形。
在一些實施例中，頂部金屬層604a比金屬屏蔽層606厚。舉例而言，金屬屏蔽層606之厚度為大致1.5kÅ(埃)，且頂部金屬層604a之厚度比金屬屏蔽層606厚10倍。
本發明並不限於用於形成導電通孔6042之特定半導電製程。在一些實施例中，導電通孔6042可由物理氣相沈積(PVD)之製程形成。
圖7為根據一些實施例之說明製造積體電路100之方法700的流程圖。圖8至圖14為根據一些實施例之說明製造積體電路100之階段的圖式。具體言之，圖8為根據一些實施例之在製造過程期間形成之第一基板1022的剖面圖。圖9為根據一些實施例之在製造過程期間形成之第一多層結構1024的剖面圖。圖10為根據一些實施例之在製造過程期間形成之第二基板1042的剖面圖。圖11為根據一些實施例之在製造過程期間形成之第二多層結構1044的剖面圖。圖12為根據一些實施例之在製造過程期間形成之具有複數個凹口1002、1004、1006及1008之第二多層結構1044的剖面圖。圖13為根據一些實施例之在製造過程期間形成之第一導電通孔1044e及金屬屏蔽層106的剖面圖。圖14為根據一些實施例之在製造過程期間形成之氧化物層108的剖面圖。該方法為簡化之半導體製程。因此，其他步驟或操作可併入該製程中。
參看圖7且亦參看圖8，在操作702中，形成具有ASIC之第一基板1022。第一基板1022可形成於促進製造第一基板1022之處置晶圓(圖中未繪示)上。
參看圖9，在操作704中，包含複數個金屬膜1024a、1024b及1024c之第一多層結構1024形成於第一基板1022上方，以便形成第一半導體裝置102。第一多層結構1024為第一基板1022之後段製程。
參看圖10，在操作706中，形成具有ASIC之第二基板1042。第二基板1042可形成於促進製造第二基板1042之處置晶圓(圖中未繪示)上。處置晶圓可為絕緣體上矽(SOI)處置晶圓。因此，第二基板1042可至少包含絕緣層，其中ASIC形成於其上。
參看圖11，在操作708中，包含複數個金屬膜1044a、1044b、1044c、1044d之第二多層結構1044及第二導電通孔1044f形成於第二基板1042上方。第二多層結構1044為第二基板1042之後段製程。
參看圖12，在操作710中，複數個凹口1002、1004、1006及1008形成於第二多層結構1044之表面上。複數個凹口1002、1004、1006及1008足夠深從而以暴露頂部金屬膜1044a。複數個凹口1002、1004、1006及1008可由半導體蝕刻製程形成。
參看圖13，在操作712中，第一導電通孔1044e及金屬屏蔽層106由PVD之製程形成。具體言之，當第一導電通孔1044e及金屬屏蔽層106由單一PVD製程形成時，粒子可均勻沈積於複數個凹口上及第二多層結構1044之另一表面上，使得不平坦表面形成於如圖1及圖6中所展示之金屬屏蔽層106中。然而，在一些實施例中，第一導電通孔1044e及金屬屏蔽層106亦可由不同PVD階段形成，以便將金屬屏蔽層106之不平坦表面平坦化。
參看圖14，在操作714中，氧化物層108形成於金屬屏蔽層106上方。
返回參看圖1，在操作716中，將第一半導體裝置102倒置以與氧化物層108之第一表面1082接合，以便形成積體電路100。
應注意，該方法可進一步包含以下操作：在第一半導體裝置102與第二半導體裝置104之間形成與金屬屏蔽層106斷開電連接之TOV，以便電連接第一半導體裝置102及第二半導體裝置104。在操作716之後，可由半導體蝕刻製程及半導體沈積製程執行形成TOV之操作。為簡潔起見，在圖7中省去形成TOV之操作。
因此，形成第一導電通孔1044e以電連接金屬屏蔽層106。藉由將金屬屏蔽層106電連接至第二多層結構1044中之金屬膜，可耗散來自金屬屏蔽層106之熱量及/或可釋放累積於金屬屏蔽層106中之靜電荷。因此，解決金屬屏蔽層106之熱耗散問題及靜電放電(ESD)問題。
在一些實施例中，積體電路包括第一半導體裝置、第二半導體裝置及金屬屏蔽層。第一半導體裝置包括第一基板及第一多層結構，且第一基板支撐第一多層結構。第二半導體裝置包括第二基板及第二多層結構，且第二基板支撐第二多層結構。金屬屏蔽層安置於第一多層結構與第二多層結構之間，其中金屬屏蔽層電連接至第二半導體裝置。
在一些實施例中，製造積體電路之方法包括：形成第一基板；在第一基板上方形成第一多層結構以便形成第一半導體裝置；形成第二基板；在第二基板上方形成第二多層結構從而以形成第二半導體裝置；在第一多層結構與第二多層結構之間形成金屬屏蔽層；及將金屬屏蔽層電連接至第二半導體裝置。
在一些實施例中，光感測裝置包括第一半導體裝置、第二半導體裝置及金屬屏蔽層。第一半導體裝置包括第一基板及第一多層結構。第一基板支撐第一多層結構，且第一半導體將輸入光轉換成電子訊號。第二半導體裝置包含第二基板及第二多層結構第二基板支撐 第二多層結構，且第二半導體裝置接收電子訊號。金屬屏蔽層安置於第一多層結構與第二多層結構之間，其中金屬屏蔽層電連接至第二半導體裝置。
前文概述數個實施例之特徵，使得熟習此項技術者可較好地理解本揭露之態樣。熟習此項技術者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他處理程序及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露之精神及範疇，且其可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、替代及更改。
100‧‧‧積體電路
102‧‧‧第一半導體裝置
104‧‧‧第二半導體裝置
106‧‧‧金屬屏蔽層
108‧‧‧氧化物層
1022‧‧‧第一基板
1022a‧‧‧摻雜井區
1024‧‧‧第一多層結構
1024a‧‧‧金屬膜
1024b‧‧‧金屬膜
1024c‧‧‧金屬膜
1042‧‧‧第二基板
1042a‧‧‧摻雜井區
1042b‧‧‧摻雜井區
1044‧‧‧第二多層結構
1044a‧‧‧金屬膜
1044b‧‧‧金屬膜
1044c‧‧‧金屬膜
1044d‧‧‧金屬膜
1044e‧‧‧第一導電通孔
1044f‧‧‧第二導電通孔
1044g‧‧‧箭頭
1044h‧‧‧箭頭
1046‧‧‧介電層
1048‧‧‧頂部金屬層
1062‧‧‧第一表面
1082‧‧‧第一表面
1084‧‧‧第二表面
1084a‧‧‧不平坦部分
1084b‧‧‧不平坦部分
1084c‧‧‧不平坦部分
1084d‧‧‧不平坦部分

Claims (9)

  1. 一種積體電路，其包含：一第一半導體裝置，其包含一第一基板及一第一多層結構，該第一基板支撐該第一多層結構；一第二半導體裝置，其包含一第二基板及一第二多層結構，該第二基板支撐該第二多層結構；及一金屬屏蔽層，其安置於該第一多層結構與該第二多層結構之間，且電連接至該第二半導體裝置，其中該金屬屏蔽層包括用於減少自該第一半導體裝置傳遞至該第二半導體裝置之光的一金屬層。
  2. 如請求項1之積體電路，其中該金屬屏蔽層電連接至該第二基板或該積體電路之一輸入/輸出(I/O)埠。
  3. 如請求項1之積體電路，其中該第二多層結構包含一第一金屬膜，且其中該積體電路進一步包含：一第一導電通孔，其具有電連接至該金屬屏蔽層之一第一末端及電連接至該第一金屬膜之一第二末端。
  4. 如請求項3之積體電路，其中該第一金屬膜為該第二半導體裝置之一頂部金屬部分，且該第一導電通孔安置於該頂部金屬部分與該金屬屏蔽層之間的一介電層中。
  5. 如請求項3之積體電路，其中該第一導電通孔安置於鄰近於該金屬屏蔽層之一第一層中，且該第一金屬膜安置於鄰近於該第一層之一第二層中。
  6. 如請求項3之積體電路，其中該第一金屬膜經組態以電連接該第二基板或該積體電路之一輸入/輸出埠。
  7. 如請求項3之積體電路，其中該第二多層結構進一步包含： 至少一第二導電通孔；及至少一第二金屬膜；其中該至少一第二導電通孔及該至少一第二金屬膜經組態以將該第一金屬膜電連接至該第二基板或該積體電路之一輸入/輸出埠。
  8. 如請求項1之積體電路，其進一步包含：一氧化物層，其安置於該第一多層結構與該金屬屏蔽層之間。
  9. 如請求項1之積體電路，其進一步包含：一貫穿氧化物通孔(TOV)，其電連接該第一半導體裝置及該第二半導體裝置；其中該貫穿氧化物通孔與該金屬屏蔽層斷開電連接。
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