CN105895648B - 具有金属屏蔽层的集成电路和图像感测器件以及相关制造方法 - Google Patents

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Abstract

一种集成电路包括第一半导体器件、第二半导体器件和金属屏蔽层。第一半导体器件包括第一衬底和第一多层结构，第一衬底支持第一多层结构。第二半导体器件包括第二衬底和第二多层结构，第二衬底支持第二多层结构。金属屏蔽层设置在第一多层结构和第二多层结构之间，其中，金属屏蔽层电连接至第二半导体器件。本发明还提供了具有金属屏蔽层的集成电路和图像感测器件以及相关制造方法。

Description

具有金属屏蔽层的集成电路和图像感测器件以及相关制造 方法
相关申请的交叉参考
本申请要求于2015年2月17日提交的标题为“INTEGRATED CIRCUIT AND IMAGESENSING DEVICE HAVING METAL SHIELDING LAYER AND RELATED FABRICATING METHOD”的第62/117,050号临时申请的优先权，其内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及集成电路及其形成方法。
背景技术
互补金属氧化物半导体(CMOS)图像传感器(CIS)通常被用于感测电子摄像机和数码相机中的图像。对于包括两个堆叠晶圆的三维(3D)CMOS图像传感器来说，第一晶圆可以被配置为感测入射光，并且第二晶圆可以被配置为处理由第一晶圆所生成的电信号。3DCMOS图像传感器的一个挑战在于如何消散图像传感器内生成的热量，因为过量的热量会对图像传感器产生不利影响。例如，当操作温度超过临界阈值温度时，会发生图像传感器的故障。另一个挑战是如何使图像传感器中的光屏蔽金属内或上所累积的静态电荷释放/放电。累积的静电电荷会引起静电放电(ESD)，从而会损害图像传感器中的集成电路(IC)器件。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路，包括：第一半导体器件，包括第一衬底和第一多层结构，所述第一衬底支持所述第一多层结构；第二半导体器件，包括第二衬底和第二多层结构，所述第二衬底支持所述第二多层结构；以及金属屏蔽层，设置在所述第一多层结构和所述第二多层结构之间，并且电连接至所述第二半导体器件。
根据本发明的另一方面，提供了一种制造集成电路的方法，所述方法包括：形成第一衬底；在所述第一衬底上方形成第一多层结构以形成第一半导体器件；形成第二衬底；在所述第二衬底上方形成第二多层结构以形成第二半导体器件；在所述第一多层结构和所述第二多层结构之间形成金属屏蔽层；以及将所述金属屏蔽层电连接至所述第二半导体器件。
根据本发明的又一方面，提供了一种光感测器件，包括：第一半导体器件，包括第一衬底和第一多层结构，所述第一衬底支持所述第一多层结构，并且所述第一半导体器件用于将入射光转换为电信号；第二半导体器件，包括第二衬底和第二多层结构，所述第二衬底支持所述第二多层结构，并且所述第二半导体器件用于接收所述电信号；以及金属屏蔽层，设置在所述第一多层结构和所述第二多层结构之间，并且电连接至所述第二半导体器件。
附图说明
在附图以及以下说明书中阐述了本发明的一个或多个实施例的具体细节。通过说明书、附图以及权利要求可以理解本发明的其他特征和优点。
图1是根据一些实施例的集成电路的截面图。
图2是根据一些实施例的集成电路的截面图。
图3是根据一些实施例的集成电路的截面图。
图4是示出根据一些实施例的包括多个导电通孔的第一导电通孔的顶视图。
图5是示出根据一些实施例的包括多个导电通孔的第一导电通孔的顶视图。
图6是示出根据一些实施例的3D CMOS图像传感器的部分半导体结构的截面图的真实照片。
图7是根据一些实施例的制造集成电路的方法的流程图。
图8是根据一些实施例的在制造工艺期间所形成的第一衬底的截面图。
图9是根据一些实施例的在制造工艺期间所形成的第一多层结构的截面图。
图10是根据一些实施例的在制造工艺期间所形成的第二衬底的截面图。
图11是根据一些实施例的在制造工艺期间所形成的第二多层结构的截面图。
图12是根据一些实施例的在制造工艺期间形成的具有多个凹口的第二多层结构的截面图。
图13是根据一些实施例的在制造工艺期间形成的第一导电通孔和金属屏蔽层的截面图。
图14是根据一些实施例的在制造工艺期间形成的氧化物层的截面图。
各个附图中相同的参考标号表示相同元件。
具体实施方式
以下公开内容提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
以下详细讨论实施例的制造和使用。然而，应该理解，本发明提供了许多可在各种具体情况下实现的可应用发明概念。所讨论的具体实施例仅仅是制造和使用本发明的具体方式的说明而不用于限制本发明的范围。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“上方”、“上部”、“下部”、“左”、“右”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。应该理解，当元件被表示为“连接至”或“耦合至”另一元件时，其可以直接连接或耦合至其他元件，或者可以存在中间元件。
在本发明中，公开了三维(3D)集成电路。3D集成电路可以包括3D互补金属氧化物半导体(CMOS)图像传感器(CIS)。然而，当期望类似效果时，本发明的概念还可以应用于其他3D集成电路或3D半导体器件。
图1是根据一些实施例的集成电路100的截面图。集成电路100示出了光感测器件的部分半导体结构。在一个实施例中，光感测器件用作3D CMOS图像传感器。3D CMOS图像传感器包括相互接合的两个晶圆。接合的晶圆包括被配置为感测入射光的第一晶圆(例如，上部晶圆)以及被配置为处理由第一晶圆所生成的电信号的第二晶圆(例如，下部晶圆)。
参照图1，集成电路100包括第一半导体器件102、第二半导体器件104、金属屏蔽层106和氧化物层108。为了说明，在上部晶圆的部分截面中示出第一半导体器件102，并且在下部晶圆的部分截面中示出第二半导体器件104。
第一半导体器件102包括第一衬底1022和形成在第一衬底1022上方的第一多层结构1024。在一个实施例中，第一衬底1022包括被配置为支持第一多层结构1024的硅衬底。此外，第一衬底1022可以包括形成于其中的专用集成电路(ASIC)(未示出)。ASIC可以包括被配置为将入射光转换为电信号的各种电子部件(例如，光电二极管)。应该理解，在第一衬底1022中也可以包括或含有其他部件或器件。为了简化，在第一衬底1022中仅示出了掺杂阱区域1022a，并且在图1中省略了第一衬底1022的详细结构。阱区域1022可以表示第一衬底1022中的光电二极管。
第一多层结构1024包括通过多个金属层限定的堆叠结构，其中通过多个介电层(即，所谓的层间介电层(ILD))隔离多个金属层。金属线形成在多个金属层中，并且其他部件(诸如导电通孔和/或接触件)可形成在多个介电层中以电连接不同金属层中的金属线。第一多层结构1024可以被配置为后端制程，以传输第一衬底1022的电信号。在该实施例中，在图1中仅示出了多个金属膜1024a、1024b和1024c，并且为了简化省略了其他部件。金属膜1024a和1024b可以形成在多个金属层的顶部金属层(即，距离第一衬底1022的最远的金属层)中，并且金属膜1024c可形成在接近第一衬底1022的其他金属层中。
第二半导体器件104包括第二衬底1042和形成在第二衬底1042上方的第二多层结构1044。在一个实施例中，第二衬底1042包括被配置为支持第二多层结构1044的硅衬底。此外，第二衬底1042可以包括专用集成电路(ASIC)。ASIC可以包括CMOS逻辑电路，该CMOS逻辑电路被配置为处理从第一半导体器件102生成的电信号。此外，氧化物通孔(TOV)可以形成为电连接第一半导体器件102和第二半导体器件104。TOV被配置为在第一半导体器件102和第二半导体器件104之间传输信号。在该实施例中，在图1中仅示出了两个掺杂阱区域1042a、1042b，并且为了简化省略了其他部件。阱区域1042a、1042b可以表示第二衬底1042中的CMOS晶体管。应该理解，在第二衬底1042中也可以包括或包含其他部件或器件。
氧化物层108和金属屏蔽层106被设置在第一半导体器件102和第二半导体器件104之间。具体地，氧化物层108具有与第一半导体器件102的第一多层结构1024接触的第一表面1082。此外，金属屏蔽层106具有与第二半导体器件104的第二多层结构1044接触的第一表面1062。此外，氧化物层108的第二表面1084与金属屏蔽层16的第二表面接触。多个不平坦的部分1084a、1084b、1084c和1084d形成在第二表面1084上，在稍后的段落中讨论其原因。如此，金属屏蔽层106被配置为电连接第二半导体器件104的第二多层结构1044。然而，金属屏蔽层106被配置为与TOV电断开。
在一些实施例中，第二多层结构1044包括通过多个金属层限定的堆叠结构，其中通过多个介电层(即，层间介电层)隔离多个金属层。类似于第一多层结构1024，金属线形成在多个金属层中，并且诸如导电通孔和/或接触件的其他部件可形成在多个介电层中，以电连接不同金属层中的金属线。第二多层结构1044可被配置为后端制程，以传输第二衬底1042的电信号。在该实施例中，在图1中示出了多个金属膜1044a、1044b、1044c、1044d、至少一个第一导电通孔1044e和至少一个第二导电通孔1044f，并且为了简化，省略了其他部件。金属膜1044a和1044b可以形成在多个金属层的顶部金属层(即，距离第二衬底1042最远的金属层)中，并且金属膜1044c和1044d可形成在接近第二衬底1042的下一金属层中。此外，第一导电通孔1044e可包括图1所示的多个导电通孔。然而，为了简化，第一导电通孔1044e在以下段落中被描述为单个导电通孔。类似地，第二导电通孔1044f还可以包括图1所示的多个导电通孔。
第一导电通孔1044e形成在第二多层结构1044的顶部金属层与金属屏蔽层106之间的介电层中，以将金属屏蔽层106电连接至金属膜1044a和1044b。第二导电通孔1044f形成在第二多层结构1044的顶部金属层与下一金属层之间的介电层中，以将金属膜1044a电连接至金属膜1044d。具体地，如图1所示，第一导电通孔1044e被设置在与金属屏蔽层106相邻的第一层(即，1046)中，并且金属膜1044a设置在与第一层(即，1046)相邻的第二层(即，1048)中。
更具体地，第一导电通孔1044e具有电连接至金属屏蔽层106的第一表面1062的第一端(未标记出)和电连接至第一金属膜1044a的第二端(未标记出)。此外，第二导电通孔1044f具有电连接至第一金属膜1044a的第一端(未标记出)和电连接至金属膜1044d的第二端(未标记出)。结果，在该实施例中，第一导电通孔1044e形成在第一金属膜1044a和金属屏蔽层106之间的介电层1046中，以将金属屏蔽层106电连接至第二多层结构1044。然而，在一些现有方法中，这种金属屏蔽层与第二多层结构的任一个金属膜电断开。从而，在现有方法中，没有导电通孔形成在如介电层1046的介电层中。
在一些实施例中，因为穿透光会对第二衬底1042上的ASIC的正常操作产生不利影响，所以金属屏蔽层106包括金属层并用于阻挡或至少减少从第一半导体器件102到达第二半导体器件104的光。在3D CMOS图像传感器中，在3D CMOS图像传感器的操作期间，金属屏蔽层106的温度可以升高，或者可在金属屏蔽层106上累积静电电荷。在根据本发明的实施例中，通过将金属屏蔽层106电连接至第二多层结构1044中的金属膜，在金属屏蔽层106中生成的热量可以消散和/或金属屏蔽层106上的静电电荷可以被释放。因此，解决了金属屏蔽层106的散热问题和静电放电(ESD)问题。通过比较，在现有方法中，金属屏蔽层与上部晶圆和/或下部晶圆的金属膜隔离。
应该注意，以简化的截面图示出了图1中的集成电路100。本领域技术人员应该理解，金属屏蔽层106不限于通过第一导电通孔1044e和第二导电通孔1044f连接至金属膜1044a和金属膜1044d。只要可以消散/释放金属屏蔽层106上的热量和/或静电电荷，金属膜1044a就可以连接至3D CMOS图像传感器的任何部分，诸如3D CMOS图像传感器的第二衬底1042和/或输入/输出(I/O)端口(未示出)。箭头1044g表示金属屏蔽层106可以电连接至第二衬底1042。箭头1044h表示金属屏蔽层106可以电连接至3D CMOS图像传感器的I/O端口。
此外，即使金属屏蔽层106通过图1中的第二导电通孔1044f电连接至顶部金属膜1044a，但这不是限制本发明。金属屏蔽层106可以通过导电通孔电连接至金属层中的任何金属膜。例如，金属屏蔽层106可以通过导电通孔直接/间接地电连接至第二金属层中的金属膜。金属屏蔽层106还可以通过接触件直接/间接地电连接至第二衬底1042。上述布线结构的任何组合也落入本发明所要求的预期范围内。
图2是根据一些实施例的集成电路200的截面图。参照图2，集成电路200显示出3DCMOS图像传感器的部分半导体结构。为了简化，第二多层结构1044包括两个金属层，即，顶部金属层1048和下部(或者成为底部)金属层2002。然而，这不是限制本发明。在该示例性实施例中，金属屏蔽层106被配置为电连接第二衬底1042。
具体地，集成电路200包括连接金属膜1044d和第二衬底1042的多个导电通孔2004。多个导电通孔2004被配置为将金属膜1044d电连接至第二衬底1042以消散来自金属屏蔽层106的热量并且将金属屏蔽层106中的静电电荷释放至第二衬底1042。第二衬底1042可以被配置为专用集成电路。应该注意，图2中具有与图1中的部件相似的参考标号的部件也具有相似的特性，因此为了简化省略详细描述。
图3是根据一些实施例的集成电路300的截面图。参照图3，集成电路300显示出3DCMOS图像传感器的部分半导体结构。与参照图1描述和示出的集成电路100相比较，集成电路300还包括TOV 3002、金属膜3004、3006、底部抗反射涂层(BARC)3008和钝化层3010。TOV3002被配置为电连接至第一多层结构1024中的金属膜3006和/或第二多层结构1044中的金属层3004。金属膜3006可以是第一多层结构1024中的任何金属层中的金属膜。金属膜3004还可以是第二多层结构1044中的任何金属层中的金属膜。TOV 3002可以被配置为将参考电压(例如，电源或接地电压)传导至第一半导体器件102和第二半导体器件104中的电路。因此，第一多层结构1024中的金属膜3006可以进一步电连接第一衬底1022，并且金属膜3004可以进一步连接第二衬底1042。此外，TOV 3022还可以被配置为在第一半导体器件102和第二半导体器件104之间传导信号。为了简化，这里省略了详细结构。
此外，BARC 3008形成在第二衬底1042上方。BARC 3008被配置为具有用于TOV3002的开口。在该示例性实施例中，钝化层3010形成在BARC 3008上方。钝化层3010的材料可以包括氮化硅。应该注意，TOV 3002可被配置为连接至外部I/O端口以用于接收或输出信号。然而，为了简化，这里省略详细结构。
根据图3的示例性实施例，TOV 3002被配置为与金属屏蔽层106电断开。金属膜3004被配置为与第一导电通孔1044e、金属膜1044a和金属膜1044d电断开。因此，第一导电通孔1044e的存在不会影响TOV 3022的正常操作。
此外，当第一导电通孔1044e被实施为多个导电通孔时，本发明不限于每个通孔的形状和多个导电通孔的配置。每个导电通孔都可以被配置为具有基本为圆形或椭圆形的截面。图4是示出根据一些实施例的包括多个导电通孔401-416的第一导电通孔1044e。参照图4，导电通孔401-416中的每一个均被配置为具有基本为正方形的截面。导电通孔401-416电连接至金属屏蔽层106的第一表面1062。
图5是示出根据一些实施例的包括多个导电通孔501-504的第一导电通孔1044e的顶视图。参照图5，导电通孔501-504中的每一个均被配置为具有基本为矩形的截面。导电通孔501-504电连接至金属屏蔽层106的第一表面1062。因此，第一导电通孔1044e可被配置为任何适当数量的多边形/圆形/椭圆形通孔，以电连接金属屏蔽层106的第一表面1062。
注意，第一导电通孔1044e可以在半导体制造工艺期间引起金属屏蔽层106的不平坦的表面。再次参照图1，金属屏蔽层106的第二表面1084的部分1084a、1084b、1084c和1084d对应于多个导电通孔(即，1044e)的位置，这些部分具有轻微变形，使得氧化物层108中的氧化物可以填充不均匀的凹口。
图6是示出根据一些实施例的3D CMOS图像传感器的部分半导体结构600的截面图的实际照片。参照图6，部分半导体结构600包括第一多层结构602、第二多层结构604、金属屏蔽层606和氧化物层608。为了简化，省略邻接第一多层结构602的第一衬底和邻接第二多层结构604的第二衬底。横穿氧化物层608的虚线610表示上半导体结构和下半导体结构的接合界面。为了简化，在图6中没有示出TOV。
第一多层结构602包括五个金属层602a、602b、602c、602d和602e。金属层602a是顶部金属层，并且该金属层是金属层602a、602b、602c、602d和602e中的最厚的金属层。多个导电通孔形成在金属层602a和602b之间。金属层602a、602b、602c、602d和602e通过层间电介质隔离。
此外，第二多层结构604包括四个金属层604a、604b、604c和604d。金属层604a是顶部金属层，并且是金属层604a、604b、604c和604d中最厚的金属层。金属层604a、604b、604c和604d通过层间电介质隔离。
导电通孔6042形成在金属屏蔽层606和顶部金属层604a之间的介电层中。如上所述，金属屏蔽层606由于导电通孔6042的形成而具有轻微变形。
在一些实施例中，顶部金属层604a比金属屏蔽层606厚。例如，金属屏蔽层606的厚度近似为
Figure BDA0000924765590000101
(埃)，并且顶部金属层604a比金属屏蔽层606厚10倍。
本发明不限于形成导电通孔6042的具体半导体工艺。在一些实施例中，可以通过物理气相沉积(PVD)的工艺形成导电通孔6042。
图7是示出根据一些实施例的制造集成电路100的方法700的流程图。图8至图14是示出根据一些实施例的制造集成电路100的阶段的示图。具体地，图8是根据一些实施例的在制造工艺期间形成的第一衬底1022的截面图。图9是根据一些实施例的在制造工艺期间形成的第一多层结构1024的截面图。图10是根据一些实施例的在制造工艺期间形成的第二衬底1042的截面图。图11是根据一些实施例的在制造工艺期间形成的第二多层结构1044的截面图。图12是根据一些实施例的在制造工艺期间形成的具有多个凹口1002、1004、1006和1008的第二多层结构1044的截面图。图13是根据一些实施例的在制造工艺期间形成的第一导电通孔1044e和金属屏蔽层106的截面图。图14是根据一些实施例的在制造工艺期间形成的氧化物层108的截面图。该方法是简化的半导体工艺。因此，可以在工艺中含有其他步骤或操作。
参照图7并且还参照图8，在操作702中，形成具有ASIC的第一衬底1022。第一衬底1022可以形成在处理晶圆(未示出)上，该处理晶圆利于第一衬底1022的制造。
参照图9，在操作704中，包括多个金属膜1024a、1024b和1024c的第一多层结构1024形成在第一衬底1022上方，以形成第一半导体器件102。第一多层结构1024是第一衬底1022的后端制程。
参照图10，在操作706中，形成具有ASIC的第二衬底1042。第二衬底1042可以形成在处理晶圆(未示出)上，该处理晶圆利于第二衬底1042的制造。处理晶圆可以是绝缘体上硅(SOI)处理晶圆。因此，第二衬底1042可以至少包括其上形成有ASIC的绝缘层。
参照图11，在操作708中，包括多个金属膜1044a、1044b、1044c、1044d和第二导电通孔1044f的第二多层结构1044形成在第二衬底1042上方。第二多层结构1044是第二衬底1042的后端制程。
参照图12，在操作710中，多个凹口1002、1004、1006和1008形成在第二多层结构1044的表面上。多个凹口1002、1004、1006和1008足够深以露出顶部金属层1044a。可通过半导体蚀刻工艺来形成多个凹口1002、1004、1006和1008。
参照图13，在操作712中，通过PVD的工艺形成第一导电通孔1044e和金属屏蔽层106。具体地，如图1和图6所示，当通过单个PVD工艺形成第一导电通孔1044e和金属屏蔽层106时，颗粒可均匀地沉积在多个凹口和第二多层结构1044的其他表面上，使得在金属屏蔽层106中形成不平坦的表面。然而，在一些实施例中，还可以通过不同的PVD阶段形成第一导电通孔1044e和金属屏蔽层106，以平面化金属屏蔽层106的不平坦表面。
参照图14，在操作714中，氧化物层108形成在金属屏蔽层106上方。
返回参照图1，在操作716中，为了形成集成电路100，第一半导体器件102被翻转，以与氧化物层108的第一表面1082接合。
注意，该方法可进一步包括形成介于第一半导体器件102和第二半导体器件104之间的TOV的操作，以电连接一半导体器件102和第二半导体器件104，其中，该TOV与金属屏蔽层106电断开。可以通过操作716之后的半导体蚀刻工艺和半导体沉积工艺来执行形成TOV的操作。为了简化，在图7中省略了形成TOV的操作。
因此，第一导电通孔1044e形成为电连接金属屏蔽层106。通过将金属屏蔽层106电连接至第二多层结构1044中的金属膜，可以消散来自金属屏蔽层106热量和/或可以释放累积在金属屏蔽层106中的静电电荷。因此，解决了金属屏蔽层106的散热问题和静电放电(ESD)问题。
在一些实施例中，一种集成电路包括第一半导体器件、第二半导体器件和金属屏蔽层。第一半导体器件包括第一衬底和第一多层结构，第一衬底支持第一多层结构。第二半导体器件包括第二衬底和第二多层结构，第二衬底支持第二多层结构。金属屏蔽层设置在第一多层结构和第二多层结构之间，其中，金属屏蔽层电连接至第二半导体器件。
优选地，在集成电路中，所述金属屏蔽层电连接至所述集成电路的所述第二衬底或输入/输出(I/O)端口。
优选地，在集成电路中，所述第二多层结构包括第一金属层，并且所述集成电路还包括：第一导电通孔，具有电连接至所述金属屏蔽层的第一端和电连接至所述第一金属膜的第二端。
优选地，在集成电路中，所述第一金属膜是所述第二半导体器件的顶部金属部分，并且所述第一导电通孔设置在所述顶部金属部分和所述金属屏蔽层之间的介电层中。
优选地，在集成电路中，所述第一导电通孔设置在与所述金属屏蔽层相邻的第一层中，并且所述第一金属膜设置在与所述第一层相邻的第二层中。
优选地，在集成电路中，所述第一金属膜被配置为电连接所述集成电路的所述第二衬底或者输入/输出端口。
优选地，在集成电路中，所述第二多层结构还包括：至少一个第二导电通孔；以及至少一个第二金属膜；其中，所述至少一个第二导电通孔和所述至少一个第二金属膜被配置为将所述第一金属膜电连接至所述集成电路的所述第二衬底或者输入/输出端口。
优选地，在集成电路中，所述金属屏蔽层包括金属层，所述金属层用于减少从所述第一半导体器件到达所述第二半导体器件的光。
优选地，集成电路还包括：氧化物层，设置在所述第一多层结构和所述金属屏蔽层之间。
优选地，集成电路还包括：氧化物通孔(TOV)，电连接所述第一半导体器件和所述第二半导体器件；其中，所述氧化物通孔与所述金属屏蔽层电断开。在一些实施例中，一种制造集成电路的方法包括：形成第一衬底；在第一衬底上方形成第一多层结构以形成第一半导体器件；形成第二衬底；在第二衬底上方形成第二多层结构以形成第二半导体器件；形成介于第一多层结构和第二多层结构之间的金属屏蔽层；以及将金属屏蔽层电连接至第二半导体器件。
优选地，在制造集成电路的方法中，在所述第二衬底上方形成所述第二多层结构包括形成第一金属膜，以及将所述金属屏蔽层电连接至所述第二半导体器件包括：形成第一导电通孔，所述第一导电通孔具有电连接至所述金属屏蔽层的第一端和电连接至所述第一金属膜的第二端。
优选地，在制造集成电路的方法中，所述第一金属膜是所述第二半导体器件中的顶部金属部分，并且所述第一导电通孔设置在所述顶部金属部分和所述金属屏蔽层之间的介电层中。
优选地，在制造集成电路的方法中，在所述第二衬底上方形成所述第二多层结构包括：形成至少一个第二导电通孔；以及形成至少一个第二金属膜；其中，所述至少一个第二导电通孔和所述至少一个第二金属膜被配置为将所述第一金属膜电连接至所述集成电路的所述第二衬底或者输入/输出端口。
优选地，在制造集成电路的方法中，所述金属屏蔽层是金属层，所述金属层用于减少从所述第一半导体器件到达所述第二半导体器件的光。
优选地，制造集成电路的方法还包括：在所述第一多层结构和所述金属屏蔽层之间形成氧化物层。
优选地，制造集成电路的方法还包括：形成电连接所述第一半导体器件和所述第二半导体器件的氧化物通孔；其中，所述氧化物通孔与所述金属屏蔽层电断开。
在一些实施例中，一种光感测器件包括第一半导体器件、第二半导体器件和金属屏蔽层。第一半导体器件包括第一衬底和第一多层结构。第一衬底支持第一多层结构，并且第一半导体器件用于将入射光转换为电信号。第二半导体器件包括第二衬底和第二多层结构。第二衬底支持第二多层结构，并且第二半导体器件接收所述电信号。金属屏蔽层设置在第一多层结构和第二多层结构之间，其中金属屏蔽层电连接至第二半导体器件。
优选地，在光感测器件中，所述第二多层结构包括第一金属膜，并且所述光感测器件还包括：第一导电通孔，具有电连接至所述金属屏蔽层的第一端和电连接至所述第一金属膜的第二端。
优选地，光感测器件还包括：氧化物层，设置在所述第一多层结构和所述金属屏蔽层之间。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (18)

1.一种集成电路，包括：
第一半导体器件，包括第一衬底和第一多层结构，所述第一衬底支持所述第一多层结构；
第二半导体器件，包括第二衬底和第二多层结构，所述第二衬底支持所述第二多层结构；以及
金属屏蔽层，设置在所述第一多层结构和所述第二多层结构之间，并且电连接至所述第二半导体器件，其中，所述金属屏蔽层包括金属层，所述金属层用于阻挡从所述第一半导体器件到达所述第二半导体器件的光，
所述第二多层结构包括多层金属膜，并且所述集成电路还包括：第一导电通孔，所述第一导电通孔具有电连接至所述金属屏蔽层的第一端和电连接至所述多层金属膜中的第一金属膜的第二端，
所述第一金属膜是所述多层金属膜的顶部金属部分，并且所述第一导电通孔设置在所述顶部金属部分和所述金属屏蔽层之间的介电层中，
其中，所述顶部金属部分位于与所述金属屏蔽层直接接触的所述第二多层结构中，并且所述金属屏蔽层通过电连接至所述第一导电通孔的所述顶部金属部分而电连接至所述第二衬底或输入/输出(I/O)端口。
2.根据权利要求1所述的集成电路，其中，所述顶部金属部分比所述金属屏蔽层厚。
3.根据权利要求1所述的集成电路，其中，所述金属屏蔽层的顶面在对应于所述第一导电通孔的位置处具有凹口。
4.根据权利要求3所述的集成电路，所述第一导电通孔为圆形或椭圆形的截面。
5.根据权利要求3所述的集成电路，其中，所述第一导电通孔设置在与所述金属屏蔽层相邻的第一层中，并且所述第一金属膜设置在与所述第一层相邻的第二层中。
6.根据权利要求3所述的集成电路，其中，所述第一金属膜被配置为电连接所述集成电路的所述第二衬底或者输入/输出端口。
7.根据权利要求3所述的集成电路，其中，所述第二多层结构还包括：
至少一个第二导电通孔；以及
至少一个第二金属膜；
其中，所述至少一个第二导电通孔和所述至少一个第二金属膜被配置为将所述第一金属膜电连接至所述集成电路的所述第二衬底或者输入/输出端口。
8.根据权利要求1所述的集成电路，还包括：
氧化物层，设置在所述第一多层结构和所述金属屏蔽层之间。
9.根据权利要求1所述的集成电路，还包括：
氧化物通孔(TOV)，电连接所述第一半导体器件和所述第二半导体器件；
其中，所述氧化物通孔与所述金属屏蔽层电断开。
10.一种制造集成电路的方法，所述方法包括：
形成第一衬底；
在所述第一衬底上方形成第一多层结构以形成第一半导体器件；
形成第二衬底；
在所述第二衬底上方形成第二多层结构以形成第二半导体器件；
在所述第一多层结构和所述第二多层结构之间形成金属屏蔽层，其中，所述金属屏蔽层包括金属层，所述金属层用于阻挡从所述第一半导体器件到达所述第二半导体器件的光；以及
将所述金属屏蔽层电连接至所述第二半导体器件，
其中，在所述第二衬底上方形成所述第二多层结构包括形成多层金属膜；将所述金属屏蔽层电连接至所述第二半导体器件包括形成第一导电通孔，所述第一导电通孔具有电连接至所述金属屏蔽层的第一端和电连接至所述多层金属膜中的第一金属膜的第二端；所述第一金属膜是所述多层金属膜中的顶部金属部分，并且所述第一导电通孔设置在所述顶部金属部分和所述金属屏蔽层之间的介电层中，
其中，所述顶部金属部分位于与所述金属屏蔽层直接接触的所述第二多层结构中，并且所述金属屏蔽层通过电连接至所述第一导电通孔的所述顶部金属部分而电连接至所述第二衬底或输入/输出(I/O)端口。
11.根据权利要求10所述的方法，
通过单个PVD工艺形成所述第一导电通孔和所述金属屏蔽层，使得所述金属屏蔽层形成不平坦的表面。
12.根据权利要求11所述的方法，其中，所述金属屏蔽层的顶面在对应于所述第一导电通孔的位置处具有凹口。
13.根据权利要求11所述的方法，其中，在所述第二衬底上方形成所述第二多层结构包括：
形成至少一个第二导电通孔；以及
形成至少一个第二金属膜；
其中，所述至少一个第二导电通孔和所述至少一个第二金属膜被配置为将所述第一金属膜电连接至所述集成电路的所述第二衬底或者输入/输出端口。
14.根据权利要求10所述的方法，还包括：
在所述第一多层结构和所述金属屏蔽层之间形成氧化物层。
15.根据权利要求10所述的方法，还包括：
形成电连接所述第一半导体器件和所述第二半导体器件的氧化物通孔；
其中，所述氧化物通孔与所述金属屏蔽层电断开。
16.一种光感测器件，包括：
第一半导体器件，包括第一衬底和第一多层结构，所述第一衬底支持所述第一多层结构，并且所述第一半导体器件用于将入射光转换为电信号；
第二半导体器件，包括第二衬底和第二多层结构，所述第二衬底支持所述第二多层结构，并且所述第二半导体器件用于接收所述电信号；以及
金属屏蔽层，设置在所述第一多层结构和所述第二多层结构之间，并且电连接至所述第二半导体器件，其中，所述金属屏蔽层包括金属层，所述金属层用于阻挡从所述第一半导体器件到达所述第二半导体器件的光，
所述第二多层结构包括多层金属膜，所述多层金属膜中的第一金属膜是所述多层金属膜的顶部金属部分，并且所述光感测器件还包括：第一导电通孔，所述第一导电通孔具有电连接至所述金属屏蔽层的第一端和电连接至所述顶部金属部分的第二端，
其中，所述顶部金属部分位于与所述金属屏蔽层直接接触的所述第二多层结构中，并且所述金属屏蔽层通过电连接至所述第一导电通孔的所述顶部金属部分而电连接至所述第二衬底或输入/输出(I/O)端口。
17.根据权利要求16所述的光感测器件，其中，所述金属屏蔽层的顶面在对应于所述第一导电通孔的位置处具有凹口。
18.根据权利要求16所述的光感测器件，还包括：
氧化物层，设置在所述第一多层结构和所述金属屏蔽层之间。
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