KR20160101650A - 금속 차폐 층을 갖는 집적 회로와 이미지 감지 디바이스 및 관련 제조 방법 - Google Patents

금속 차폐 층을 갖는 집적 회로와 이미지 감지 디바이스 및 관련 제조 방법 Download PDF

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숭한 차이
윤웨이 쳉
천하오 쉬
궈쳉 리
융렁 수
신치 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

집적 회로는, 제1 반도체 디바이스, 제2 반도체 디바이스, 및 금속 차폐 층을 포함한다. 제1 반도체 디바이스는 제1 기판 및 제1 다층 구조물을 포함하고, 제1 기판은 제1 다층 구조물을 지지한다. 제2 반도체 디바이스는 제2 기판 및 제2 다층 구조물을 포함하고, 제2 기판은 제2 다층 구조물을 지지한다. 금속 차폐 층은 제1 다층 구조물과 제2 다층 구조물 사이에 배치되며, 금속 차폐 층은 제2 반도체 디바이스에 전기적으로 접속된다.

Description

금속 차폐 층을 갖는 집적 회로와 이미지 감지 디바이스 및 관련 제조 방법{INTEGRATED CIRCUIT AND IMAGE SENSING DEVICE HAVING METAL SHIELDING LAYER AND RELATED FABRICATING METHOD}
우선권 주장 및 상호참조
본 출원은, 2015년 2월 17일 출원되고 발명의 명칭이 "INTEGRATED CIRCUIT AND IMAGE SENSING DEVICE HAVING METAL SHIELDING LAYER AND RELATED FABRICATING METHOD"인 가출원 번호 제62/117,050호의 우선권을 주장하며, 이 출원의 개시는 그 전체가 참조에 의해 본원에 포함된다.
상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 이미지 센서(CIS; CMOS image sensor)는 일반적으로 전자 비디오 및 스틸 카메라에서 이미지를 감지하기 위해 사용된다. 2개의 적층된 웨이퍼를 포함하는 3차원(3D; three-dimensional) CMOS 이미지 센서에 대하여, 제1 웨이퍼는 입사 광을 감지하도록 구성될 수 있고, 제2 웨이퍼는 제1 웨이퍼에 의해 발생된 전자 신호를 처리하도록 구성될 수 있다. 3D CMOS 이미지 센서의 하나의 도전과제는 이미지 센서 내에서 발생된 열을 어떻게 방산시킬지에 관한 것인데, 과도한 열이 이미지 센서에 악영향을 미칠 수 있기 때문이다. 예를 들어, 동작 온도가 결정적 임계 온도를 넘어갈 때 이미지 센서의 고장이 발생한다. 또다른 도전과제는, 이미지 센서에서의 광 차폐 금속 상에 또는 그 안에 축적된 정전하(static charge)를 어떻게 방출/방전할지에 관한 것이다. 축적된 정전하는 정전기 방전(ESD; electrostatic discharge)을 초래할 수 있으며, 이는 이미지 센서의 집적 회로(IC; integrated circuit) 디바이스를 손상시킬 수 있다.
집적 회로는, 제1 반도체 디바이스, 제2 반도체 디바이스, 및 금속 차폐 층을 포함한다. 제1 반도체 디바이스는 제1 기판 및 제1 다층 구조물을 포함하고, 제1 기판은 제1 다층 구조물을 지지한다. 제2 반도체 디바이스는 제2 기판 및 제2 다층 구조물을 포함하고, 제2 기판은 제2 다층 구조물을 지지한다. 금속 차폐 층은 제1 다층 구조물과 제2 다층 구조물 사이에 배치되며, 금속 차폐 층은 제2 반도체 디바이스에 전기적으로 접속된다.
본 개시의 하나 이상의 실시예의 세부사항들이 아래에 첨부 도면 및 설명에서 서술된다. 본 개시의 다른 특징 및 이점이 설명, 도면 및 청구항으로부터 명백할 것이다.
도 1은 일부 실시예에 따른 집적 회로의 단면도이다.
도 2는 일부 실시예에 따른 집적 회로의 단면도이다.
도 3은 일부 실시예에 따른 집적 회로의 단면도이다.
도 4는 일부 실시예에 따른 복수의 전도성 비아를 포함하는 제1 전도성 비아를 예시한 상부 평면도이다.
도 5는 일부 실시예에 따른 복수의 전도성 비아를 포함하는 제1 전도성 비아를 예시한 상부 평면도이다.
도 6은 일부 실시예에 따른 3D CMOS 이미지 센서의 부분 반도체 구성의 단면도를 보여주는 실제 사진이다.
도 7은 일부 실시예에 따라 집적 회로를 제조하는 방법의 흐름도이다.
도 8은 일부 실시예에 따른 제조 프로세스 동안 형성된 제1 기판의 단면도이다.
도 9는 일부 실시예에 따른 제조 프로세스 동안 형성된 제1 다층 구조물의 단면도이다.
도 10은 일부 실시예에 따른 제조 프로세스 동안 형성된 제2 기판의 단면도이다.
도 11은 일부 실시예에 따른 제조 프로세스 동안 형성된 제2 다층 구조물의 단면도이다.
도 12는 일부 실시예에 따른 제조 프로세스 동안 형성된, 복수의 노치를 갖는 제2 다층 구조물의 단면도이다.
도 13은 일부 실시예에 따른 제조 프로세스 동안 형성된 제1 전도성 비아 및 금속 차폐 층의 단면도이다.
도 14는 일부 실시예에 따른 제조 프로세스 동안 형성된 산화물 층의 단면도이다.
다양한 도면에서 유사한 참조 부호들은 유사한 구성요소들을 나타낸다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 구성요소 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가, 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
실시예의 형성 및 사용이 아래에 상세하게 설명된다. 그러나, 본 발명은 광범위한 다양한 구체적 상황에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 단지 본 발명을 형성하고 사용하기 위한 구체적 방식을 예시한 것이며, 본 발명의 범위를 한정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부", "좌측", "우측" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 구성요소가 또다른 구성요소에 "접속된다" 또는 "연결된다"라고 지칭될 때에, 이는 그 다른 구성요소에 직접 접속되거나 연결될 수 있고, 또는 중간의 구성요소가 존재할 수도 있다는 것을 이해할 것이다.
본 개시에서, 3차원(3D) 집적 회로가 설명된다. 3D 집적 회로는 3D 상보형 금속 산화물 반도체(CMOS) 이미지 센서(CIS)를 포함할 수 있다. 그러나, 본 개념은 유사한 효과가 예상될 때 다른 3D 집적 회로 또는 3D 반도체 디바이스에도 적용될 수 있다.
도 1은 일부 실시예에 따른 집적 회로(100)의 단면도이다. 집적 회로(100)는 광 감지 디바이스의 부분 반도체 구성을 도시한다. 실시예에서, 광 감지 디바이스는 3D CMOS 이미지 센서로서 작용한다. 3D CMOS 이미지 센서는 서로 결합된 2개의 웨이퍼를 포함한다. 결합된 웨이퍼는, 입사 광을 감지하도록 구성된 제1 웨이퍼(예를 들어, 상부 웨이퍼), 및 제1 웨이퍼에 의해 발생된 전자 신호를 처리하도록 구성된 제2 웨이퍼(예를 들어, 하부 웨이퍼)를 포함한다.
도 1을 참조하면, 집적 회로(100)는 제1 반도체 디바이스(102), 제2 반도체 디바이스(104), 금속 차폐 층(106), 및 산화물 층(108)을 포함한다. 설명을 위해, 제1 반도체 디바이스(102)는 상부 웨이퍼의 부분 단면에 도시되어 있고 제2 반도체 디바이스(104)는 하부 웨이퍼의 부분 단면에 도시되어 있다.
제1 반도체 디바이스(102)는 제1 기판(1022) 및 제1 기판(1022) 위에 형성된 제1 다층 구조물(1024)을 포함한다. 실시예에서, 제1 기판(1022)은 제1 다층 구조물(1024)을 지지하도록 구성된 실리콘 기판을 포함한다. 또한, 제1 기판(1022)은 그에 형성된 ASIC(application specific integrated circuit))(도시되지 않음)을 포함할 수 있다. ASIC은 입사 광을 전자 신호로 변환하도록 구성된 다양한 회로 컴포넌트(예를 들어, 포토다이오드)를 포함할 수 있다. 다른 컴포넌트 또는 디바이스도 또한 제1 기판(1022)에 포함되거나 통합될 수 있다는 것을 알아야 한다. 간결하게 하기 위해, 도핑 웰 영역(1022a)만 제1 기판(1022)에 예시되어 있고, 제1 기판(1022)의 상세한 구성은 도 1에서 생략된다. 웰 영역(1022a)은 제1 기판(1022)에서의 포토다이오드를 나타낼 수 있다.
제1 다층 구조물(1024)은 복수의 유전체 층, 즉 소위 층간 유전체(ILD; interlayer dielectric)에 의해 절연된 복수의 금속 층에 의해 정의된 적층 구조물을 포함한다. 금속 라인들이 복수의 금속 층에 형성되고, 상이한 금속 층의 금속 라인들을 전기적으로 접속시키기 위해 전도성 비아 및/또는 컨택과 같은 다른 컴포넌트들이 복수의 유전체 층에 형성될 수 있다. 제1 다층 구조물(1024)은 제1 기판(1022)의 전자 신호를 전송하도록 BEOL(beck end of line)로서 구성될 수 있다. 이 실시예에서, 복수의 금속 막(1024a, 1024b, 및 1024c)만 도 1에 도시되어 있고, 다른 컴포넌트들은 간결하게 하기 위해 생략된다. 금속 막(1024a 및 1024b)은 복수의 금속 층 중에 상부 금속 층, 즉 제1 기판(1022)으로부터 가장 먼 금속 층에 형성될 수 있고, 금속 막(1024c)은 제1 기판(1022)에 더 가까운 다른 금속 층에 형성될 수 있다.
제2 반도체 디바이스(104)는 제2 기판(1042) 및 제2 기판(1042) 위에 형성된 제2 다층 구조물(1044)을 포함한다. 실시예에서, 제2 기판(1042)은 제2 다층 구조물(1044)을 지지하도록 구성된 실리콘 기판을 포함한다. 또한, 제2 기판(1042)은 ASIC을 포함할 수 있다. ASIC은 제1 반도체 디바이스(102)로부터 발생된 전자 신호를 처리하도록 배열된 CMOS 로직 회로를 포함할 수 있다. 또한, TOV(through oxide via)가 제1 반도체 디바이스(102)와 제2 반도체 디바이스(104)를 전기적으로 접속시키도록 형성될 수 있다. TOV는 제1 반도체 디바이스(102)와 제2 반도체 디바이스(104) 사이에 신호를 전송하도록 배열된다. 이 실시예에서, 2개의 도핑 웰 영역(1042a, 1042b)만 도 1에 도시되어 있고, 다른 컴포넌트들은 간결하게 하기 위해 생략된다. 웰 영역(1042a, 1042b)은 제2 기판(1042)에서의 CMOS 트랜지스터를 나타낼 수 있다. 다른 컴포넌트 또는 디바이스도 또한 제1 기판(1042)에 포함되거나 통합될 수 있다는 것을 알아야 한다.
산화물 층(108) 및 금속 차폐 층(106)이 제1 반도체 디바이스(102)와 제2 반도체 디바이스(104) 사이에 배치된다. 구체적으로, 산화물 층(108)은 제1 반도체 디바이스(102)의 제1 다층 구조물(1024)과 접촉하는 제1 표면(1082)을 갖는다. 또한, 금속 차폐 층(106)은 제2 반도체 디바이스(102)의 제2 다층 구조물(1044)과 접촉하는 제1 표면(1062)을 갖는다. 또한, 산화물 층(108)의 제2 표면(1084)은 금속 차폐 층(106)의 제2 표면과 접촉한다. 복수의 평평하지 않은 부분(1084a, 1084b, 1084c, 및 1084d)이 제2 표면(1084) 상에 형성되며, 그 이유는 나중의 문단들에 설명될 것이다. 그리하여, 금속 차폐 층(106)은 제2 반도체 디바이스(104)의 제2 다층 구조물(1044)을 전기적으로 접속시키도록 구성된다. 그러나, 금속 차폐 층(106)은 TOV로부터 전기적으로 단절되도록 구성된다.
일부 실시예에서, 제2 다층 구조물(1044)은 복수의 유전체 층, 즉 층간 유전체에 의해 절연된 복수의 금속 층에 의해 정의된 적층 구조물을 포함한다. 제1 다층 구조물(1024)과 마찬가지로, 금속 라인들이 복수의 금속 층에 형성되고, 상이한 금속 층의 금속 라인들을 전기적으로 접속시키기 위해 전도성 비아 및/또는 컨택과 같은 다른 컴포넌트들이 복수의 유전체 층에 형성될 수 있다. 제2 다층 구조물(1044)은 제2 기판(1042)의 전자 신호를 전송하도록 BEOL로서 구성될 수 있다. 이 실시예에서, 복수의 금속 막(1044a, 1044b, 1044c, 1044d), 적어도 하나의 제1 전도성 비아(1044e), 및 적어도 하나의 제2 전도성 비아(1044f)가 도 1에 도시되어 있고, 다른 컴포넌트들을 간결하게 하기 위해 생략된다. 금속 막(1044a 및 1044b)은 복수의 금속 층 중에 상부 금속 층, 즉 제2 기판(1042)으로부터 가장 먼 금속 층에 형성될 수 있고, 금속 막(1044c 및 1044d)은 제2 기판(1042)에 더 가까운 다음 금속 층에 형성될 수 있다. 또한, 제1 전도성 비아(1044e)는 도 1에 도시된 바와 같이 복수의 전도성 비아를 포함할 수 있다. 그러나, 간결하게 하기 위해, 제1 전도성 비아(1044e)는 다음의 문단들에서 단일 전도성 비아로서 기재된다. 마찬가지로, 제2 전도성 비아(1044f)도 또한 도 1에 도시된 바와 같이 복수의 전도성 비아를 포함할 수 있다.
제1 전도성 비아(1044e)는 금속 차폐 층(106)을 금속 막(1044a 및 1044b)에 전기적으로 접속시키기 위하여 제2 다층 구조물(1044)의 상부 금속 층과 금속 차폐 층(106) 사이의 유전체 층에 형성된다. 제2 전도성 비아(1044f)는 금속 막(1044a)을 금속 막(1044d)에 전기적으로 접속시키기 위하여 제2 다층 구조물(1044)의 상부 금속 층과 다음 금속 층 사이의 유전체 층에 형성된다. 구체적으로, 도 1에 도시된 바와 같이, 제1 전도성 비아(1044e)는 금속 차폐 층(106)에 인접한 제1 층(즉, 1046)에 배치되고, 금속 막(1044a)은 제1 층(즉, 1046)에 인접한 제2 층(즉, 1048)에 배치된다.
보다 구체적으로, 제1 전도성 비아(1044e)는 금속 차폐 층(106)의 제1 표면(1062)에 전기적으로 접속된 제1 단부(번호 표시 안함) 및 제1 금속 막(1044a)에 전기적으로 접속된 제2 단부(번호 표시 안함)를 갖는다. 또한, 제2 전도성 비아(1044f)는 제1 금속 막(1044a)에 전기적으로 접속된 제1 단부(번호 표시 안함) 및 금속 막(1044d)에 전기적으로 접속된 제2 단부(번호 표시 안함)를 갖는다. 그 결과, 이 실시예에서, 금속 차폐 층(106)을 제2 다층 구조물(1044)에 전기적으로 접속시키기 위하여 제1 전도성 비아(1044e)가 제1 금속 막(1044a)과 금속 차폐 층(106) 사이의 유전체 층(1046)에 형성된다. 그러나, 일부 기존의 접근법에서는, 이러한 금속 차폐 층은 제2 다층 구조물의 임의의 금속 막으로부터 전기적으로 단절된다. 결과적으로, 기존의 접근법에서는 유전체 층(1046)과 같은 유전체 층에 형성된 전도성 비아가 없다.
일부 실시예에서, 금속 차폐 층(106)은 제1 반도체 디바이스(102)로부터 제2 반도체 디바이스(104)로 통과하는 광을 차단하거나 적어도 감소시키기 위한 금속 층 및 기능을 포함하는데, 투과하는 광이 제2 기판(1042) 상의 ASIC의 정상 동작에 악영향을 미칠 수 있기 때문이다. 3D CMOS 이미지 센서에서, 3D CMOS 이미지 센서의 동작 동안 금속 차폐 층(106)의 온도가 증가할 수 있고 또는 정전하가 금속 차폐 층(106) 상에 축적될 수 있다. 본 개시에 따른 실시예에서, 금속 차폐 층(106)을 제2 다층 구조물(1044)의 금속 막에 전기적으로 접속시킴으로써, 금속 차폐 층(106)에서 발생된 열이 방산될 수 있고 그리고/또는 금속 차폐 층(106) 상의 정전하가 방출될 수 있다. 따라서, 금속 차폐 층(106)의 열 방산 문제 및 정전기 방전(ESD) 문제가 해결된다. 그에 비해, 기존의 접근법에서는, 금속 차폐 층이 상부 웨이퍼 및/또는 하부 웨이퍼의 금속 막으로부터 격리된다.
도 1의 집적 회로(100)는 단순화된 단면도로 도시된 것임을 유의한다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 금속 차폐 층(106)이 제1 전도성 비아(1044e) 및 제2 전도성 비아(1044f)를 통해 금속 막(1044a) 및 금속 막(1044d)에 접속되는 것에 한정되지 않는다는 것을 이해할 수 있을 것이다. 금속 차폐 층(106) 상의 열 및/또는 정전하가 방산/방출될 수 있는 한, 금속 막(1044a)은 3D CMOS 이미지 센서의 제2 기판(1042) 및/또는 입력/출력(I/O) 포트(도시되지 않음)와 같은 3D CMOS 이미지 센서의 임의의 부분으로 전도될 수 있다. 화살표(1044g)는, 금속 차폐 층(106)이 제2 기판(1042)에 전기적으로 접속될 수 있다는 것을 나타낸다. 화살표(1044h)는, 금속 차폐 층(106)이 3D CMOS 이미지 센서의 I/O 포트에 전기적으로 접속될 수 있다는 것을 나타낸다.
더욱이, 도 1에서 금속 차폐 층(106)이 제2 전도성 비아(1044f)를 통해 상부 금속 막(1044a)에 전기적으로 접속된다 해도, 이는 본 발명의 한정이 아니다. 금속 차폐 층(106)은 전도성 비아(들)를 통해 금속 층의 임의의 금속 막에 전기적으로 접속될 수 있다. 예를 들어, 금속 차폐 층(106)은 전도성 비아를 통해 제2 금속 층의 금속 막에 직접/간접적으로 전기적으로 접속될 수 있다. 금속 차폐 층(106)은 또한 컨택을 통해 제2 기판(1042)에 직접/간접적으로 전기적으로 접속될 수 있다. 상기의 배선 구조의 임의의 조합들이 또한 청구 발명의 고려되는 범위 내에 속할 것이다.
도 2는 일부 실시예에 따른 집적 회로(200)의 단면도이다. 도 2를 참조하면, 집적 회로(200)는 3D CMOS 이미지 센서의 부분 반도체 구성을 나타낸다. 간결하게 하기 위해, 제2 다층 구조물(1044)은 2개의 금속 층, 즉 상부 금속 층(1048) 및 하부 금속 층(2002)을 포함한다. 그러나, 이는 본 발명의 한정이 아니다. 이 예시적인 실시예에서, 금속 차폐 층(106)은 제2 기판(1042)에 전기적으로 접속하도록 구성된다.
구체적으로, 집적 회로(200)는 금속 막(1044d)과 제2 기판(1042)을 접속하는 복수의 전도성 비아(2004)를 포함한다. 금속 차폐 층(106)으로부터의 열을 방산시키고 금속 차폐 층(106)의 정전하를 제2 기판(1042)으로 방출시키기 위하여 복수의 전도성 비아(2004)는 금속 막(1044d)을 제2 기판(1042)에 전기적으로 접속시키도록 구성된다. 제2 기판(1042)은 ASIC로서 구성될 수 있다. 도 1의 컴포넌트와 유사한 참조 번호를 갖는 도 2의 컴포넌트는 또한 유사한 특성을 가지며 따라서 간결하게 하기 위해 상세한 설명은 생략된 것임을 유의한다.
도 3은 일부 실시예에 따른 집적 회로(300)의 단면도이다. 도 3을 참조하면, 집적 회로(300)는 3D CMOS 이미지 센서의 부분 반도체 구성을 나타낸다. 도 1에 관련하여 기재되고 예시된 집적 회로(100)와 비교하여, 집적 회로(300)는 TOV(3002), 금속 막(3004, 3006), 하부 반사 방지 코팅 층(BARC; bottom anti-reflective coating layer)(3008), 및 패시베이션 층(3010)을 더 포함한다. TOV(3002)는 제1 다층 구조물(1024)의 금속 막(3006) 및/또는 제2 다층 구조물(1044)의 금속 막(3004)에 전기적으로 접속하도록 구성된다. 금속 막(3006)은 제1 다층 구조물(1024)의 임의의 금속 층의 금속 막일 수 있다. 금속 막(3004)은 또한 제2 다층 구조물(1044)의 임의의 금속 층의 금속 막일 수 있다. TOV(3002)는 제1 반도체 디바이스(102) 및 제2 반도체 디바이스(104)의 회로에 기준 전압(예를 들어, 공급 전력 또는 접지 전압)을 전도하도록 구성될 수 있다. 따라서, 제1 다층 구조물(1024)의 금속 막(3006)은 제1 기판(1022)에 더 전기적으로 접속할 수 있고, 금속 막(3004)은 제2 기판(1042)에 더 전기적으로 접속할 수 있다. 또한, TOV(3002)는 또한 제1 반도체 디바이스(102)와 제2 반도체 디바이스(104) 사이에 신호를 전도하도록 구성될 수 있다. 상세한 구조는 간결하게 하기 위해 여기에서 생략된다.
또한, BARC(3008)가 제1 기판(1042) 위에 형성된다. BARC(3008)는 TOV(3002)에 대한 개구를 갖도록 구성된다. 이 예시적인 실시예에서, 패시베이션 층(3010)이 BARC(3008) 위에 형성된다. 패시베이션 층(3010)의 재료는 실리콘 질화물을 포함할 수 있다. TOV(3002)는 신호를 수신하거나 출력하기 위해 외부 I/O 포트에 접속하도록 구성될 수 있다는 것을 유의하여야 한다. 그러나, 상세한 구조는 간결하게 하기 위해 여기에서 생략된다.
도 3의 예시적인 실시예에 따라, TOV(3002)는 금속 차폐 층(106)을 전기적으로 단절하도록 구성된다. 금속 막(3004)은 제1 전도성 비아(1044e), 금속 막(1044a), 및 금속 막(1044d)을 전기적으로 단절하도록 구성된다. 따라서, 제1 전도성 비아(1044e)는 TOV(3002)의 정상 동작에 영향을 미치지 않는다.
또한, 제1 전도성 비아(1044e)가 복수의 전도성 비아로서 구현될 때, 본 개시는 각각의 비아의 형상 및 복수의 전도성 비아의 배열에 한정되지 않는다. 각각의 전도성 비아는 실질적으로 원형 또는 타원형 단면을 갖도록 구성될 수 있다. 도 4는 일부 실시예에 따라 복수의 전도성 비아(401-416)를 포함하는 제1 전도성 비아(1044e)를 예시한 상부 평면도이다. 도 4를 참조하면, 전도성 비아(401-416)의 각각은 실질적으로 사각형 단면을 갖도록 구성된다. 전도성 비아(401-416)는 금속 차폐 층(106)의 제1 표면(1062)에 전기적으로 접속된다.
도 5는 일부 실시예에 따른 복수의 전도성 비아(501-504)를 포함하는 제1 전도성 비아(1044e)를 예시한 상부 평면도이다. 도 5를 참조하면, 전도성 비아(501-504)의 각각은 실질적으로 직사각형 단면을 갖도록 구성된다. 전도성 비아(501-504)는 금속 차폐 층(106)의 제1 표면(1062)에 전기적으로 접속된다. 따라서, 제1 전도성 비아(1044e)는 금속 차폐 층(106)의 제1 표면(1062)에 전기적으로 접속하기 위하여 임의의 적합한 수의 다각형/원형/타원형 비아(들)이도록 구성될 수 있다.
제1 전도성 비아(1044e)는 반도체 제조 프로세스 동안 금속 차폐 층(106)의 평평하지 않은 표면을 야기할 수 있다는 것을 유의하여야 한다. 다시 도 1을 참조하면, 금속 차폐 층(106)의 제2 표면(1084)의, 복수의 전도성 비아(즉, 1044e)의 위치에 대응하는 부분(1084a, 1084b, 1084c, 및 1084d)은, 산화물 층(108)의 산화물이 평평하지 않은 노치를 채울 수 있도록, 다소 변형된다.
도 6은 일부 실시예에 따른 3D CMOS 이미지 센서의 부분 반도체 구성(600)의 단면도를 예시한 실제 사진이다. 도 6을 참조하면, 부분 반도체 구성(600)은 제1 다층 구조물(602), 제2 다층 구조물(604), 금속 차폐 층(606), 및 산화물 층(608)을 포함한다. 제1 다층 구조물(602)과 인접한 제1 기판 및 제2 다층 구조물(604)과 인접한 제2 기판은 간결하게 하기 위해 생략된다. 산화물 층(608)을 가로지르는 점선(610)은 상부 반도체 구조물과 하부 반도체 구조물의 결합 계면을 나타낸다. 간결하게 하기 위해, TOV는 도 6에 도시되지 않는다.
제1 다층 구조물(602)은 5개의 금속 층(602a, 602b, 602c, 602d, 및 602e)을 포함한다. 금속 층(602a)은 상부 금속 층이고, 금속 층(602a, 602b, 602c, 602d, 및 602e) 중에 가장 두꺼운 금속 층이다. 복수의 전도성 비아가 금속 층(602a 및 602b) 사이에 형성된다. 금속 층(602a, 602b, 602c, 602d, 및 602e)은 층간 유전체에 의해 절연된다.
또한, 제2 다층 구조물(604)은 4개의 금속 층(604a, 602b, 602c, 및 602d)을 포함한다. 금속 층(604a)은 상부 금속 층이고, 금속 층(604a, 604b, 604c, 및 604d) 중에 가장 두꺼운 금속 층이다. 금속 층(604a, 604b, 604c, 및 604d)은 층간 유전체에 의해 절연된다.
전도성 비아(6042)는 금속 차폐 층(606)과 상부 금속 층(604a) 사이의 유전체 층에 형성된다. 상기 기재된 바와 같이, 금속 차폐 층(606)은 전도성 비아(6042)의 형성으로 인해 다소 변형하도록 야기될 수 있다.
일부 실시예에서, 상부 금속 층(604a)은 금속 차폐 층(606)보다 더 두껍다. 예를 들어, 금속 차폐 층(606)의 두께는 대략 1.5 kÅ(옹스트롬)이고, 상부 금속 층(604a)의 두께는 금속 차폐 층(606)보다 10배 더 두껍다.
본 발명은 전도성 비아(6042)를 형성하기 위해 특정 반도체 프로세스에 한정되지 않는다. 일부 실시예에서, 전도성 비아(6042)는 물리적 기상 증착(PVD; physical vapor deposition)의 프로세스에 의해 형성될 수 있다.
도 7은 일부 실시예에 따라 집적 회로(100)를 제조하는 방법(700)을 예시한 흐름도이다. 도 8 내지 도 14는 일부 실시예에 따라 집적 회로(100)의 제조에 있어서의 단계들을 예시한 도면이다. 구체적으로, 도 8은 일부 실시예에 따른 제조 프로세스 동안 형성된 제1 기판(1022)의 단면도이다. 도 9는 일부 실시예에 따른 제조 프로세스 동안 형성된 제1 다층 구조물(1024)의 단면도이다. 도 10은 일부 실시예에 따른 제조 프로세스 동안 형성된 제2 기판(1042)의 단면도이다. 도 11은 일부 실시예에 따른 제조 프로세스 동안 형성된 제2 다층 구조물(1044)의 단면도이다. 도 12는 일부 실시예에 따른 제조 프로세스 동안 형성된, 복수의 노치(1002, 1004, 1006 및 1008)를 갖는 제2 다층 구조물(1044)의 단면도이다. 도 13은 일부 실시예에 따른 제조 프로세스 동안 형성된 제1 전도성 비아(1044e) 및 금속 차폐 층(106)의 단면도이다. 도 14는 일부 실시예에 따른 제조 프로세스 동안 형성된 산화물 층(108)의 단면도이다. 방법은 단순화된 반도체 프로세스이다. 따라서, 다른 단계 또는 동작이 프로세스에 통합될 수 있다.
도 7 그리고 또한 도 8을 참조하면, 동작 702에서, ASIC를 갖는 제1 기판(1022)이 형성된다. 제1 기판(1022)은 제1 기판(1022)의 제조를 용이하게 하는 핸들 웨이퍼(도시되지 않음) 상에 형성될 수 있다.
도 9를 참조하면, 동작 704에서, 제1 반도체 디바이스(102)를 형성하기 위해 복수의 금속 막(1024a, 1024b, 및 1024c)을 포함하는 제1 다층 구조물(1024)이 제1 기판(1022) 위에 형성된다. 제1 다층 구조물(1024)은 제1 기판(1022)의 BEOL이다.
도 10을 참조하면, 동작 706에서, ASIC을 갖는 제2 기판(1042)이 형성된다. 제2 기판(1042)은 제2 기판(1042)의 제조를 용이하게 하는 핸들 웨이퍼(도시되지 않음) 상에 형성될 수 있다. 핸들 웨이퍼는 SOI(silicon-on-insulator) 핸들 웨이퍼일 수 있다. 따라서, 제2 기판(1042)은 적어도, 그 위에 ASIC가 형성되어 있는 절연체 층을 포함할 수 있다.
도 11을 참조하면, 동작 708에서, 복수의 금속 막(1044a, 1044b, 1044c, 1044d) 및 전도성 비아(1044f)를 포함하는 제2 다층 구조물(1044)이 제2 기판(1042) 위에 형성된다. 제2 다층 구조물(1044)은 제2 기판(1042)의 BEOL이다.
도 12를 참조하면, 동작 710에서, 복수의 노치(1002, 1004, 1006, 및 1008)가 제2 다층 구조물(1044)의 표면 상에 형성된다. 복수의 노치(1002, 1004, 1006, 및 1008)는 상부 금속 막(1044a)을 노출시킬 만큼 충분히 깊다. 복수의 노치(1002, 1004, 1006, 및 1008)는 반도체 에칭 프로세스에 의해 형성될 수 있다.
도 13을 참조하면, 동작 712에서, 제1 전도성 비아(1044e) 및 금속 차폐 층(106)이 PVD의 프로세스에 의해 형성된다. 구체적으로, 제1 전도성 비아(1044e) 및 금속 차폐 층(106)이 단일 PVD 프로세스에 의해 형성될 때, 입자들이 복수의 노치 상에 그리고 제2 다층 구조물(1044)의 다른 표면 상에 균등하게 증착할 수 있으며, 그리하여 도 1 및 도 6에 도시된 바와 같이 금속 차폐 층(106)에 평평하지 않은 표면이 형성된다. 그러나, 일부 실시예에서, 제1 전도성 비아(1044e) 및 금속 차폐 층(106)은 또한, 금속 차폐 층(106)의 평평하지 않은 표면을 평탄화하기 위하여 상이한 PVD 단계들에 의해 형성될 수도 있다.
도 14를 참조하면, 동작 714에서, 산화물 층(108)이 금속 차폐 층(106) 위에 형성된다.
도 1을 다시 참조하면, 동작 716에서, 제1 반도체 디바이스(102)는 집적 회로(100)를 형성하기 위해 산화물 층(108)의 제1 표면(1082)과 결합하도록 플립된다.
방법은, 제1 반도체 디바이스(102)와 제2 반도체 디바이스(104)를 전기적으로 접속시키도록, 제1 반도체 디바이스(102)와 제2 반도체 디바이스(104) 사이에 금속 차폐 층(106)으로부터 전기적으로 단절되는 TOV를 형성하는 동작을 더 포함할 수 있다는 것을 유의한다. TOV를 형성하는 동작은, 동작 716 후에 반도체 에칭 프로세스 및 반도체 성막 프로세스에 의해 수행될 수 있다. TOV를 형성하는 동작은 간결하게 하기 위해 도 7에서 생략된다.
따라서, 제1 전도성 비아(1044e)가 금속 차폐 층(106)을 전기적으로 접속시키도록 형성된다. 금속 차폐 층(106)을 제2 다층 구조물(1044)의 금속 막에 전기적으로 접속시킴으로써, 금속 차폐 층(106)으로부터의 열이 방산될 수 있고 그리고/또는 금속 차폐 층(106)에 축적된 정전하가 방출될 수 있다. 따라서, 금속 차폐 층(106)의 열 방산 문제 및 정전기 방전(ESD) 문제가 해결된다.
일부 실시예에서, 집적 회로는 제1 반도체 디바이스, 제2 반도체 디바이스, 및 금속 차폐 층을 포함한다. 제1 반도체 디바이스는 제1 기판 및 제1 다층 구조물을 포함하고, 제1 기판은 제1 다층 구조물을 지지한다. 제2 반도체 디바이스는 제2 기판 및 제2 다층 구조물을 포함하고, 제2 기판은 제2 다층 구조물을 지지한다. 금속 차폐 층은 제1 다층 구조물과 제2 다층 구조물 사이에 배치되며, 금속 차폐 층은 제2 반도체 디바이스에 전기적으로 접속된다.
일부 실시예에서, 집적 회로를 제조하는 방법은, 제1 기판을 형성하는 단계; 제1 반도체 디바이스를 형성하도록 제1 기판 위에 제1 다층 구조물을 형성하는 단계; 제2 기판을 형성하는 단계; 제2 반도체 디바이스를 형성하도록 제2 기판 위에 제2 다층 구조물을 형성하는 단계: 제1 다층 구조물과 제2 다층 구조물 사이에 금속 차폐 층을 형성하는 단계; 및 금속 차폐 층을 제2 반도체 디바이스에 전기적으로 접속시키는 단계를 포함한다.
일부 실시예에서, 광 감지 디바이스는 제1 반도체 디바이스, 제2 반도체 디바이스, 및 금속 차폐 층을 포함한다. 제1 반도체 디바이스는 제1 기판 및 제1 다층 구조물을 포함한다. 제1 기판은 제1 다층 구조물을 지지하고, 제1 반도체 디바이스는 입력 광을 전자 신호로 변환한다. 제2 반도체 디바이스는 제2 기판 및 제2 다층 구조물을 포함한다. 제2 기판은 제2 다층 구조물을 지지하고, 제2 반도체 디바이스는 전자 신호를 수신한다. 금속 차폐 층은 제1 다층 구조물과 제2 다층 구조물 사이에 배치되며, 금속 차폐 층은 제2 반도체 디바이스에 전기적으로 접속된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 집적 회로에 있어서,
    제1 기판 및 제1 다층 구조물을 포함하는 제1 반도체 디바이스로서, 상기 제1 기판은 상기 제1 다층 구조물을 지지하는 것인, 상기 제1 반도체 디바이스;
    제2 기판 및 제2 다층 구조물을 포함하는 제2 반도체 디바이스로서, 상기 제2 기판은 상기 제2 다층 구조물을 지지하는 것인, 상기 제2 반도체 디바이스; 및
    상기 제1 다층 구조물과 상기 제2 다층 구조물 사이에 배치되며, 상기 제2 반도체 디바이스에 전기적으로 접속된 금속 차폐 층을 포함하는 집적 회로.
  2. 청구항 1에 있어서, 상기 금속 차폐 층은 상기 집적 회로의 제2 기판 또는 입력/출력(I/O) 포트에 전기적으로 접속되는 것인 집적 회로.
  3. 청구항 1에 있어서, 상기 제2 다층 구조물은 제1 금속 막을 포함하고, 상기 집적 회로는,
    상기 금속 차폐 층에 전기적으로 접속된 제1 단부 및 상기 제1 금속 막에 전기적으로 접속된 제2 단부를 갖는 제1 전도성 비아를 더 포함하는 집적 회로.
  4. 청구항 3에 있어서, 상기 제1 금속 막은 상기 제2 반도체 디바이스의 상부 금속 부분이고, 상기 제1 전도성 비아는 상기 상부 금속 부분과 상기 금속 차폐 층 사이의 유전체 층에 배치되는 것인 집적 회로.
  5. 청구항 3에 있어서, 상기 제2 다층 구조물은,
    적어도 하나의 제2 전도성 비아; 및
    적어도 하나의 제2 금속 막을 더 포함하고,
    상기 적어도 하나의 제2 전도성 비아 및 상기 적어도 하나의 제2 금속 막은, 상기 집적 회로의 제2 기판 또는 입력/출력 포트에 상기 제1 금속 막을 전기적으로 접속시키도록 구성되는 것인 집적 회로.
  6. 청구항 1에 있어서, 상기 금속 차폐 층은 상기 제1 반도체 디바이스로부터 상기 제2 반도체 디바이스로 통과하는 광을 감소시키기 위한 금속 층을 포함하는 것인 집적 회로.
  7. 청구항 1에 있어서,
    상기 제1 다층 구조물과 상기 금속 차폐 층 사이에 배치된 산화물 층을 더 포함하는 집적 회로.
  8. 청구항 1에 있어서,
    상기 제1 반도체 디바이스와 상기 제2 반도체 디바이스를 전기적으로 접속시키는 TOV(through oxide via)를 더 포함하고,
    상기 TOV는 상기 금속 차폐 층으로부터 전기적으로 단절되는 것인 집적 회로.
  9. 집적 회로를 제조하는 방법에 있어서,
    제1 기판을 형성하는 단계;
    제1 반도체 디바이스를 형성하도록 상기 제1 기판 위에 제1 다층 구조물을 형성하는 단계;
    제2 기판을 형성하는 단계;
    제2 반도체 디바이스를 형성하도록 상기 제2 기판 위에 제2 다층 구조물을 형성하는 단계:
    상기 제1 다층 구조물과 상기 제2 다층 구조물 사이에 금속 차폐 층을 형성하는 단계; 및
    상기 금속 차폐 층을 상기 제2 반도체 디바이스에 전기적으로 접속시키는 단계를 포함하는 집적 회로의 제조 방법.
  10. 광 감지 디바이스에 있어서,
    제1 기판 및 제1 다층 구조물을 포함하며, 입력 광을 전자 신호로 변환하기 위한 제1 반도체 디바이스로서, 상기 제1 기판은 상기 제1 다층 구조물을 지지하는 것인, 상기 제1 반도체 디바이스;
    제2 기판 및 제2 다층 구조물을 포함하며, 상기 전자 신호를 수신하기 위한 제2 반도체 디바이스로서, 상기 제2 기판은 상기 제2 다층 구조물을 지지하는 것인, 상기 제2 반도체 디바이스; 및
    상기 제1 다층 구조물과 상기 제2 다층 구조물 사이에 배치되며, 상기 제2 반도체 디바이스에 전기적으로 접속된 금속 차폐 층을 포함하는 광 감지 디바이스.
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