CN110600491A - 堆叠式图像传感器的形成方法 - Google Patents
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Abstract
本申请提供一种堆叠式图像传感器及其形成方法，其中形成方法包括：提供第一晶圆，所述第一晶圆包括图像传感器；提供第二晶圆，所述第二晶圆的第一面与所述第一晶圆的第二面键合，且所述第二晶圆包括图像信号处理电路以及第二金属互连结构；在所述第二晶圆的第二面形成金属布线层，所述金属布线层通过所述第二晶圆内的通孔连接结构与所述第二金属互连结构电连接。本申请技术方案增大图像传感器的像素区域的面积，提高分辨率。
Description
技术领域
本申请涉及半导体制造领域，具体来说，涉及一种堆叠式图像传感器的形成方法。
背景技术
图像传感器是一种将光学图像转换成电信号的器件。随着计算机和通信产业的发展，对高性能图像传感器的需求不断增长，这些高性能图像传感器广泛用于诸如数字照相机、摄像录像机、个人通信系统(PCS)、游戏机、安防摄像机、医用微型照相机之类的各种领域。
随着CMOS工艺的不断推进和发展，晶体管数量越来越多，导致互连尺寸越来越小，采用3D集成的TSV(硅通孔)芯片堆叠技术，将有助于大大减小布线长度、缩短信号延迟，降低功耗，同时又可以缩小芯片尺寸，从而提高器件的系统性能。
所述堆叠式图像传感器的形成方法如图1至5所示，包括：提供第一晶圆10，所述第一晶圆10形成有半导体衬底11及第一金属连线层12，所述金属连线层12包括第一金属互连结构13；提供第二晶圆20，所述第二晶圆20的第一面与所述第一晶圆10的第二面键合，所述第二晶圆20形成有第二金属互连结构21；刻蚀所述半导体衬底11形成沟槽14，所述沟槽14贯穿所述半导体衬底11；在所述第一晶圆10的第一面及所述沟槽14表面形成第一介质层15；继续刻蚀所述沟槽14及所述第一金属连线层12至曝露所述第一金属互连结构21的局部；从所述沟槽14底部刻蚀所述第一连线层12 及所述第二晶圆20形成通孔22，所述通孔22暴露所述第二金属互连结构21 的局部。
参考图4，所述第一金属互连结构21的局部曝露之后，通过光刻工艺定义出通孔位置，在此过程中，曝露的金属互连结构中析出的金属离子会污染光刻设备。
参考图5，形成通孔22时采用的等离子刻蚀方法容易对所述第二金属互连结构21下方的半导体元件(未图示)造成损伤。
发明内容
本申请技术方案要解决的技术问题是提供一种图像传感器的形成方法，避免金属离子对光刻设备的污染，防止由过度刻蚀导致的半导体元件的损伤。
为解决上述技术问题，本申请一方面提供一种堆叠式图像传感器的形成方法包括：提供第一晶圆，所述第一晶圆形成有半导体衬底及第一金属连线层，所述第一金属连线层包括第一金属互连结构；提供第二晶圆，所述第二晶圆的第一面与所述第一晶圆的第二面键合，所述第二晶圆中形成有第二金属互连结构；
刻蚀所述半导体衬底形成沟槽，所述沟槽贯穿所述半导体衬底；在所述第一晶圆的第一面及所述沟槽表面形成第一介质层；从所述沟槽底部刻蚀所述第一金属连线层及所述第二晶圆形成通孔，所述通孔暴露所述第一金属互连结构的局部及所述第二金属互连结构的局部。
在本申请的一些实施例中，形成所述通孔的方法包括：在所述第一介质层表面形成第三掩膜层，所述第三掩膜层具有第三开口，所述第三开口定义所述通孔的位置；沿所述第三开口刻蚀所述第一连线层及所述第二晶圆至一定深度，形成第四开口，所述第四开口的深度未达到第二金属互连结构；去除所述第三掩膜层；沿所述沟槽及所述第四开口继续刻蚀，暴露所述第一金属互连结构的局部及所述第二金属互连结构的局部，形成所述通孔。
在本申请的一些实施例中，沿所述沟槽及所述第四开口继续刻蚀形成通孔的同时，刻蚀去除所述第一晶圆表面的所述第一介质层及所述第一掩膜层的一部分。
在本申请的一些实施例中，形成所述通孔的步骤包括：在所述第一介质层表面形成第三掩膜层，所述第三掩膜层具有第三开口，所述第三开口定义所述通孔的位置；沿所述第三开口刻蚀所述第一连线层及所述第二晶圆至一定深度，形成第四开口，所述第四开口的深度未达到第二金属互连结构；去除所述第三掩膜层；在所述第一晶圆的第一面形成抗反射层，所述抗反射层填满所述沟槽及所述第四开口；刻蚀去除所述沟槽内的所述抗反射层以及所述第四开口内的部分抗反射层，暴露所述第一金属互连结构的局部；去除所述抗反射层；沿所述第四开口继续刻蚀，暴露所述第二金属互连结构的局部，形成所述通孔。
在本申请的一些实施例中，刻蚀所述抗反射层的方法为等离子刻蚀。
在本申请的一些实施例中，沿第四开口继续刻蚀形成通孔的同时，刻蚀去除第一晶圆表面的所述第一介质层及所述第一掩膜层的一部分。
在本申请的一些实施例中，曝露所述第二金属互连结构的局部之后，还包括：在所述沟槽和所述通孔内填充导电材料形成通孔连接结构。
在本申请的一些实施例中，所述通孔连接结构内填充的导电材料为铜或钨。
在本申请的一些实施例中，形成所述沟槽的方法包括：在所述第一晶圆的第一面形成第一掩膜层，在所述第一掩膜层上形成第二掩膜层，所述第二掩膜层具有第二开口；沿所述第二开口刻蚀所述第一掩膜层形成第一开口，所述第一开口定义所述沟槽的位置；沿所述第一开口刻蚀所述半导体衬底。
在本申请的一些实施例中，所述第一掩膜层为二氧化硅、氮化硅、或者二氧化硅及氮化硅的复合结构，所述第二掩膜层由光刻胶形成。
采用本申请实施例所述的堆叠式图像传感器及其形成方法，形成通孔连接结构的过程中，在第一晶圆中形成仅贯穿半导体衬底的沟槽之后且曝露所述第一金属互连结构之前，通过光刻工艺定义出通孔的位置，防止刻蚀过程中析出的所述第一金属互连结构中的金属离子对光刻设备的污染，形成通孔时，在所述第二晶圆内形成第四开口，所述第四开口的深度未达到所述第二金属互连结构，通过继续刻蚀所述沟槽曝露所述第一金属互连结构的同时，刻蚀所述第二晶圆曝露所述第二金属互连结构的局部，防止过度刻蚀造成所述第二晶圆内的半导体元件的损伤。
本申请中另外的特征将部分地在下面的描述中阐述。通过该阐述，使以下附图和实施例叙述的内容对本领域普通技术人员来说变得显而易见。本申请中的发明点可以通过实践或使用下面讨论的详细示例中阐述的方法、手段及其组合来得到充分阐释。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本公开的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1至图5为一种堆叠式图像传感器的形成方法的各步骤的截面结构示意图。
图6A至图6B，图7至图12为本申请的第一实施例的堆叠式图像传感器的形成方法的各步骤的截面结构示意图。
图10A至图10C为本申请的第一实施例的刻蚀第四开口的截面结构示意图。
图13A至13B，以及图14至图21为本申请的第二实施例的堆叠式图像传感器的形成方法的各步骤的截面结构示意图。
图17A至17C为本申请的第二实施例的刻蚀第四开口的截面结构示意图。
图22为本申请一些实施例的堆叠式图像传感器的截面结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本公开的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本公开不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本申请技术方案进行详细说明。
本申请实施例提供一种堆叠式图像传感器的形成方法，提供第一晶圆，所述第一晶圆形成有半导体衬底及第一金属连线层，所述第一金属连线层包括第一金属互连结构；提供第二晶圆，所述第二晶圆的第一面与所述第一晶圆的第二面键合，所述第二晶圆中形成有第二金属互连结构；刻蚀所述半导体衬底形成沟槽，所述沟槽贯穿所述半导体衬底；在所述第一晶圆的第一面及所述沟槽表面形成第一介质层；从所述沟槽底部刻蚀所述第一金属连线层及所述第二晶圆形成通孔，所述通孔暴露所述第一金属互连结构的局部及所述第二金属互连结构的局部。
(第一实施例)
参考附图6A所示，提供第一晶圆100，在本实施例中，所述第一晶圆100 包括衬底100a，所述衬底为硅衬底，在其他实施例中，所述衬底100a还可以为锗硅衬底或绝缘体上硅衬底或者是生长有外延层的硅衬底等。所述第一晶圆 100的衬底100a内可形成有一个以上的半导体器件，例如图像传感器，复位晶体管和处理电路等，且在衬底100a的第二面形成金属连线层100b，所述金属连线层100b内形成有互连结构。为了描述方便，本申请实施例的附图仅示出金属互连结构110，对此本发明不做其它限制。
参考附图6B所示，提供第二晶圆200，在本实施例中，所述第二晶圆200 包括衬底200a，所述衬底为硅衬底，在其他实施例中，所述衬底还可以为锗硅衬底或绝缘体上硅衬底或者是生长有外延层的硅衬底等。所述第二晶圆200 为逻辑晶圆，所述第二晶圆200的衬底内形成有逻辑电路(未图示)，且在衬底上形成第二金属互连结构210，所述逻辑电路例如图像信号处理电路，主要用于对图像传感器的输出信号进行处理。所述第二金属互连结构210用于电连接所述第二晶圆中形成的图像信号处理电路以及其它可能形成的晶体管或者有源器件，为了描述方便，本申请实施例的附图仅示意性的表示出所述第二金属互连结构210，不对其连接关系以及具体结构做进一步限制。
参考附图7所示，所述第二晶圆200的第一面与所述第一晶圆100的第二面键合。
本申请的实施例中，所述图像传感器形成于所述第一晶圆100的第一面，所述第一晶圆100的第二面为所述第一晶圆100的键合面。本申请的实施例中，所述第一晶圆100与所述第二晶圆200的键合可采用已知的晶圆级键合技术，在此不做限制。
参考附图8所示，在所述第一晶圆100的第一面形成第一掩膜层120，在所述第一掩膜层120上形成第二掩膜层130，所述第二掩膜层130具有第二开口，沿所述第二开口刻蚀所述第一掩膜层120形成第一开口，所述第一开口定义沟槽的位置，并暴露出所述半导体衬底100a的局部。
本申请的实施例中，所述第一掩膜层120例如为二氧化硅、氮化硅、或二氧化硅和氮化硅中的任意一种或者多种形成的复合结构，形成所述第一掩膜层120的方法例如为化学气相沉积法；所述第二掩膜层130例如为光刻胶层，形成所述第二掩膜层130的方法例如为旋涂法。形成所述第二开口的方法例如为光刻法，形成所述第一开口的方法可以为干法刻蚀或者湿法刻蚀。
参考附图9所示，沿所述第一开口刻蚀所述半导体衬底100a形成沟槽101，所述沟槽101贯穿所述半导体衬底100a；去除所述第二掩膜层130；在所述第一晶圆100的第一面上即第一掩膜层120上及所述沟槽101表面形成第一介质层140。
本申请的实施例中，刻蚀所述半导体衬底100a形成沟槽101的方法例如为湿法刻蚀或者干法刻蚀，去除所述第二掩膜层130的方法例如为灰化法。
参考附图10所示，在所述第一介质层140表面形成第三掩膜层150，所述第三掩膜层150具有第三开口，沿所述第三开口刻蚀金属连线层100b及第二晶圆200形成第四开口，所述第四开口未到达第二金属互连结构210。
本申请的实施例中，所述第三掩膜层150例如由光刻胶形成，形成所述第三掩膜层150的方法例如为旋涂法，形成第三开口的方法例如为光刻法，刻蚀所述金属连线层100b及第二晶圆200形成第四开口的方法例如为等离子刻蚀。
参考图10A至10C所示，所述第一晶圆100的第二面与所述第二晶圆200 的第一面键合时，例如形成氧化硅/氮化硅/氧化硅(ONO)的复合介质层结构，形成第四开口时，各材料之间的刻蚀速度比需要满足一定的条件。
具体地，所述第四开口的深度未达到氮化硅层，仅刻蚀至所述第一晶圆内的氧化硅层时，可以将氧化硅与氮化硅的刻蚀速度比设为1∶1；所述第四开口的深度达到氮化硅层且未达到第二晶圆内的氧化硅层时，可以将氧化硅与氮化硅的刻蚀速度比设为5∶1；所述第四开口深度达到第二晶圆内的氧化硅层时，可以将氧化硅与氮化硅的刻蚀速度比设为1∶1。
通过设定氧化硅与氮化硅的刻蚀速度比，可以控制第四开口的深度，防止过度刻蚀对所述第二金属互连结构210下的半导体元件(未图示)造成损伤。
参考附图11所示，去除所述第三掩膜层150；沿所述沟槽101以及第四开口继续刻蚀所述沟槽101及第二晶圆200，暴露所述第一金属互连结构110 的局部及所述第二金属互连结构210的局部，形成所述通孔102。
本申请的实施例中，去除所述第三掩膜层150的方法例如为灰化法，刻蚀所述金属连线层100b及第二晶圆200形成通孔102的方法例如为湿法刻蚀或者等离子刻蚀。
本申请的实施例中，进行过度刻蚀，曝露所述第一金属互连结构110及第二金属互连结构210的同时，刻蚀去除第一晶圆的第一面上的第一介质层140 及所述第一掩膜层120的一部分。因此，所述第一掩膜层120的厚度达到一特定值，以防止所述半导体衬底100a受损。作为一实例，所述第一掩膜层120的厚度为1～2μm。
参考附图12所示，在所述通孔102内填充导电材料形成通孔连接结构。
本申请的实施例中，所述导电材料为铜或钨，其中，金属铜作为标准CMOS 制程中内层互连引线的材料之一，具有出色的抗电迁移特性，是金属接合的首选。
本申请的实施例中，所述通孔连接结构的通孔102内壁与所述导电材料之间还可以形成有第二介质层，所述第二介质层的材料可采用二氧化硅、氮化硅、或聚合物。此外，所述第二介质层与所述导电材料之间还可以形成扩散阻挡层，所述扩散阻挡层的材料例如为钽、氮化钽/钽、氮化钛等。
在第一晶圆100中形成仅贯穿半导体衬底的沟槽101之后且曝露所述第一金属互连结构110之前，通过光刻工艺定义出通孔102的位置，防止刻蚀过程中析出的所述第一金属互连结构110中的金属离子对光刻设备的污染；形成通孔102时，在所述第二晶圆200内形成第四开口，所述第四开口的深度未达到所述第二金属互连结构210，通过继续刻蚀所述沟槽101曝露所述第一金属互连结构110的同时，刻蚀所述第二晶圆200曝露所述第二金属互连结构210的局部，防止过度刻蚀造成所述第二晶圆200内的半导体元件(未图示)的损伤。
(第二实施例)
参考附图13A所示，提供第一晶圆300，在本实施例中，所述第一晶圆300 包括衬底300a，所述衬底为硅衬底，在其他实施例中，所述衬底300a还可以为锗硅衬底或绝缘体上硅衬底或者是生长有外延层的硅衬底等。所述第一晶圆 300的衬底300a内可形成有一个以上的半导体器件，例如图像传感器，复位晶体管和处理电路等，且在衬底300a的第二面形成金属连线层300b，所述金属连线层300b内形成有互连结构。为了描述方便，本申请实施例的附图仅示出金属互连结构310，对此本发明不做其它限制。
参考附图13B所示，提供第二晶圆400，在本实施例中，所述第二晶圆400 包括衬底400a，所述衬底为硅衬底，在其他实施例中，所述衬底还可以为锗硅衬底或绝缘体上硅衬底或者是生长有外延层的硅衬底等。
所述第二晶圆400为逻辑晶圆，所述第二晶圆400的衬底内形成有逻辑电路(未图示)，且在衬底上形成第二金属互连结构410，所述逻辑电路例如图像信号处理电路，主要用于对图像传感器的输出信号进行处理。所述第二金属互连结构410用于电连接所述第二晶圆中形成的图像信号处理电路以及其它可能形成的晶体管或者有源器件，为了描述方便，本申请实施例的附图仅示意性的表示出所述第二金属互连结构410，不对其连接关系以及具体结构做进一步限制。
参考附图14所示，所述第二晶圆400的第一面与所述第一晶圆300的第二面键合。
本申请的实施例中，所述图像传感器形成于所述第一晶圆300的第一面，所述第一晶圆300的第二面为所述第一晶圆300的键合面。
本申请的实施例中，所述第一晶圆300与所述第二晶圆400的键合可采用已知的晶圆级键合技术，在此不做限制。
参考附图15所示，在所述第一晶圆300的第一面形成第一掩膜层320，在所述第一掩膜层320上形成第二掩膜层330，所述第二掩膜层330具有第二开口，沿所述第二开口刻蚀所述第一掩膜层320形成第一开口，所述第一开口定义沟槽的位置。
本申请的实施例中，所述第一掩膜层320例如为二氧化硅、氮化硅、或二氧化硅和氮化硅的复合结构，形成所述第一掩膜层320的方法例如为化学气相沉积法；所述第二掩膜层330例如为光刻胶层，形成所述第二掩膜层330 的方法例如为旋涂法。形成第二开口的方法例如为光刻法，形成第一开口的方法例如为干法刻蚀或者湿法刻蚀。
参考附图16所示，沿所述第一开口刻蚀所述半导体衬底300a形成沟槽 301，所述沟槽301贯穿所述半导体衬底300a；去除所述第二掩膜层330；在所述第一晶圆300的第一面即所述第一掩膜层320上及所述沟槽301表面形成第一介质层340。
本申请的实施例中，刻蚀所述半导体衬底300a形成沟槽301的方法例如为干法刻蚀，去除所述第二掩膜层330的方法例如为灰化法。
参考附图17所示，在所述第一介质层340表面形成第三掩膜层350，所述第三掩膜层350具有第三开口，沿所述第三开口刻蚀金属连线层300b及第二晶圆400形成第四开口，所述第四开口未到达第二金属互连结构410。
本申请的实施例中，所述第三掩膜层350例如由光刻胶形成，形成所述第三掩膜层350的方法例如为旋涂法，形成第三开口的方法例如为光刻法，刻蚀所述金属连线层300b及第二晶圆400形成第四开口的方法例如为等离子刻蚀或者湿法刻蚀。
参考图17A至17C所示，所述第一晶圆300的第二面与所述第二晶圆400 的第一面键合时，例如形成氧化硅/氮化硅/氧化硅(ONO)的复合介质层结构，形成第四开口时，各材料之间的刻蚀速度比需要满足一定的条件。
具体地，所述第四开口的深度未达到氮化硅层，仅刻蚀至所述第一晶圆内的氧化硅层时，可以将氧化硅与氮化硅的刻蚀速度比设为1∶1；所述第四开口的深度达到氮化硅层且未达到第二晶圆内的氧化硅层时，可以将氧化硅与氮化硅的刻蚀速度比设为5∶1；所述第四开口深度达到第二晶圆内的氧化硅层时，可以将氧化硅与氮化硅的刻蚀速度比设为1∶1。
通过设定氧化硅与氮化硅的刻蚀速度比，可以控制第四开口的深度，防止过度刻蚀对所述第二金属互连结构410下的半导体元件(未图示)造成损伤。
参考附图18所示，去除所述第三掩膜层350；在所述第一晶圆300的第一面即所述第一介质层340上形成抗反射层360，所述抗反射层360填满所述沟槽301及所述第四开口。
本申请的实施例中，去除所述第三掩膜层350的方法例如为灰化法，所述抗反射层例如为具有抗反射功能的光刻胶，形成所述抗反射层360的方法例如为旋涂法。
参考附图19所示，刻蚀去除所述沟槽301内的所述抗反射层360以及所述第四开口内的部分抗反射层360，暴露所述第一金属互连结构310的局部。
本申请的实施例中，刻蚀所述抗反射层360的方法例如为等离子刻蚀法，曝露所述第一金属互连结构310的同时，第一晶圆300表面的抗反射层360也被刻蚀。
参考附图20所示，去除所述抗反射层360；沿所述第四开口继续刻蚀，暴露所述第二金属互连结构410的局部，形成通孔302。
本申请的实施例中，去除所述抗反射层360的方法例如为灰化法，曝露所述第二金属互连结构的方法为等离子刻蚀，而且进行过度刻蚀去除第一介质层340及所述第一掩膜层320的一部分。因此，所述第一掩膜层320的厚度达到一特定值，以防止所述半导体衬底300a受损。作为一实例，所述第一掩膜层320的厚度为1～2μm。
参考附图21所示，在所述通孔302内填充导电材料形成通孔连接结构。
本申请的实施例中，所述导电材料为铜或钨，其中，金属铜作为标准CMOS 制程中内层互连引线的材料之一，具有出色的抗电迁移特性，是金属接合的首选。
本申请的实施例中，所述通孔连接结构的通孔302内壁与所述导电材料之间还可以形成有第二介质层，所述第二介质层的材料可采用二氧化硅、氮化硅、或聚合物。此外，所述第二介质层与所述导电材料之间还可以形成扩散阻挡层，所述扩散阻挡层的材料例如为钽、氮化钽/钽、氮化钛等。
在第一晶圆300中形成仅贯穿半导体衬底的沟槽301之后且曝露所述第一金属互连结构310之前，通过光刻工艺定义出通孔302的位置，防止刻蚀过程中析出的所述第一金属互连结构310中的金属离子对光刻设备的污染；形成通孔302时，在所述第二晶圆400内形成第四开口，所述第四开口的深度未达到所述第二金属互连结构410，在所述沟槽301及所述第四开口内填满抗反射层 360，通过刻蚀所述抗反射层360曝露所述第一金属互连结构310，去除所述抗反射层360之后，继续刻蚀所述第二晶圆400曝露所述第二金属互连结构410 的局部，可以防止过度刻蚀造成所述第二晶圆400内的半导体元件(未图示) 的损伤。
参考附图22所示，本申请实施例还提供一种堆叠式图像传感器，包括：第一晶圆1000，形成有半导体衬底1000a及金属连线层1000b，所述金属连线层 1000b包括第一金属互连结构1100；第二晶圆2000，所述第二晶圆2000的第一面与所述第一晶圆1000的第二面键合，且所述第二晶圆2000形成有第二金属互连结构2100；及通孔连接结构，所述通孔连接结构电连接所述第一金属互连结构1100及所述第二金属互连结构2100。
本申请的实施例中，所述通孔连接结构包括通孔1002和填充于所述通孔 1002内的导电材料，所述通孔1002的一端到达所述第一晶圆1000的第一表面，另一端到达所述第二金属互连结构2100。
本申请的实施例中，所述导电材料为铜或钨，其中，金属铜作为标准CMOS 制程中内层互连引线的材料之一，具有出色的抗电迁移特性，是金属接合的首选。
本申请的实施例中，所述通孔连接结构的通孔1002内壁与所述导电材料之间还可以形成有第二介质层，所述第二介质层的材料可采用二氧化硅、氮化硅、或聚合物。此外，所述第二介质层与所述导电材料之间还可以形成扩散阻挡层，所述扩散阻挡层的材料例如为钽、氮化钽/钽、氮化钛等。
综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”和/或“包括着”，在此使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标志符在整个说明书中表示相同的元件。
此外，通过参考作为理想化的示例性图示的截面图示和/或平面图示来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (10)
1.一种堆叠式图像传感器的形成方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆形成有半导体衬底及第一金属连线层，所述第一金属连线层包括第一金属互连结构；
提供第二晶圆，所述第二晶圆的第一面与所述第一晶圆的第二面键合，所述第二晶圆中形成有第二金属互连结构；
刻蚀所述半导体衬底形成沟槽，所述沟槽贯穿所述半导体衬底；
在所述第一晶圆的第一面上及所述沟槽表面形成第一介质层；
从所述沟槽底部刻蚀所述第一金属连线层及所述第二晶圆形成通孔，所述通孔暴露所述第一金属互连结构的局部及所述第二金属互连结构的局部。
2.如权利要求1所述的堆叠式图像传感器的形成方法，其特征在于，
形成所述通孔的方法包括：
在所述第一介质层表面形成第三掩膜层，所述第三掩膜层具有第三开口，所述第三开口定义所述通孔的位置；
沿所述第三开口刻蚀所述第一连线层及所述第二晶圆至一定深度，形成第四开口，所述第四开口的深度未达到第二金属互连结构；
去除所述第三掩膜层；
沿所述沟槽及所述第四开口继续刻蚀，暴露所述第一金属互连结构的局部及所述第二金属互连结构的局部，形成所述通孔。
3.如权利要求2所述的堆叠式图像传感器的形成方法，其特征在于，
所述第一晶圆的第一表面还包括位于半导体衬底表面的第一掩膜层，沿所述沟槽及所述第四开口继续刻蚀形成通孔的同时，刻蚀去除所述第一晶圆表面的所述第一介质层及所述第一掩膜层的一部分。
4.如权利要求1所述的堆叠式图像传感器的形成方法，其特征在于，
形成所述通孔的步骤包括：
在所述第一介质层表面形成第三掩膜层，所述第三掩膜层具有第三开口，所述第三开口定义所述通孔的位置；
沿所述第三开口刻蚀所述第一连线层及所述第二晶圆至一定深度，形成第四开口，所述第四开口的深度未达到第二金属互连结构；
去除所述第三掩膜层；
在所述第一晶圆的第一面形成抗反射层，所述抗反射层填满所述沟槽及所述第四开口；
刻蚀去除所述沟槽内的所述抗反射层以及所述第四开口内的部分抗反射层，暴露所述第一金属互连结构的局部；
去除所述抗反射层；
沿所述第四开口继续刻蚀，暴露所述第二金属互连结构的局部，形成所述通孔。
5.如权利要求4所述的堆叠式图像传感器的形成方法，其特征在于，
刻蚀所述抗反射层的方法为等离子刻蚀。
6.如权利要求4所述的堆叠式图像传感器的形成方法，其特征在于，所述第一晶圆的第一表面还包括位于半导体衬底表面的第一掩膜层，沿第四开口继续刻蚀形成通孔的同时，刻蚀去除第一晶圆表面的所述第一介质层及所述第一掩膜层的一部分。
7.如权利要求1所述的堆叠式图像传感器的形成方法，其特征在于，
曝露所述第二金属互连结构的局部之后还包括：
在所述沟槽和所述通孔内填充导电材料形成通孔连接结构。
8.如权利要求7所述的堆叠式图像传感器的形成方法，其特征在于，
所述通孔连接结构内填充的导电材料为铜或钨。
9.如权利要求1所述的堆叠式图像传感器的形成方法，其特征在于，
形成所述沟槽的方法包括：
在所述第一晶圆的第一面形成第一掩膜层，在所述第一掩膜层上形成第二掩膜层，所述第二掩膜层具有第二开口；
沿所述第二开口刻蚀所述第一掩膜层形成第一开口，所述第一开口定义所述沟槽的位置；
沿所述第一开口刻蚀所述半导体衬底。
10.如权利要求9所述的堆叠式图像传感器的形成方法，其特征在于，
所述第一掩膜层为二氧化硅、氮化硅、或者二氧化硅及氮化硅的复合结构，所述第二掩膜层由光刻胶形成。
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| CN103972257A (zh) * | 2014-05-29 | 2014-08-06 | 豪威科技(上海)有限公司 | 一种堆栈式图像传感器制备方法 |
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