KR20150066592A - 희생 플러그들을 갖는 기판 관통 비아들을 형성하는 것과 관련된 디바이스들, 시스템들, 및 방법들 - Google Patents

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Abstract

반도체 디바이스들을 제조하는 방법들이 본 명세서에 개시된다. 특정 실시예에 따라 구성되는 방법은 하나 이상의 개구부들을 반도체 디바이스의 전면측에 형성하는 단계 및 개구부들을 부분적으로 충전하는 희생 플러그들을 개구부들에 형성하는 단계를 포함한다. 방법은 부분적으로 충전된 개구부들을 전도성 물질로 더 충전하는 단계를 더 포함하며, 개별 희생 플러그들은 일반적으로 전도성 물질과 반도체 디바이스의 기판 사이에 있다. 희생 플러그들은 반도체 디바이스의 후면측에서 노출된다. 접촉 영역들은 희생 플러그들을 제거함으로써 후면측에서 형성될 수 있다.

Description

희생 플러그들을 갖는 기판 관통 비아들을 형성하는 것과 관련된 디바이스들, 시스템들, 및 방법들{DEVICES, SYSTEMS, AND METHODS RELATED TO FORMING THROUGH-SUBSTRATE VIAS WITH SACRIFICIAL PLUGS}
본 기술은 반도체 디바이스들의 기판들을 통해 연장되는 기판 관통 비아들을 형성하는 것과 관련된다. 특히, 본 기술의 일부 실시예들은 실리콘 관통 비아들(TSVs; through-silicon vias)을 형성하는 것에 관한 것이다.
반도체 디바이스들을 형성하는 것은 전형적으로 반도체 기판 또는 어셈블리에 물질을 추가, 제거, 및/또는 변경하는 것에 각각 관련되는, 일련의 처리 단계들이 수행되게 하는 것을 포함한다. 점증적으로, 이러한 처리 단계들은 전기 구성요소들, 예를 들어 트랜지스터들, 커패시터들, 및 다이오드들을 정확히 그리고 매우 높은 밀도들로 형성할 수 있다. 전기 구성요소들 사이의 전기적 연결들의 망들은 복잡할 수 있고, 최신 반도체 디바이스들에서, 전형적으로 다수의 층들 위에 연장된다. 한 층으로부터 다른 층으로의 연결들은 비아들에 의해 형성될 수 있으며, 이는 원하는 패턴들로 기판을 통하는 구멍들을 에칭함으로써 선택적으로 형성된다. 기판 관통 비아들은 반도체 디바이스 또는 기판의 전부를 통해 연장되고 반도체 디바이스의 대향 측면들에서 접촉들 또는 다른 특징들을 전기적으로 결합한다. 종래에, 다단계 공정은 기판 관통 비아들을 형성하기 위해 사용되며, 이는 비아들을 반도체 디바이스의 전면측을 통해 형성하는 것 및 비아들이 후면측을 통해 노출될 때까지 후면측을 백그라인딩하거나 박형화하는 것을 포함한다.
본 기술의 많은 양태들이 다음 도면들을 참조하여 더 잘 이해될 수 있다. 도면들에서의 구성요소들은 반드시 일정 척도로 되어 있는 것은 아니다. 대신에, 본 기술의 원리들을 명확하게 예시하는 것이 강조된다.
도 1-14는 본 기술의 일 실시예에 따른 전도성 구조들을 제조하는 방법의 선택된 단계들에서 반도체 디바이스를 예시하는 부분 개략 단면도들이다.
도 15-19는 본 기술의 일 실시예에 따른 전도성 구조들을 제조하는 방법의 선택된 단계들에서 반도체 디바이스를 예시하는 부분 개략 단면도들이다.
도 20a 및 20b는 도 1-19에 도시된 방법들에 의해 제조되는 반도체 디바이스들을 예시하는 부분 개략 단면도이다.
도 21은 본 기술의 일 실시예에 따른 반도체 디바이스를 포함하는 시스템을 예시하는 블록도이다.
반도체 디바이스들을 제조하는 방법의 수개의 실시예들에 대한 구체적 상세들이, 관련 방법들, 디바이스들, 및 시스템들과 함께 본 명세서에 설명된다. "반도체 디바이스"라는 용어는 일반적으로 반도체 물질을 포함하는 고상 디바이스(solid-state device)를 언급한다. 반도체 디바이스의 예들은 다른 것들 중에서도, 로직 디바이스들, 메모리 디바이스들, 및 다이오드들을 포함한다. 더욱이, "반도체 디바이스"라는 용어는 완성 디바이스를, 또는, 완성 디바이스가 되기 전 다양한 공정 단계들의 어셈블리 또는 다른 구조를 언급할 수 있다. 사용되는 맥락에 따라, "기판"이라는 용어는 웨이퍼 레벨 기판을, 또는 싱귤레이션된, 다이 레벨 기판을 언급할 수 있다. 당해 기술에서 통상의 기술자는 본 명세서에 설명되는 방법들의 적절한 단계들이 웨이퍼 레벨에서 또는 다이 레벨에서 수행될 수 있는 것을 인식할 것이다. 더욱이, 맥락이 달리 지시하지 않으면, 본 명세서에 개시되는 구조들은 종래의 반도체 제조 기술을 사용하여 형성될 수 있다. 물질들은 예를 들어 화학 기상 증착, 물리 기상 증착, 원자 층 증착, 스핀 코팅, 및/또는 다른 적절한 기술들을 사용하여, 증착될 수 있다. 유사하게, 물질들은 예를 들어 플라즈마 에칭, 습식 에칭, 화학 기계적 평탄화, 또는 다른 적절한 기술들을 사용하여 제거될 수 있다.
본 기술의 많은 실시예들은 완성될 때 기판을 통해 완전히 연장되는 전기 전도성 플러그들 또는 커넥터들과 같은, 기판 관통 비아들(예를 들어, 실리콘 관통 비아들)의 맥락에서 후술된다. 당해 기술에서 통상의 기술자는 또한 본 기술이 웨이퍼 내의 다른 전기 커넥터들을 포함하는 실시예들과 같은, 추가 실시예들을 가질 수 있고, 본 기술이 도 1-19를 참조하여 본 명세서에 설명된 실시예들의 수개의 상세들 없이 실시될 수 있는 것을 이해할 것이다. 참조의 용이성을 위해, 이러한 개시에 걸쳐, 비슷한 또는 유사한 구성요소들 또는 특징들을 식별하기 위해 동일한 참조 부호들이 사용되지만, 동일한 참조 부호의 사용은 부분들이 동일한 것으로 해석되어야 하는 것을 암시하지 않는다. 실제로, 본 명세서에 설명되는 많은 예들에서, 동일한 부호의 부분들의 구조 및/또는 기능이 개별적이다. 더욱이, 동일한 음영은 조성적으로 유사할 수 있는 물질들을 단면으로 표시하는데 사용될 수 있지만, 동일 음영의 사용은 물질들이 동일한 것으로 해석되어야 하는 것을 암시하지 않는다.
기판 관통 비아들은 구멍들을 기판에 형성하고, 구멍들을 전도성 물질로 충전하고, 그 다음에 전도성 물질을 기판의 후면측을 통해 노출하기 위해 기판을 후면측에서 박형화함으로써 제조된다. 구멍들을 형성하는 공정은 포토리소그래픽 공정 후에 하나 이상의 습식 및/또는 건식 화학적 에치 공정들을 포함할 수 있다. 전형적으로 이러한 공정은 웨이퍼 또는 다이에 걸쳐 구멍 깊이의 임의의 양의 변화를 생성한다. 예를 들어, 변화는 대략 2천 옹스트롬 이상일 수 있다. 박형화 공정은 일반적으로 이러한 변화들을 수용하기 위해 설계된다. 예를 들어, 백그라인딩 공정은 기판 관통 비아들의 전부가 기판을 통해 완전히 연장되는 것을 보장하기 위해 추가 시간 동안 수행될 수 있다. 그러나, 기판 관통 비아들이 전형적으로 연질 금속으로 구성되기 때문에, 이것은 기판에 걸쳐 금속의 스미어링(smearing)을 야기할 수 있다. 이렇게 스미어링된 금속은 이를테면 전기적 단락들을 생성함으로써, 디바이스 성능에 악영향을 줄 수 있다. 구리는 예를 들어 매우 유동적이고, 기판에 걸쳐 스미어링되는 구리는 트랜지스터 레벨로 확산할 수 있다. 게다가, 백그라인딩 및 다른 박형화 공정들은 또한 임의의 양의 변화를 갖는다. 이것은 기판 관통 비아들의 모두가 기판의 후면측을 통해 노출되는 것을 보장하는데 요구되는 시간의 양에 더 기여한다.
본 기술의 실시예들에 따른 방법들은 희생 플러그를 기판 관통 비아의 초기 개구부에 형성하는 단계를 포함할 수 있다. 희생 플러그는 예를 들어 전도성 물질과 초기 개구부의 하단 사이에 위치되는 폴리실리콘 플러그를 포함할 수 있다. 이러한 희생 플러그는 웨이퍼 박형화와 같은, 에칭 또는 다른 제조 공정들에서 임의의 변화를 보상하는 높이를 가질 수 있다. 희생 플러그는 백그라인딩 또는 다른 박형화 공정 동안 기판 관통 비아를 보호할 수도 있다. 희생 플러그는 기판의 후면측에서 스미어링되는 금속과 연관된 수개의 문제들을 제거하는 것을 예상된다. 이것은 차례로 수율뿐만 아니라 디바이스 성능을 개선할 수 있다. 게다가, 희생 플러그는 구조를 기판의 후면측에 형성하는, 개구부 또는 보이드(void)와 같은, 접촉 영역을 정의하기 위해 제거될 수 있다. 예를 들어, 후면측은 보이드를 통해 전도성 물질과 전기적으로 결합되는 전도성 필라 또는 스탠드 오프 구조(예를 들어, 금속 구조)를 형성하기 위해 패턴화될 수 있다. 그러한 구조는 디바이스의 후면측에서 기판 표면을 넘어 연장될 수 있다. 다른 예에서, 후면측은 보이드를 통해 전도성 물질과 전기적으로 결합되는 다마신 구조(damascene structure)를 포함할 수 있다.
도 1-14는 본 기술의 일 실시예에 따른 기판 관통 비아들 또는 다른 커넥터들을 제조하는 방법에서 반도체 디바이스(100)의 일부를 예시하는 부분 개략 단면도들이다. 도 1-8은 기판 관통 비아들 또는 다른 커넥터들의 전면측 부분을 형성하는 다양한 단계들에서 반도체 디바이스(100)를 예시한다. 도 1에 도시된 바와 같이, 반도체 디바이스(100)는 기판(102), 전기 구성요소(104)(개략적으로 도시됨), 및 유전체 영역(108)을 통해 전기 구성요소(104)로부터 연장되는 전극(106)을 포함할 수 있다. 전기 구성요소(104)는 기판(102) 내에 및/또는 상에 형성되는 트랜지스터(예를 들어, 바이폴라 또는 전계 효과 트랜지스터), 다이오드, 커패시터, 또는 다른 적절한 고상 구성요소일 수 있다. 일부 실시예들에서, 전극(106)은 게이트 전극일 수 있고 반도체 디바이스(100)는 소스 전극(도시되지 않음) 및 드레인 전극(도시되지 않음)을 더 포함할 수 있다. 전극(106)에 대한 적절한 물질들은 다른 것들 중에서, 텅스텐을 포함한다. 일부 실시예들에서, 전극(106)은 금속 본드 패드들, 트레이스들, 및 비아들의 스택과 같은, 전도성 물질들의 스택을 포함할 수 있다. 유사하게, 유전체 영역(108)은 산화 실리콘 물질들 또는 다른 적절한 유전체 물질들과 같은, 유전체 물질들의 스택을 포함할 수 있다. 예시된 실시예에서, 마스크 물질(107)은 후속 처리 동안 반도체 디바이스(100)의 전극(106) 및 다른 특징들을 보호하기 위해 전극(106) 및 유전체 영역(108)을 커버한다. 마스크 물질(107)의 실시예들은 탄화 실리콘 하드 마스크 또는 다른 적절한 마스크 물질들을 포함할 수 있다.
도 2에 도시된 바와 같이, 개구부(110)는 반도체 디바이스(100)의 전면측(109)을 통해 형성될 수 있다. 개구부(110)는 마스크 물질(107) 및 유전체 영역(108)을 통해 그리고 기판(102)으로 연장된다. 복수의 개구부들(110)은 예를 들어 포토리소그래픽 및 에칭 공정들을 사용하여 기판(102)에 걸쳐 형성될 수 있다. 도시된 바와 같이, 포토리소그래픽 및 에칭 공정들은 기판(102) 내이지만, 그것을 완전히 통과하지 않는 깊이로 연장되는 측벽을 정의한다. 이러한 공정들은 또한 개구부(110)가 "블라인드되도록"(예를 들어, 기판(102)의 후면측에서 개방되지 않도록) 기판(102)의 개구부(110)에 하단 표면(112)을 정의한다. 일부 실시예들에서, 개구부(110)는 상이한 타입들의 유전체, 반도체, 또는 다른 물질들을 통한 에칭을 위해 설계되는 제 1 에치 공정 및 제 2 에치 공정에 의해서와 같이, 하나보다 더 많은 공정에 의해 형성될 수 있다. 예시의 단순화를 위해, 하나의 개구부(110)만이 도면들에 도시되지만, 반도체 디바이스(100)는 복수의 개구부들을 포함할 수 있다.
도 3은 유전체 라이너(114)가 개구부(110) 내에 그리고 마스크 물질(107) 상에 형성된 후의 반도체 디바이스(100)를 도시한다. 유전체 라이너(114)는 인근 구조들로부터 개구부(110)에 형성될 전도성 구조(도 2에 도시되지 않음)를 전기적으로 분리하기 위해 대략 0.05 미크론에서 대략 1.5 미크론까지 또는 대략 0.1 미크론에서 대략 0.4 미크론까지일 수 있다. 유전체 라이너(114)에 대한 적절한 물질들은 다른 것들 중에서, 이산화 실리콘을 포함한다. 도시된 바와 같이, 유전체 라이너(114)가 증착되거나 성장될 수 있다. 유전체 라이너(114)는 유전체 라이너(144)가 개구부(110) 내의 측벽들 및 하단 표면(112)을 커버하지만 개구부(110) 외부의 마스크 물질(107)을 커버하지 않거나 개구부(110)의 내부(도 3에 도시되지 않음)에 비해 개구부(110)의 외부에서 더 얇도록 스페이서 에치를 사용하여 에칭될 수도 있다.
도 4는 희생 물질(115)이 개구부(110) 내에 그리고 개구부(110) 외부의 마스크 물질(107) 상에 증착된 후의 반도체 디바이스(100)를 도시한다. 일 실시예에서, 희생 물질(115)은 폴리실리콘일 수 있다. 예를 들어, 저압 화학 기상 증착(LPCVD; low-pressure chemical-vapor deposition) 공정은 폴리실리콘을 개구부(110) 내에 그리고 개구부(110) 외부의 마스크 물질(107) 상에 형성할 수 있다. 다른 실시예들에서, 희생 물질(107)은 질화 실리콘 또는 산화 실리콘과 같은, 다른 적절한 물질들을 포함할 수 있다.
도 5는 개구부(110)를 부분적으로 충전하는 하단 표면(112) 상에 희생 플러그(116)를 포함하는 반도체 디바이스(100)를 도시한다. 개구부(110) 외부의 잉여 희생 물질은 에칭 공정으로 제거될 수 있다. 잉여 희생 물질은 개구부(110)로부터 제거될 수도 있다. 위에서 논의된 바와 같이, 희생 플러그(116)는 백그라인딩 공정 또는 다른 적절한 박형화 공정과 같은, 박형화 공정 동안 개구부(110)에 형성된 전도성 구조를 보호하거나 마스킹하도록 구성될 수 있다. 희생 플러그(116)의 높이(t1)는 개구부들을 웨이퍼 또는 다이에 형성할 때 웨이퍼 또는 다이에 걸쳐 발생하는 깊이 변화, 예를 들어 에치 공정 동안 발생하는 변화의 양에 기초하여 선택될 수 있다. 추가적으로 또는 대안적으로, 높이(t1)는 박형화 공정에서 발생하는 표면 높이 변화의 양에 기초하여 선택될 수 있다. 도시된 바와 같이, 박형화 공정 또는 다른 에칭 공정은 마스크 물질(107)로부터 유전체 라이너를 제거했다.
도 6은 개구부(110)를 전도성 물질(120)로 충전하거나, 적어도 부분적으로 충전한 후의 반도체 디바이스(100)를 도시한다. 일 실시예에서, 제 1 배리어/시드 물질(118)은 전도성 물질(120)의 형성을 시드(seed)하고 전도성 물질(120)의 확산을 기판(102)을 통해 감소시키기 위해 유전체 라이너(114) 상에 형성될 수 있다. 일부 실시예들에서, 제 1 배리어/시드 물질(118)는 전도성 구조, 예를 들어 전도성 구조가 도금보다는 오히려 화상 기상 증착을 사용하여 형성되면 전도성 구조의 형성을 시드하지 않는 배리어 물질을 가질 수 있다. 배리어 물질은 예를 들어 탄탈, 질화 탄탈, 또는 다른 적절한 물질을 포함할 수 있다. 제 1 배리어/시드 물질(118)은 전도성 물질, 예를 들어 구리 또는 구리 합금에 의해 정의되는 시드 물질을 포함할 수도 있다. 일부 실시예들에서, 제 1 배리어/시드 물질(118)은 벌크 전도성 물질의 확산 및 시드 형성을 제한하는 단일 물질만을 가질 수 있다. 다른 실시예들에서, 제 1 배리어/시드 물질(118)이 생략될 수 있다. 도시된 바와 같이, 제 1 전도성 물질(120)은 제 1 배리어/시드 물질(118) 상에 증착된다. 제 1 전도성 물질(120)은 금속, 예를 들어 구리, 구리 합금, 또는 다른 적절한 물질일 수 있다.
도 7은 물질이 반도체 디바이스(100)의 제 1 후면측 레벨(122a)로부터 제거된 후의 반도체 디바이스(100)를 도시한다. 특히, 제거 공정은 기판 물질의 전부가 제 1 후면측 레벨(122a)과 희생 플러그(116) 사이로부터 제거되기 전에 제거 공정을 정지시킴으로써 기판(102)을 제 1 후면측 레벨(122a)로부터 제 2 후면측 레벨(122b)까지 박형화했다. 기판(102)은 백그라인딩, 에칭, 화학 기계적 평탄화(CMP; chemical-mechanical planarization) 및/또는 다른 적절한 제거 방법들에 의해 박형화될 수 있다. 일부 실시예들에서, 박형화 공정은 엔드포인트 검출과 같은, 박형화 공정이 정지되어야 하는 경우를 검출하기 위해 희생 플러그(116)를 사용할 수 있다. 그러한 실시예들에서, 웨이퍼 또는 다이 상의 희생 플러그들의 일부는 기판을 통해 노출될 수 있는 반면 다른 것들은 노출되지 않을 수 있다. 다른 실시예들에서, 박형화 공정은 웨이퍼 또는 다이에 걸친 희생 플러그들의 소수가 기판(102)을 통해 노출되거나 어느 희생 플러그들도 노출되지 않도록 설계된 시간 공정일 수 있다.
도 8은 희생 플러그(116)가 제 3 후면측 레벨(122c)을 넘어 돌출하도록 추가 물질이 기판(102)의 제 2 후면측 레벨(122b)로부터 제 3 후면측 레벨(122c)로 제거된 후의 반도체 디바이스(100)를 도시한다. 도시된 바와 같이, 희생 플러그(116) 상의 유전체 라이너(114)의 일부가 노출된다. 다른 실시예들에서, 유전체 라이너(114)가 제거되거나, 적어도 부분적으로 제거될 수 있다. 일반적으로, 하나 이상의 습식 및/또는 건식 화학적 에칭 공정들은 기판(102)의 물질을 더 제거하고 제 3 후면측 레벨(122c)에 도달하기 위해 사용될 수 있다. 예를 들어, 그러한 에칭 공정들은 유전체 라이너(114)의 물질에 걸친 기판(102)에 대해 선택적일 수 있다. 일부 실시예들에서, CMP 공정은 기판(102) 및/또는 유전체 라이너(114)로부터 물질을 제거할 수 있다. 다른 실시예들에서, 에치 또는 박형화 공정은 단일 공정으로 발생한다. 예를 들어, 단일 공정은 기판(102)을 제 2 후면측 레벨(122b)(도 5)로 박형화하는 공정을 물질을 제 3 후면측 레벨(122c)로 더 제거하는 공정과 결합할 수 있다.
도 9-14는 후면측 전기 컨택트를 형성하는 기판 관통 비아들 또는 다른 커넥터들의 후면측 부분을 형성하는 다양한 단계들에서의 반도체 디바이스(100)를 예시한다. 이러한 예에서, 필라 또는 스탠드 오프 구조는 반도체 디바이스(100)의 제 3 후면측 레벨(122c)에 형성된다. 도 9는 패시베이션 물질(124)이 희생 플러그(116), 유전체 라이너(114), 및 기판(102)의 제 3 후면측 레벨(122c) 상에 증착된(제 1 및 제 2 패시베이션 물질들(124a 및 124b)로 도 9에 개별적으로 식별된) 후의 반도체 디바이스(100)를 도시한다. 패시베이션 물질(124)은 LPCVD 공정과 같은, 저온 패시베이션 공정으로 증착될 수 있다. 일 실시예에서, 제 1 패시베이션 물질(124a)은 산화 실리콘 필름이고 제 2 패시베이션 물질(124b)은 질화 실리콘 필름이다. 다른 실시예들에서, 다른 적절한 물질들은 폴리실리콘을 포함하는, 패시베이션 물질을 형성할 수 있다. 또한, 일부 실시예들에서, 패시베이션 물질(124)은 물질의 단일 필름을 포함할 수 있다. 예시된 바와 같이, 패시베이션 물질(124)은 기판(102)의 표면 및 희생 플러그(116)에 의해 정의되는 표면에 따른다. 희생 플러그(116)를 커버하는 패시베이션 물질(124)의 일부는 평탄화될 수 있는 지형 특징 또는 돌출부(125)를 형성한다.
도 10은 지형 특징(125)(도 7)을 포함하는, 패시베이션 물질(124)이 CMP, 백그라인딩, 플라이 컷(fly-cut), 또는 다른 적절한 공정에 의해 평탄화된 후의 반도체 디바이스(100)를 도시한다. 평탄화는 희생 플러그(116)를 기판(102) 및 패시베이션 물질(124)을 통해 노출시킨다. 이러한 실시예에서, 유전체 라이너(114)의 일부는 또한 희생 플러그(116)로부터 제거된다. 다른 예시되지 않은 실시예들에서, 유전체 라이너(114), 또는 유전체 라이너(114)의 적어도 일부는 평탄화 후에 희생 플러그(116) 상에 잔존할 수 있다.
도 11은 희생 플러그(116)(도 8)가 반도체 디바이스(100)로부터 제거된 후의 반도체 디바이스(100)를 도시한다. 희생 플러그의 제거는 제 1 전도성 물질(120) 및 제 1 배리어/시드 물질(118)을 기판(102)을 통해 노출시키는 보이드 또는 개구부(126)를 제공한다. 아래에 설명되는 바와 같이, 보이드(126)는 제 1 전도성 물질(120)과의 전기적 결합을 위한 접촉 영역을 제공한다. 하나 이상의 습식 및/또는 건식 화학적 에치들은 보이드(126)를 형성하기 위해 물질을 제거할 수 있다. 일 실시예에서, 에치는 패시베이션 물질(124) 및 유전체 라이너(114)에 걸친 희생 플러그(116)의 물질에 대해 선택적일 수 있다. 다른 실시예에서, 포토리소그래픽 마스크 등은 에치(도시되지 않음) 동안 패시베이션 물질(124)을 커버할 수 있다. 일반적으로, 적절한 에치 공정은 제 1 전도성 물질(120)을 보이드(126)에서 실질적으로 저하시키거나 산화시키는 것 없이 희생 플러그(116)를 제거할 수 있다. 일부 실시예들에서, 에치 또는 세정 공정은 희생 플러그가 제거된 후 임의의 자연 산화물 또는 다른 물질을 제거하기 위해 보이드(126)에서 제 1 전도성 물질(120)의 표면에 적용될 수 있다. 예를 들어, 그러한 공정은 보이드(126)에 위치되는 제 1 배리어/시드 물질(118)의 일부를 제거할 수 있다.
도 12는 제 2 배리어/시드 물질(128)이 패시베이션 물질(124) 및 보이드(126) 내의 제 1 배리어/시드 물질(118) 상에 증착된 후의 반도체 디바이스(100)를 도시한다. 일부 실시예들에서, 제 2 배리어/시드 물질(128)은 제 1 배리어/시드 물질(118)과 유사한 물질을 포함한다. 다른 실시예들에서, 제 2 배리어/시드 물질(128)은 상이한 물질을 포함하고/하거나 제 1 배리어/시드 물질(118)과 상이한 공정에 의해 증착된다. 또한, 일부 실시예들에서, 제 2 배리어/시드 물질(128)은 반도체 디바이스(100)로부터 생략될 수 있다.
도 13은 포토레지스트 마스크(132)를 패시베이션 물질(124) 상에 형성한 후의 반도체 디바이스(100)를 도시한다. 포토레지스트 마스크(132)는 보이드(126)와 정렬되는 개구부(134)를 갖는 패턴을 정의하고, 개구부(134)는 보이드(126) 외부의 부분들(136a 및 136b)을 포함한다. 개구부(134)는 개구부(134) 및 보이드(126)에 형성되는 전도성 구조(도시되지 않음)의 형상의 일부를 정의한다.
도 14는 에치 또는 다른 적절한 공정에 의해서와 같이, 마스크 물질(107)(도 13)을 제거하고 전도성 구조(138), 예를 들어 필라 또는 스탠드 오프 구조를 형성한 후의 반도체 디바이스(100)를 도시한다. 전도성 구조(138)는 제 2 전도성 물질(140)을 포함하며, 이는 금속, 예를 들어 구리, 구리 합금, 또는 제 1 전도성 물질(120)과 동일 또는 상이한 물질일 수 있는 다른 적절한 물질을 포함할 수 있다. 전기도금 공정은 제 2 전도성 물질(140)을 포토레지스트 마스크(132)(도 11) 상에 그리고 포토레지스트 마스크(132)의 개구부(134)(도 11)를 통해 노출된 제 2 배리어/시드 물질(128) 상에 초기에 증착함으로써 전도성 구조(138)를 형성할 수 있다. 다음에, 리프트 오프 공정은 포토레지스트 마스크(132) 및 마스크 상에 증착된 제 2 전도성 물질(140)을 제거할 수 있다. 전도성 구조(138)는 리프트 오프(lift off)되지 않는 나머지 제 2 전도성 물질(140)을 포함한다. 에치 또는 다른 공정은 전도성 구조(138) 외부의 초과 제 2 배리어/시드 물질(128)을 제거할 수 있다. 다른 실시예들에서, 다른 증착 및/또는 패턴화 기술들은 전도성 구조(138)를 형성할 수 있다. 예를 들어, 일부 실시예들에서, 전도성 물질은 포토레지스트 마스크(132) 전에 증착될 수 있다. 에치는 이러한 예에서, 리프트 오프 공정 대신에 사용될 수 있다.
본 기술의 실시예들에 따르면, 기판 관통 비아(142)는 제 1 전도성 물질(120) 및 제 2 전도성 물질(140)을 포함할 수 있다. 도시된 바와 같이, 제 1 시드/배리어 물질(118) 및 제 2 시드/배리어 물질(128)은 기판(102)의 내부 부분에서의 제 1 및 제 2 전도성 물질들(120 및 140) 사이에 전기적 결합을 제공한다. 다른 실시예들에서, 그리고 제조 공정에 따라, 제 1 및 제 2 시드/배리어 물질들(118 및 128) 중 하나 또는 둘 다가 생략될 수 있다. 예를 들어, 시드/배리어 물질은 제 1 및 제 2 전도성 물질들(120 및 140) 중 하나(또는 둘 다)가 비도금 공정에 의해 증착되면 생략될 수 있다.
도 15-19는 본 기술의 다른 실시예에 따른 기판 관통 비아들 또는 다른 커넥터들을 제조하는 다른 방법에서 반도체 디바이스(200)의 일부를 예시하는 부분 개략 단면도들이다. 도 15-19는 후면측 전기 컨택트를 형성하는 기판 관통 비아들 또는 다른 커넥터들의 후면측 부분을 형성하는 다양한 상태들에서 반도체 디바이스(200)를 예시한다. 이러한 예에서, 다마신 구조는 반도체 디바이스의 후면측에 형성된다.
도 15를 참조하면, 공정의 이러한 단계에서이 반도체 디바이스(200)는 도 9의 반도체 디바이스(100)와 유사하지만, 반도체 디바이스(200)는 유전체 라이너(114)를 노출시키는 것 없이 평면 표면을 패시베이션 물질(224) 상에 형성하기 위해 CMP 고정 또는 다른 적절한 공정에 의해 평탄화될 수 있는 더 두꺼운 패시베이션 물질(224)을 갖는다. 일부 실시예들에서, 평탄화 공정이 생략될 수 있다. 예를 들어, 희생 플러그(116)는 무시가능한 표면 토포그래피를 생성할 수 있거나 토포그래피는 후속 포토리소그래피 또는 다른 후속 처리를 실질적으로 방해하지 않을 수 있다.
도 16은 포토레지스트 마스크(242)를 패시베이션 물질(224) 상에 형성한 후의 반도체 디바이스(200)를 도시한다. 포토레지스트 마스크(242)는 희생 플러그(116)와 정렬되는 개구부(244)를 정의하는 패턴화를 갖는다. 도 17은 개구부(244)의 패턴이 패시베이션 물질(224)에 전사되고 보이드(226)가 희생 플러그(116)(도 15)를 제거함으로써 형성된 후의 반도체 디바이스(200)를 도시한다. 예를 들어, 하나 이상의 습식 및/또는 건식 화학적 에치들은 개구부(244)의 패턴을 패시베이션 물질(224)에 전사하고 보이드(226)를 형성하기 위해 물질을 제거할 수 있다. 일 실시예에서, 단일 에치 공정은 개구부(244) 및 보이드(226)의 패턴을 형성하기 위해 물질을 제거할 수 있다. 다른 실시예에서, 다단계 에치 공정이 이용될 수 있다.
도 18은 포토레지스트 마스크(242)(도 15)가 제거되고 제 2 배리어/시드 물질(228)이 보이드(226) 내의 패시베이션 물질(124), 제 1 배리어/시드 물질(128), 및 제 2 배리어/시드 물질(228) 상에 증착된 후의 반도체 디바이스(200)를 도시한다. 일부 실시예들에서, 제 2 배리어/시드 물질(228)은 제 1 배리어/시드 물질(118)과 유사한 물질을 포함한다. 다른 실시예들에서, 제 2 배리어/시드 물질(228)은 상이한 물질들을 포함하고/하거나 상이한 공정에 의해 증착된다.
도 19는 다마신 구조(238)을 형성한 후의 반도체 디바이스(200)를 도시한다. 다마신 구조(238)는 제 2 전도성 물질(240)을 포함하며, 이는 금속, 예를 들어 구리, 구리 합금, 또는 다른 적절한 물질을 포함할 수 있으며, 그것은 제 1 전도성 물질(120)과 동일 또는 상이한 물질이다. 전기도금 공정 또는 다른 적절한 공정은 제 2 전도성 물질(240)을 보이드(226) 및 패시베이션 물질(224)에 정의된 개구부(244)(도 18)의 패턴에 충전한다. CMP와 같은, 평탄화 공정은 초과 제 2 전도성 물질(240) 및 패시베이션 물질(224) 상의 초과 제 2 시드 물질(228)을 제거할 수 있다. 예를 들어, 평탄화 공정은 제 2 전도성 물질(240)이 패시베이션 물질(224)로부터 완전히 제거될 때까지 반도체 디바이스(200)를 운송하는 웨이퍼를 평탄화할 수 있다.
기판 관통 비아(142)(도 14)와 유사하게, 기판 관통 비아(242)는 제 1 전도성 물질(120) 및 제 2 전도성 물질(240)을 포함할 수 있다. 도시된 바와 같이, 제 1 시드/배리어 물질(118) 및 제 2 시드/배리어 물질(228)은 기판(102)의 내부 부분에서의 제 1 및 제 2 전도성 물질들(120 및 240) 사이에 전기적 결합을 제공한다. 다른 실시예들에서, 그리고 제조 공정들에 따라, 제 1 및 제 2 시드/배리어 물질들(118 및 228) 중 하나 또는 둘 다가 생략될 수 있다. 예를 들어, 시드/배리어 물질은 제 1 및 제 2 전도성 물질들(120 및 240) 중 하나가 비도금 공정에 의해 증착되면 생략될 수 있다.
도 20a 및 20b는 패키징 전 추가 처리 후의 반도체 디바이스들(100 및 200)을 각각 예시하는 부분 개략 단면도들이다. 추가 유전체 및 금속화 구조들(150 및 152)(개략적으로 도시됨)은 반도체 디바이스들(100 및 200) 내에서 전기적 연결들의 적절한 망을 완료하기 위해 전도성 구조(138) 및 다마신 구조(238)에 결합될 수 있다. 또한, 반도체 디바이스들(100 및 200)은 적절한 패키지(도시되지 않음)에 단독으로, 또는, 다른 반도체 디바이스들과 함께 포함될 수 있다. 예를 들어, 전도성 구조(138) 및 다마신 구조(238)는 와이어 본드들(도시되지 않음), 솔더 범프들(solder bumps)(도시되지 않음), 또는 다른 적절한 구조들을 사용하여 패키지의 리드들(도시되지 않음)에 연결될 수 있다. 반도체 디바이스들(100 및 200) 및 다른 연관된 구조들은 또한 보호를 위해 및 작동 중 열소산을 촉진시키기 위해, 캡슐화될 수 있다.
도 1-20b를 참조하여 앞서 설명한 특징들을 가진 반도체 디바이스들 중 어느 하나는 무수히 많은 더 큰 및/또는 더 복잡한 시스템들 중 임의의 시스템에 포함될 수 있고, 그 대표적인 예가 도 21에 개략적으로 도시되는 시스템(162)이다. 시스템(162)은 프로세서(164), 메모리(166)(가령, SRAM, DRAM, 플래시, 및/또는 다른 메모리 디바이스들), 입력/출력 디바이스들(168), 및/또는 다른 서브시스템들 또는 구성요소들(170)을 포함할 수 있다. 도 1-20b를 참조하여 앞서 설명한 반도체 디바이스들(100 및 200)은 도 21에 도시되는 요소들 중 임의의 요소에 포함될 수 있다. 결과적인 시스템(162)은 폭넓고 다양한 종류의 적절한 컴퓨팅, 프로세싱, 저장, 감지, 이미징, 및/또는 기타 기능들 중 어느 것을 수행하도록 구성될 수 있다. 따라서, 시스템(162)의 대표적인 예들은 데스크탑 컴퓨터들, 랩탑 컴퓨터들, 인터넷 기기들, 핸드헬드 디바이스들(가령, 팜탑 컴퓨터들, 착용형 컴퓨터들, 셀룰러 또는 이동 전화들, 개인용 디지털 보조기기들, 음악 플레이어들 등), 태블릿들, 멀티프로세서 시스템들, 프로세서 기반 또는 프로그래머블 소비자 전자 장치들, 네트워크 컴퓨터들, 또는 미니컴퓨터들과 같은, 컴퓨터들 및/또는 다른 데이터 프로세서들을, 제한 없이, 포함한다. 시스템(162)의 추가 대표적인 예들은 라이트들, 카메라들, 차량들 등을 포함한다. 이들 및 다른 예들과 관련하여, 시스템(162)은 단일 유닛 내에 수용되거나 다수의 상호 연결된 유닛들을 통해, 예를 들어 통신 네트워크를 통해 분배될 수 있다. 따라서, 시스템(162)의 구성요소들은 로컬 및/또는 원격 메모리 저장 디바이스들, 및 폭넓고 다양한 종류의 적절한 컴퓨터 판독가능 매체를 포함할 수 있다.
본 개시 내용은 총망라하거나 본 명세서에 개시되는 정밀 형태들로 본 기술을 제한하도록 의도되지 않는다. 구체적 실시예들이 예시적 목적들로 본 명세서에 개시되었지만, 다양한 대등 수정들은 본 기술로부터 벗어나지 않으면서 가능하며, 이는 당해 기술에서 통상의 기술자들이 이를 인지하기 때문일 것이다. 일부 경우들에서, 본 기술의 실시예들에 대한 설명을 불필요하게 흐리는 것을 방지하기 위해, 잘 알려진 구조들 및 기능들이 세부적으로 도시되거나 설명되지 않았다. 방법들의 단계들이 본 명세서에서 특정 순서로 제시될 수 있지만, 대안적인 실시예들은 다른 순서로 단계들을 수행할 수 있다. 유사하게, 특정 실시예들의 맥락에서 개시되는 본 기술의 임의의 양태들은 다른 실시예들에서 조합되거나 제거될 수 있다. 더욱이, 본 기술의 임의의 실시예들과 연관된 장점들이 그러한 실시예들의 막락에서 개기되었을 수 있지만, 다른 실시예들도 그러한 장점들을 나타낼 수 있고, 모든 실시예들이 본 기술의 범위 내에 있도록 본 명세서에서 개시되는 그러한 장점들 또는 기타 장점들을 반드시 나타낼 필요는 없다. 따라서, 본 개시 및 연관된 기술은 본 명세서에 명확히 도시되지 않거나 기재되지 않은 다른 실시예들을 포함할 수 있다.
본 개시에 걸쳐, 단수 용어들 "하나", "일" 및 "상기"는 문맥이 명확히 달리 나타내지 않으면 복수 지칭들을 포함한다. 마찬가지로, 단어 "또는"이 2개 이상의 품목들의 리스트와 관련하여 타 품목들을 제외한 단 하나의 품목만을 의미하는 것으로 명백하게 제한되지 않을 경우, 이러한 리스트에서 "또는"의 이용은 (a) 리스트 내 단일 품목, (b) 리스트 내 모든 품목, 또는 (c) 리스트 내 품목들의 임의의 조합을 포함하는 것으로 해석되어야 한다. 추가적으로, "포함하는"이라는 용어는 더 많은 개수의 동일 특징 및/또는 추가적인 타입들의 다른 특징들이 배제되지 않도록, 적어도 언급된 특징(들)을 포함하는 것을 의미하는데 사용된다. 다양한 요소들 사이의 관계를 나타내고 명확히 하기 위해 "상부", "하부", "앞", "뒤", "수직" 및 "수평"과 같은 방향 용어들이 본 명세서에 사용될 수 있다. 그러한 용어들이 절대 배향을 의미하지 않는다는 점이 이해되어야 한다. "일 실시예", "하나의 실시예", 또는 유사 형태들에 대한 참조는 해당 실시예와 연계하여 설명되는 특정 특징, 구조, 작동, 또는 특성이 본 기술의 적어도 하나의 실시예에 포함될 수 있음을 의미한다. 따라서, 본 명세서의 그러한 어구들 또는 형태들의 출현들은 반드시 모두 동일한 실시형태를 지칭하는 것은 아니다. 더욱이, 각종 특수한 특징들, 구조들, 동작들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.

Claims (28)

  1. 반도체 디바이스의 제조 방법으로서:
    상기 반도체 디바이스의 기판의 일부를 통해 연장되고 개구부의 하단에서의 상기 기판에서의 표면을 정의하는 하나 이상의 상기 개구부들을 상기 반도체 디바이스의 전면측에 형성하는 단계;
    상기 개구부들에 희생 플러그들(sacrificial plugs)을 형성하는 단계;
    상기 개구부들을 전도성 물질로 더 충전하는 단계로서, 개별 희생 플러그들은 일반적으로 상기 전도성 물질과 상기 개구부의 상기 하단에서의 상기 기판에서의 상기 표면 사이에 있는, 상기 개구부들을 전도성 물질로 더 충전하는 단계;
    상기 희생 플러그들을 상기 반도체 디바이스의 후면측에서 노출시키는 단계; 및
    상기 희생 플러그들을 제거함으로써 상기 개구부들에 정렬된 접촉 영역들을 형성하는 단계를 포함하는 방법.
  2. 청구항 1에 있어서,
    상기 기판을 상기 반도체 디바이스의 상기 후면측에서 박형화하는 단계를 더 포함하며,
    상기 희생 플러그들을 노출시키는 단계는 상기 기판을 박형화한 후에 상기 기판으로부터 물질을 제거하는 단계를 포함하고,
    접촉 영역들을 형성하는 단계는,
    상기 희생 플러그들을 제거함으로써 보이드들(voids)을 정의하는 단계; 및
    상기 보이드들을 다른 전도성 물질로 충전하는 단계를 더 포함하는 방법.
  3. 청구항 2에 있어서,
    상기 희생 플러그와 상기 개구부의 상기 하단에서의 상기 기판에서의 상기 표면 사이에 제 1 배리어/시드(barrier/seed) 물질을 형성하는 단계;
    패시베이션 물질을 상기 반도체 디바이스의 상기 후면측에서의 상기 희생 플러그들 상에 형성하는 단계를 더 포함하며,
    상기 희생 플러그들을 노출시키는 단계는 상기 패시베이션 물질로부터 물질을 제거하는 단계를 더 포함하고,
    접촉 영역들을 형성하는 단계는 상기 다른 전도성 물질과 상기 제 1 배리어/시드 물질 사이에 있는 제 2 배리어/시드 물질로 상기 보이드들을 충전하는 단계를 더 포함하는 방법.
  4. 청구항 1에 있어서,
    상기 희생 플러그들을 형성하는 단계는 상기 개구부들을 폴리실리콘으로 충전하는 단계를 포함하는 방법.
  5. 청구항 1에 있어서,
    상기 접촉 영역들에서 상기 전도성 물질에 전기적으로 결합되는 전도성 구조들을 형성하는 단계를 더 포함하는 방법.
  6. 청구항 5에 있어서,
    상기 전도성 구조들을 형성하는 단계는 필라(pillar) 또는 스탠드 오프(stand-off) 구조들을 형성하는 단계를 포함하는 방법.
  7. 청구항 5에 있어서,
    패시베이션 물질(passivation material)에 의해 서로로부터 전기적으로 분리되는 전도성 구조들을 포함하는 다마신 구조(damascene structure)를 형성하는 단계를 더 포함하는 방법.
  8. 청구항 1에 있어서,
    상기 개구부들을 전도성 물질로 더 충전하는 단계는 배리어/시드 물질을 상기 개구부들 내에 그리고 상기 희생 플러그들 상에 형성하는 단계를 포함하는 방법.
  9. 청구항 8에 있어서,
    상기 접촉 영역들은 상기 배리어/시드 물질의 일부를 포함하는 방법.
  10. 청구항 8에 있어서,
    상기 배리어/시드 물질은 제 1 배리어/시드 물질을 포함하고, 상기 방법은 제 2 배리어/시드 물질을 상기 접촉 영역들에 형성하는 단계를 더 포함하고, 상기 제 2 배리어/시드 물질은 상기 제 1 배리어/시드 물질의 일부 상에 형성되는 방법.
  11. 청구항 1에 있어서,
    상기 희생 플러그들을 노출시키는 단계는 상기 반도체 디바이스의 후면측에서의 상기 기판을 박형화하는 단계를 포함하는 방법.
  12. 기판 관통 비아를 반도체 디바이스에 형성하는 방법으로서,
    상기 반도체 디바이스의 기판의 일부를 통해 개구부를 형성하는 단계;
    상기 개구부를 전도성 물질 및 상기 개구부의 하단 표면으로부터 상기 전도성 물질을 분리하는 희생 플러그로 적어도 부분적으로 충전하는 단계; 및
    상기 희생 플러그가 상기 기판의 일부로부터 물질의 제거 동안 상기 전도성 물질을 마스킹하기 위해 위치되는 상태에서 상기 기판의 상기 일부로부터 상기 물질을 제거하는 단계를 포함하는 방법.
  13. 청구항 12에 있어서,
    상기 반도체 디바이스는 웨이퍼에 형성되고, 상기 희생 플러그는 상기 웨이퍼에서 다른 개구부들의 높이의 변화를 보상하는 높이를 갖는 방법.
  14. 청구항 12에 있어서,
    상기 반도체 디바이스는 웨이퍼에 형성되고, 상기 희생 플러그는 상기 웨이퍼의 박형화 공정에서 변화를 보상하는 높이를 갖는 방법.
  15. 청구항 12에 있어서,
    상기 개구부를 상기 전도성 물질 및 상기 희생 플러그로 적어도 부분적으로 충전하는 단계는 상기 개구부를 폴리실리콘으로 부분적으로 충전하는 단계 및 상기 전도성 물질을 상기 폴리실리콘 상에 충전하는 단계를 포함하는 방법.
  16. 청구항 12에 있어서,
    상기 전도성 물질은 제 1 전도성 물질을 포함하고, 상기 방법은:
    상기 희생 플러그를 제거하여 보이드를 형성하는 단계; 및
    상기 보이드를 제 2 전도성 물질로 충전함으로써 상기 제 1 전도성 물질과 전기적 결합을 형성하는 단계를 더 포함하는 방법.
  17. 기판 관통 비아와 후면측 전기 컨택트를 형성하는 방법으로서,
    반도체 디바이스의 기판으로부터 물질을 제거함으로써 희생 플러그를 상기 반도체 디바이스의 후면측에서 노출시키는 단계;
    개구부를 형성하기 위해 상기 희생 플러그를 제거함으로써 상기 기판 관통 비아를 노출시키는 단계; 및
    상기 개구부를 전도성 물질로 충전함으로써 상기 전도성 물질을 상기 기판 관통 비아와 전기적으로 결합하는 단계를 포함하는 방법.
  18. 청구항 17에 있어서,
    상기 전도성 물질을 포함하고 상기 개구부에 의해 적어도 부분적으로 정의되는 형상을 갖는 전도성 구조를 형성하는 단계를 더 포함하는 방법.
  19. 청구항 18에 있어서,
    상기 전도성 구조의 상기 형상은 필라 또는 스탠드 오프 구조를 포함하는 방법.
  20. 청구항 18에 있어서,
    상기 전도성 구조의 상기 형상을 더 정의하는 다마신 구조를 형성하는 단계를 더 포함하는 방법.
  21. 청구항 17에 있어서,
    패턴을 포함하는 마스크를 상기 반도체 디바이스의 상기 후면측에서 형성하는 단계; 및
    상기 전도성 물질을 포함하고 상기 패턴 및 상기 개구부에 의해 적어도 부분적으로 정의되는 형상을 갖는 전도성 구조를 형성하는 단계를 더 포함하는 방법.
  22. 청구항 21에 있어서,
    상기 마스크를 형성하는 단계는 포토레지스트 마스크(photoresist mask)를 형성하는 단계를 포함하고, 상기 전도성 구조를 형성하는 단계는 상기 포토레지스트 마스크를 리프트 오프(lift off)하는 단계를 포함하는 방법.
  23. 청구항 21에 있어서,
    패시베이션 물질을 상기 반도체 디바이스의 후면측에서 형성하는 단계; 및
    상기 패턴을 상기 패시베이션 물질에 전사하는 단계를 더 포함하는 방법.
  24. 반도체 디바이스로서:
    기판의 전면측으로부터 상기 기판의 후면측으로 연장되는 개구부를 갖는 상기 기판; 및
    상기 개구부를 통해 연장되는 기판 관통 비아를 포함하며, 상기 기판 관통 비아는:
    상기 기판의 상기 전면측에서 상기 개구부를 통해 연장되는 제 1 전도성 물질;
    상기 기판의 상기 후면측에서 상기 개구부를 통해 연장되는 제 2 전도성 물질; 및
    상기 제 1 전도성 물질과 상기 제 2 전도성 물질 사이의 적어도 하나의 배리어/시드 물질을 포함하는 반도체 디바이스.
  25. 청구항 24에 있어서,
    상기 배리어/시드 물질은 상기 기판의 내부 부분에서 상기 개구부에 위치되는 반도체 디바이스.
  26. 청구항 24에 있어서,
    상기 개구부는 상기 전면측에서의 제 1 부분 및 상기 개구부의 상기 제 1 부분과 상이한 형상을 갖는 상기 후면측에서의 제 2 부분을 포함하며,
    상기 개구부의 제 1 부분은 상기 제 1 전도성 물질을 포함하는 제 1 전도성 구조를 적어도 부분적으로 정의하고,
    상기 개구부의 제 2 부분은 상기 제 2 전도성 물질을 포함하는 제 2 전도성 구조를 적어도 부분적으로 정의하는 반도체 디바이스.
  27. 청구항 26에 있어서,
    상기 제 2 전도성 물질을 포함하는 전도성 구조를 더 포함하고, 상기 전도성 구조는 필라 또는 스탠드 오프 구조를 포함하는 반도체 디바이스.
  28. 청구항 26에 있어서,
    다른 전도성 구조들로부터 상기 제 2 전도성 구조를 전기적으로 분리하는 패시베이션 물질 및 상기 제 2 전도성 구조를 포함하는 다마신 구조를 더 포함하는 반도체 디바이스.
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