TW201423909A - 關於形成具有犧牲插件之基板通孔之裝置、系統、及方法 - Google Patents

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Abstract

本文揭示製成半導體裝置之方法。根據一特定實施例組態之一方法包含：在該半導體裝置之一正面中形成一或多個開口；及在該等開口中形成部分填充該等開口之犧牲插件。該方法進一步包含使用一導電材料來進一步填充該等部分填充之開口，其中個別犧牲插件通常介於該導電材料與該半導體裝置之一基板之間。在該半導體裝置之一背面處暴露該等犧牲插件。可藉由移除該等犧牲插件而在該背面處形成接觸區域。

Description

關於形成具有犧牲插件之基板通孔之裝置、系統、及方法
本技術係關於形成延伸穿過半導體裝置之基板之基板通孔。特定而言，本技術之一些實施例係關於形成矽通孔(TSV)。
形成半導體裝置通常包含使一半導體基板或總成經受一系列處理步驟，每一步驟旨在添加、移除及/或變更材料。漸漸地，此等處理步驟可精確地且以極高密度形成電氣組件，例如電晶體、電容器及二極體。電氣組件之間之電連接之網路可係複雜的，且在現代半導體裝置中通常延伸於多個層上方。自一層至另一層之連接可藉由通孔形成，該等通孔係藉由以所要型樣蝕刻孔穿過基板而選擇性地形成。基板通孔延伸穿過整個半導體裝置或基板且電耦合在半導體裝置之相對側處之接觸件或其他特徵部。習知地，使用多步驟程序以形成基板通孔，此包含形成穿過半導體裝置之正面之通孔且接著背面研磨(backgrind)或薄化背面直到透過背面暴露該等通孔。
100‧‧‧半導體裝置
102‧‧‧基板
104‧‧‧電氣組件
106‧‧‧電極
107‧‧‧遮罩材料
108‧‧‧介電區域
109‧‧‧半導體裝置之正面
110‧‧‧開口
112‧‧‧底部表面
114‧‧‧介電襯裡
116‧‧‧犧牲插件
118‧‧‧第一障壁/晶種材料
120‧‧‧第一導電材料
122a‧‧‧第一背面層級
122b‧‧‧第二背面層級
122c‧‧‧第三背面層級
124‧‧‧鈍化材料
124a‧‧‧第一鈍化材料
124b‧‧‧第二鈍化材料
125‧‧‧構形特徵部/突出部
126‧‧‧空隙/開口
128‧‧‧第二障壁/晶種材料
132‧‧‧光阻遮罩
134‧‧‧開口
136a‧‧‧開口之部分
136b‧‧‧開口之部分
138‧‧‧導電結構
140‧‧‧第二導電材料
142‧‧‧基板通孔
150‧‧‧介電結構
152‧‧‧金屬化結構
162‧‧‧系統
164‧‧‧處理器
166‧‧‧記憶體
168‧‧‧輸入/輸出裝置
170‧‧‧子系統或組件
200‧‧‧半導體裝置
224‧‧‧鈍化材料
226‧‧‧空隙
228‧‧‧第二障壁/晶種材料
238‧‧‧鑲嵌結構
240‧‧‧第二導電材料
242‧‧‧光阻遮罩/基板通孔(圖19)
244‧‧‧開口
t1‧‧‧犧牲插件之高度
參考下列圖式更佳地理解本技術之許多態樣。該等圖式中之組件不必按比例繪製。代替性地，強調清楚地圖解說明本技術之原理。
圖1至圖14係圖解說明在根據本技術之一實施例之用於製成導電結構之一方法中之選定步驟之一半導體裝置之部分示意橫截面圖。
圖15至圖19係圖解說明在根據本技術之一實施例之用於製成導電結構之另一方法中之選定步驟之一半導體裝置之部分示意橫截面圖。
圖20A及圖20B係圖解說明由圖1至圖19中展示之方法製成之半導體裝置之一部分示意橫截面圖。
圖21係圖解說明根據本技術之一實施例併入一半導體裝置之一系統之一方塊圖。
本文描述用於製成半導體裝置之方法之若干實施例之具體細節以及相關方法、裝置及系統。術語「半導體裝置」通常係指包含半導體材料之一固態裝置。半導體裝置之實例包含邏輯裝置、記憶裝置及二極體等。此外，術語「半導體裝置」可係指製成裝置或在變為一製成裝置前之各個處理階段之總成或其他結構。取決於其所用於之內容背景，術語「基板」可係指晶圓級基板或單一化晶粒級基板。一般相關技術者將認知，可在晶圓級或晶粒級執行本文描述之方法之適當步驟。此外，除非內容背景另有指示，否則可使用習知半導體製造技術形成本文揭示之結構。舉例而言，可使用化學氣相沈積、物理氣相沈積、原子層沈積、旋塗及/或其他適當技術沈積材料。類似地，可(例如)使用電漿蝕刻、濕式蝕刻、化學機械平坦化或其他適當技術移除材料。
下文在諸如導電插件或連接器(其等在完成時完全延伸穿過基板)之基板通孔(例如，矽通孔)之內容背景中描述本技術之許多實施例。一般相關技術者亦將瞭解，本技術可具有額外實施例(例如，包含一晶圓中之其他電連接器之實施例)，且本技術可在無本文中參考圖1至圖19描述之實施例之若干細節之情況下加以實踐。為便於參考，貫穿本發明，相同之參考數字用以識別相似或類似組件或特徵部，但是使 用相同參考數字並未暗示此等部件應被解釋為相同。實際上，在本文描述之許多實例中，相同編號之部件在結構及/或功能上相異。此外，可使用相同陰影以指示橫截面中組分相似之材料，但是使用相同陰影並未暗示該等材料應被解釋為相同。
藉由以下步驟製作基板通孔：在一基板中形成孔；使用一導電材料填充該等孔；及接著在背面薄化該基板以透過該基板之背面暴露該導電材料。形成該等孔之程序可包含一光微影程序，其後接著一或多個濕式及/或乾式化學蝕刻程序。通常，此程序跨一晶圓或晶粒產生孔深度之一定量之變動。舉例而言，該變動可為兩千埃或更大之數量級。薄化程序通常經設計以適應此等變動。舉例而言，可執行一背面研磨程序達額外時間以確保所有基板通孔完全延伸穿過基板。然而，因為基板通孔通常係由軟金屬組成，此可導致跨基板之金屬塗抹。此塗抹金屬可(諸如)藉由產生電短路而負面影響裝置效能。舉例而言，銅極易移動(mobile)，且跨基板塗抹之銅可擴散至電晶體級。另外，背面研磨及其他薄化程序亦具有一定量之變動。此進一步促成確保所有基板通孔透過基板之背面暴露所需之時間量。
根據本技術之實施例之方法可包含在一基板通孔之初始開口中形成一犧牲插件。該犧牲插件可包含(舉例而言)定位於導電材料與初始開口之底部之間之一多晶矽插件。此犧牲插件可具有補償蝕刻或其他製造程序(諸如晶圓薄化)之任何變動之一高度。該犧牲插件亦可在背面研磨或其他薄化程序期間保護基板通孔。預期該犧牲插件消除與基板背面處之金屬塗抹相關聯之若干問題。此繼而可改良裝置效能以及良率。此外，可移除該犧牲插件以界定一接觸區域(諸如，一開口或空隙)以在基板之背面處形成一結構。舉例而言，可圖案化該背面以形成透過空隙與導電材料電耦合之一導電柱或支座結構(即，金屬結構)。此一結構可在裝置之背面處延伸超出基板表面。在另一實例 中，該背面可包含透過空隙與導電材料電耦合之一鑲嵌結構。
圖1至圖14係圖解說明根據本技術之一實施例之用於製成基板通孔或其他連接器之一方法中之一半導體裝置100之一部分之部分示意橫截面圖。圖1至圖8圖解說明在形成基板通孔或其他連接器之一正面部分之各個階段中之半導體裝置100。如圖1中所示，半導體裝置100可包含一基板102、一電氣組件104(示意性展示)及自電氣組件104延伸穿過一介電區域108之一電極106。電氣組件104可係電晶體(即，雙極性或場效電晶體)、二極體、電容器或形成於基板102中及/或上之另一適當固態組件。在一些實施例中，電極106可係閘極電極，且半導體裝置100可進一步包含一源極電極(未展示)及一汲極電極(未展示)。用於電極106之適當材料可包含鎢等。在一些實施例中，電極106可包含導電材料之一堆疊，諸如金屬焊墊、跡線及通孔之一堆疊。類似地，介電區域108可包含介電材料之一堆疊，諸如二氧化矽材料或其他適當介電材料。在所圖解說明實施例中，一遮罩材料107覆蓋電極106及介電區域108以在後續處理期間保護電極106及半導體裝置100之其他特徵部。遮罩材料107之實施例可包含碳化矽硬遮罩或其他適當遮罩材料。
如圖2中所示，一開口110可經形成穿過該半導體裝置100之一正面109。該開口110延伸穿過該遮罩材料107及該介電區域108，且至該基板102中。例如，可使用光微影及蝕刻程序跨該基板102形成複數個開口110。如所示，光微影及蝕刻程序界定一側壁，該側壁延伸至基板102內但未完全穿過基板102之一深度。此等程序亦界定該基板102之開口110中之一底部表面112，使得開口110係「盲的」(例如，在該基板102之背面處未開放)。在一些實施例中，可藉由一個以上程序(諸如，藉由經設計用於蝕刻穿過不同類型之介電質、半導體或其他材料之一第一蝕刻程序及一第二蝕刻程序)來形成開口110。雖然為簡 單圖解起見在圖中僅展示一開口110，但半導體裝置100可包含複數個開口。
圖3展示已在開口110中及遮罩材料107上形成一介電襯裡114後的半導體裝置100。該介電襯裡114可係自大約0.05微米至大約1.5微米或自大約0.1微米至大約0.4微米，以使待形成於該開口110中之一導電結構(在圖2中未展示)與附近之結構隔離。用於介電襯裡114之適當材料包含二氧化矽等。如所示，可沈積或生長介電襯裡114。亦可使用一間隔物蝕刻來蝕刻介電襯裡114使得該介電襯裡114覆蓋該開口110中之側壁及底部表面112但未覆蓋該開口110外部之遮罩材料107，或在該開口110外部相對於該開口110內部更薄(在圖3中未展示)。
圖4展示在開口110中及開口110外部之遮罩材料107上沈積一犧牲材料115後的半導體裝置100。在一實施例中，該犧牲材料115可係多晶矽。舉例而言，一低壓化學氣相沈積(LPCVD)程序可在開口110中及開口110外部之遮罩材料107上形成多晶矽。在其他實施例中，該犧牲材料115可包含其他適當材料，諸如氮化矽或氧化矽。
圖5展示包含底部表面112上部分填充開口110之一犧牲插件116的半導體裝置100。可在一蝕刻程序中移除該開口110外部之過量犧牲材料。亦可自該開口110移除過量犧牲材料。如上文所論述，該犧牲插件116可經組態以在一薄化程序(諸如背面研磨程序或其他適當薄化程序)期間保護或遮蔽形成於該開口110中之導電結構。可基於在一晶圓或晶粒中形成開口時跨該晶圓或晶粒發生之深度變動(例如，在蝕刻程序期間發生之變動)的量來選擇該犧牲插件116的高度t1。此外或替代地，可基於一薄化程序中發生之表面高度變動的量來選擇該高度t1。如所示，一薄化程序或另一蝕刻程序已自遮罩材料107移除介電襯裡。
圖6展示在使用一導電材料120填充或至少部分填充開口110後之 半導體裝置100。在一實施例中，可於介電襯裡114上形成一第一障壁/晶種材料118以接種導電材料120之形成且減少導電材料120透過基板102擴散。在一些實施例中，例如，若使用化學氣相沈積而非電鍍形成導電結構，則第一障壁/晶種材料118可具有未接種導電結構之形成之一障壁材料。舉例而言，障壁材料可包含鉭、氮化鉭或其他適當材料。該第一障壁/晶種材料118亦可包含由一導電材料界定之一晶種材料，例如，銅或銅合金。在一些實施例中，該第一障壁/晶種材料118可僅具有限制擴散且接種一塊狀導電材料之形成之一單一材料。在其他實施例中，可省略該第一障壁/晶種材料118。如所示，一第一導電材料120沈積於該第一障壁/晶種材料118上。該第一導電材料120可係一金屬，例如，銅、銅合金或其他適當材料。
圖7展示在已自半導體裝置100之第一背面層級122a移除材料後之半導體裝置100。特定言之，一移除程序已藉由在自第一背面層級122a與犧牲插件116之間移除全部基板材料之前停止移除程序而將基板102自第一背面層級122a薄化至一第二背面層級122b。可藉由背面研磨、蝕刻、化學機械拋光(CMP)及/或其他適當移除方法而薄化基板102。在一些實施例中，一薄化程序可使用犧牲插件116以偵測何時應停止薄化程序，例如一端點偵測。在此等實施例中，在一晶圓或晶粒上之一些犧牲插件可透過基板暴露，而其他犧牲插件未透過基板暴露。在其他實施例中，薄化程序可係一定時程序，其經設計使得跨晶圓或晶粒之少數犧牲插件或無犧牲插件透過基板102而暴露。
圖8展示在已自基板102之第二背面層級122b進一步移除材料至一第三背面層級122c使得犧牲插件116突出超出該第三背面層級122c後之半導體裝置100。如所示，暴露犧牲插件116上之介電襯裡114之一部分。在其他實施例中，可移除或至少部分移除介電襯裡114。一般言之，可使用一或多個濕式及/乾式化學蝕刻程序以進一步移除基 板102之材料且到達第三背面層級122c。舉例而言，此等蝕刻程序可對介電襯裡114之材料上方基板102具有選擇性。在一些實施例中，一CMP程序可自基板102及/或介電襯裡114移除材料。在其他實施例中，一蝕刻或薄化程序發生在單一程序中。舉例而言，一單一程序可組合用於將基板102薄化至第二背面層級122b(圖5)之程序與用於進一步移除材料至第三背面層級122c之程序。
圖9至圖14圖解說明在形成基板通孔或其他連接器(其等形成背面電接觸件)之一背面部分之各個階段中之半導體裝置100。在此實例中，一柱或支座結構形成於半導體裝置100之第三背面層級122c處。圖9展示在犧牲插件116、介電襯裡114及基板102之第三背面層級122c上沈積一鈍化材料124(在圖9中個別地識別為第一鈍化材料124a及第二鈍化材料124b)後之半導體裝置100。可在一低溫鈍化程序(諸如，LPCVD程序)中沈積鈍化材料124。在一實施例中，第一鈍化材料124a係氧化矽膜且第二鈍化材料124b係氮化矽膜。在其他實施例中，其他適當材料可形成一鈍化材料，包含多晶矽。又，在一些實施例中，鈍化材料124可包含一單一材料膜。如所圖解說明，該鈍化材料124符合基板102之一表面及由犧牲插件116界定之一表面。覆蓋犧牲插件116之鈍化材料124之部分形成可經平坦化之一構形特徵部或突出部125。
圖10展示在已藉由CMP、背面研磨、飛切或其他適當程序平坦化包含表面構形特徵部125(圖9)之鈍化材料124後之半導體裝置100。該平坦化透過基板102及鈍化材料124暴露犧牲插件116。在此實施例中，亦自犧牲插件116移除介電襯裡114之一部分。在其他非圖解說明之實施例中，介電襯裡114或介電襯裡114之至少一部分可在平坦化之後留在犧牲插件116上。
圖11展示在已自半導體裝置100移除犧牲插件116(圖10)後之半導體裝置100。移除犧牲插件提供一空隙或開口126，其使第一導電材料 120及第一障壁/晶種材料118透過基板102暴露。如下文將描述，空隙126提供一接觸區域用於與該第一導電材料120電耦合。一或多個濕式及/或乾式化學蝕刻可移除材料以形成空隙126。在一實施例中，一蝕刻對鈍化材料124及介電襯裡114上方之犧牲插件116之材料具有選擇性。在其他實施例中，一光微影遮罩或類似物可在蝕刻(未展示)期間覆蓋鈍化材料124。一般言之，一適當蝕刻程序可在未使空隙126中之第一導電材料120實質上降級或氧化的情況下移除犧牲插件116。在一些實施例中，在移除犧牲插件後，可在空隙126中對第一導電材料120之一表面施加一蝕刻或清潔程序以移除任何原生氧化物或其他材料。舉例而言，此一程序可移除定位於空隙126中之第一障壁/晶種材料118之部分。
圖12展示已在鈍化材料124及空隙126中之第一障壁/晶種材料118上沈積第二障壁/晶種材料128後之半導體裝置100。在一些實施例中，第二障壁/晶種材料128包含類似於第一障壁/晶種材料118之一材料。在其他實施例中，第二障壁/晶種材料128包含不同於第一障壁/晶種材料118之一材料及/或藉由不同於第一障壁/晶種材料118之一程序進行沈積。又，在一些實施例中，第二障壁/晶種材料128可自半導體裝置100省略。
圖13展示在鈍化材料124上形成一光阻遮罩132後之半導體裝置100。該光阻遮罩132界定具有與空隙126對準之一開口134之一圖案，且該開口134包含空隙126外部之部分136a及136b。該開口134界定形成在開口134及空隙126中之一導電結構之形狀之一部分(未展示)。
圖14展示在諸如藉由一蝕刻或其他適當程序移除遮罩材料107(圖13)且形成一導電結構138(例如，一柱或支座結構)後的半導體裝置100。該導電結構138包含一第二導電材料140(其可包含金屬，例如銅、銅合金)或其他適當材料(其可為相同於或不同於第一導電材料 120之材料)。一電鍍程序最初可藉由在光阻遮罩132(圖13)及透過光阻遮罩132之開口134(圖13)暴露的第二障壁/晶種材料128上沈積第二導電材料140來形成該導電結構138。接著，一剝離程序可移除光阻遮罩132及沈積在遮罩上之第二導電材料140。導電結構138包含未剝離之剩餘的第二導電材料140。一蝕刻或其他程序可移除導電結構138外部之過量的第二障壁/晶種材料128。在其他實施例中，其他沈積及/或圖案化技術可形成導電結構138。舉例而言，在一些實施例中，可在光阻遮罩132之前沈積導電材料。在此實例中，可使用蝕刻來代替剝離程序。
根據本技術之實施例，一基板通孔142可包含第一導電材料120及第二導電材料140。如所示，第一晶種/障壁材料118及第二晶種/障壁材料128在基板102之內部部分處提供第一導電材料120與第二導電材料140之間之一電耦合。在其他實施例中，且取決於製作程序，可省略第一晶種/障壁材料118及第二晶種/障壁材料128之一或兩者。舉例而言，若藉由一非電鍍程序來沈積第一導電材料120及第二導電材料140之一(或二)者，則可省略晶種/障壁材料。
圖15至圖19係圖解說明在根據本技術之另一實施例之用於製成基板通孔或其他連接器之另一方法中之一半導體裝置200之一部分的部分示意橫截面圖。圖15至圖19圖解說明在形成基板通孔或其他連接器(其等形成背面電接觸件)之一背面部分之各個階段中的半導體裝置200。在此實例中，在半導體裝置之背面處形成一鑲嵌結構。
參考圖15，在程序之此階段的半導體裝置200類似於圖9中的半導體裝置100，但是半導體裝置200具有一較厚的鈍化材料224，可藉由一CMP程序或其他適當程序來平坦化該鈍化材料224，以在鈍化材料224上形成一平坦表面而不暴露介電襯裡114。在一些實施例中，可省略平坦化程序。例如，犧牲插件116可產生可忽略之表面構形，或 該構形並未實質上干擾後續光微影或其他後續處理。
圖16展示在鈍化材料224上形成一光阻遮罩243後之半導體裝置200。該光阻遮罩243具有界定與犧牲插件116對準之一開口244之圖案化。圖17展示在已將開口244之圖案轉印至鈍化材料224且已藉由移除犧牲插件116(圖15)形成一空隙226之後的半導體裝置200。舉例而言，一或多個濕式及/或乾式化學蝕刻可移除材料，以將開口244之圖案轉印至鈍化材料224且形成空隙226。在一實施例中，一單一蝕刻程序可移除材料以形成開口244之圖案及空隙226。在另一實施例中，可採用多步驟蝕刻程序。
圖18展示已移除光阻遮罩243(圖17)且已在鈍化材料224上沈積一第二障壁/晶種材料228後之半導體裝置200、及空隙226中之第一障壁/晶種材料118。在一些實施例中，第二障壁/晶種材料228包含類似於第一障壁/晶種材料118之一材料。在其他實施例中，第二障壁/晶種材料228包含不同材料及/或藉由一不同程序進行沈積。
圖19展示在形成一鑲嵌結構238後之半導體裝置200。該鑲嵌結構238包含一第二導電材料240(其可包含金屬，例如銅、銅合金)或其他適當材料(其係相同或不同於第一導電材料120之材料)。一電鍍程序或其他適當程序將第二導電材料240填充於空隙226及界定於鈍化材料224中之開口244(圖18)之圖案中。一平坦化程序(諸如，CMP)可移除鈍化材料224上之過量第二導電材料240及過量第二晶種材料228。舉例而言，平坦化程序可平坦化承載半導體裝置200之一晶圓直至自鈍化材料224完全移除第二導電材料240。
類似於基板通孔142(圖14)，一基板通孔242可包含第一導電材料120及第二導電材料240。如所示，第一晶種/障壁材料118及第二晶種/障壁材料228在基板102之內部部分處提供第一導電材料120與第二導電材料240之間之一電耦合。在其他實施例中，且取決於製作程序， 可省略第一晶種/障壁材料118及第二晶種/障壁材料228之一或二者。舉例而言，若藉由一非電鍍程序沈積第一導電材料120及第二導電材料240，則可省略晶種/障壁材料。
圖20A及圖20B係分別圖解說明在封裝前額外處理後之半導體裝置100及200之部分示意橫截面圖。額外介電及金屬化結構150及152(示意性展示)可耦合至導電結構138及鑲嵌結構238以完成半導體裝置100及200內之一適當電連接網路。半導體裝置100及200可單獨或與其他半導體裝置一起併入一適當封裝(未展示)中。舉例而言，導電結構138及鑲嵌結構238可使用焊線(未展示)、焊料凸塊(未展示)或其他適當結構連接至封裝之導線(未展示)。半導體裝置100及200以及其他相關聯結構亦可經囊封以用於保護且在操作期間促進熱消散。
具有上文參考圖1至圖20B描述之特徵部之半導體裝置之任一者可併入無數更大及/或更複雜系統(其之一代表性實例係在圖21中示意性地展示之系統162)之任一者中。系統162可包含一處理器164、一記憶體166(例如，SRAM、DRAM、快閃記憶體及/或其他記憶體裝置)、輸入/輸出裝置168及/或其他子系統或組件170。上文參考圖1至圖20B描述之半導體裝置100及200可包含於圖21中展示之任一元件中。所得系統162可經組態以執行廣泛多種之適當計算、處理、儲存、感測、成像及/或其他功能之任一者。因此，系統162之代表性實例包含(但不限於)電腦及/或其他資料處理器，諸如桌上型電腦、膝上型電腦、網際網路器具、手持式裝置(例如，掌上型電腦、可穿戴式電腦、蜂巢式或行動電話、個人數位助理、音樂播放器等)、平板電腦、多處理器系統、基於處理器或可程式化之消費性電子器件、網路電腦及小型電腦。系統162之額外代表性實例包含燈、相機、運載工具等。關於此等或其他實例，系統162可容置於一單一單元中或(例如)透過通信網路分佈於多個互連單元上。因此，系統162之組件可包 含本端及/或遠端記憶體儲存裝置及廣泛多種適當電腦可讀媒體。
本發明並非旨在詳盡性或將本技術限於本文所揭示之精確形式。儘管為了闡釋目的在本文中揭示特定實施例，然如一般相關技術者將認知，在不偏離本技術之情況下，各種等效修改係可能的。在一些情況中，並未展示或詳細描述熟知結構及功能以避免不必要地使本技術實施例之描述模糊。儘管在本文中以一特定順序呈現方法之步驟，然替代實施例可以一不同順序執行該等步驟。類似地，可在其他實施例中組合或消除在特定實施例之內容背景中揭示之本技術之某些態樣。此外，雖然已在該等實施例之內容背景中揭示與本技術之某些實施例相關聯之優點，但是其他實施例亦可展現此等優點，且並非所有實施例必須展現此等優點或本文中所揭示之其他優點以落於本技術之範疇內。因此，本發明及相關聯技術可包含本文中未明確展示或描述之其他實施例。
貫穿本發明，除非內容背景另有清楚指示，否則單數術語「一」、「一個」及「該」包含複數個指示物。類似地，參考兩個或兩個以上品項之清單，除非字詞「或」明確限於僅意謂排斥其他品項之一單一品項，否則在此一清單中使用「或」應解釋為包含：(a)清單中之任何單一品項；(b)清單中之所有品項；或(c)清單中之品項之任一組合。此外，貫穿全文使用術語「包括」以意謂包含至少所述特徵部，使得不排除任一較大數目個相同特徵部及/或額外類型之其他特徵部。可在本文中使用諸如「上」、「下」、「前」、「後」、「垂直」及「水平」之方向性術語以表達及闡明各種元件之間之關係。應理解，此等術語並不表示絕對定向。在本文中引用「一項實施例」、「一實施例」或類似表述意謂結合該實施例描述之特定特徵部、結構、操作或特性可包含於本技術之至少一實施例中。因此，本文中出現的此等片語或表述無需全部係指相同實施例。此外，可以任何適當方式在一或 多項實施例中組合各種特定特徵部、結構、操作或特性。
100‧‧‧半導體裝置
138‧‧‧導電結構
150‧‧‧介電結構

Claims (28)

  1. 一種製造一半導體裝置之方法，其包括：在該半導體裝置之一正面中形成一或多個開口，該一或多個開口延伸穿過該半導體裝置之一基板之一部分，且在該基板中該開口之一底部處界定一表面；在該等開口中形成犧牲插件；使用一導電材料進一步填充該等開口，其中個別犧牲插件通常介於該導電材料與該基板中該開口之該底部處之該表面之間；在該半導體裝置之一背面處暴露該等犧牲插件；及藉由移除該等犧牲插件來形成在該等開口中對準之接觸區域。
  2. 如請求項1之方法，進一步包括在該半導體裝置之該背面處薄化該基板，其中暴露該等犧牲插件包括在薄化該基板後自該基板移除材料，且其中形成接觸區域進一步包括：藉由移除該等犧牲插件來界定空隙；及使用另一導電材料來填充該等空隙。
  3. 如請求項2之方法，進一步包括：在該犧牲插件與該基板中該開口之該底部處之該表面之間形成一第一障壁/晶種材料；在該半導體裝置之該背面處該等犧牲插件上形成一鈍化材料，其中暴露該等犧牲插件進一步包括自該鈍化材料移除材料， 且其中形成接觸區域進一步包括使用介於該另一導電材料與該第一障壁/晶種材料之間之一第二障壁/晶種材料來填充該等空隙。
  4. 如請求項1之方法，其中形成該等犧牲插件包括使用多晶矽填充該等開口。
  5. 如請求項1之方法，進一步包括在該等接觸區域處形成電耦合至該導電材料之導電結構。
  6. 如請求項5之方法，其中形成該等導電結構包括形成柱或支座結構。
  7. 如請求項5之方法，進一步包括形成一鑲嵌結構，該鑲嵌結構包含藉由一鈍化材料而彼此電隔離之該等導電結構。
  8. 如請求項1之方法，其中使用一導電材料進一步填充該等開口包括在該等開口中及該等犧牲插件上形成一障壁/晶種材料。
  9. 如請求項8之方法，其中該等接觸區域包含該障壁/晶種材料之一部分。
  10. 如請求項8之方法，其中該障壁/晶種材料包含一第一障壁/晶種材料，且其中該方法進一步包括在該等接觸區域中形成一第二障壁/晶種材料，其中該第二障壁/晶種材料形成於該第一障壁/晶種材料之一部分上。
  11. 如請求項1之方法，其中暴露該等犧牲插件包括在該半導體裝置之一背面處薄化該基板。
  12. 一種用於在一半導體裝置中形成一基板通孔之方法，其包括：形成穿過該半導體裝置之一基板之一部分之一開口；使用一導電材料及一犧牲插件來至少部分填充該開口，該犧牲插件將該導電材料與該開口之一底部表面分離；及自具有該犧牲插件之該基板的一部分移除材料，其中該犧牲 插件經定位以在自該基板之該部分移除該材料期間遮蔽該導電材料。
  13. 如請求項12之方法，其中該半導體裝置形成於一晶圓中，且其中該犧牲插件具有補償該晶圓中之其他開口之高度變動之一高度。
  14. 如請求項12之方法，其中該半導體裝置形成於一晶圓中，且其中該犧牲插件具有補償該晶圓之一薄化程序之變動之一高度。
  15. 如請求項12之方法，其中使用該導電材料及該犧牲插件來至少部分填充該開口包括使用多晶矽來部分填充該開口及在該多晶矽上填充該導電材料。
  16. 如請求項12之方法，其中該導電材料包含一第一導電材料，且其中該方法進一步包括：移除該犧牲插件以形成一空隙；及藉由使用一第二導電材料填充該空隙來形成與該第一導電材料之一電耦合。
  17. 一種使用一基板通孔來形成背面電接觸件之方法，其包括：藉由自一半導體裝置之一基板移除材料而在該半導體裝置之一背面處暴露一犧牲插件；藉由移除該犧牲插件以形成一開口而暴露該基板通孔；及藉由使用一導電材料填充該開口而將該導電材料與該基板通孔電耦合。
  18. 如請求項17之方法，進一步包括形成包含該導電材料且具有至少部分由該開口界定之一形狀之一導電結構。
  19. 如請求項18之方法，其中該導電材料之該形狀包含一柱或支座結構。
  20. 如請求項18之方法，進一步包括形成進一步界定該導電結構之 該形狀之一鑲嵌結構。
  21. 如請求項17之方法，進一步包括：在該半導體裝置之該背面處形成包含一圖案之一遮罩；及形成包含該導電材料且具有至少部分由該圖案及該開口界定之一形狀之一導電結構。
  22. 如請求項21之方法，其中形成該遮罩包含形成一光阻遮罩，且其中形成該導電結構包含將該光阻遮罩剝離。
  23. 如請求項21之方法，進一步包括：在該半導體裝置之該背面處形成一鈍化材料；及將該圖案轉印至該鈍化材料。
  24. 一種半導體裝置，其包括：一基板，其具有自該基板之一正面延伸至該基板之一背面之一開口；及一基板通孔，其延伸穿過該開口，其中該基板通孔包含：一第一導電材料，其在該基板之該正面處延伸穿過該開口；一第二導電材料，其在該基板之該背面處延伸穿過該開口；及至少一障壁/晶種材料，其介於該第一導電材料與該第二導電材料之間。
  25. 如請求項24之半導體裝置，其中該障壁/晶種材料係定位於該基板之一內部部分處該開口中。
  26. 如請求項24之半導體裝置，其中該開口包含在該正面處之一第一部分及在該背面處具有不同於該開口之該第一部分之一形狀之一第二部分，其中該開口之該第一部分至少部分界定包含該第一導電材料之一 第一導電結構，及該開口之該第二部分至少部分界定包含該第二導電材料之一第二導電結構。
  27. 如請求項26之半導體裝置，進一步包括包含該第二導電材料之一導電結構，其中該導電材料包含一柱或支座結構。
  28. 如請求項26之半導體裝置，進一步包括一鑲嵌結構，該鑲嵌結構包含該第二導電結構及將該第二導電結構與其他導電結構電隔離之一鈍化材料。
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