TWI574261B - 用於交叉點記憶體結構之電壓控制技術 - Google Patents

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TWI574261B TW103121586A TW103121586A TWI574261B TW I574261 B TWI574261 B TW I574261B TW 103121586 A TW103121586 A TW 103121586A TW 103121586 A TW103121586 A TW 103121586A TW I574261 B TWI574261 B TW I574261B
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Description

用於交叉點記憶體結構之電壓控制技術
本發明係有關於用於交叉點記憶體結構之電壓控制技術。
發明背景
一交叉點記憶體陣列為配置於兩集合之導體間而正交於記憶體胞元之兩側前進的一記憶體胞元陣列。配置於該等記憶體胞元一側上的第一集合之導體可稱作為字線，而配置於該等記憶體胞元另一側上的第二集合之導體可稱作為位元線。一多層交叉點記憶體陣列可包括在各層字線及位元線間交錯的數層記憶體胞元。在該交叉點記憶體陣列中之各個記憶體胞元係配置於一單一字線與單一位元線間之交叉點。選擇該陣列內部之單一記憶體胞元用以讀取或寫入該記憶體胞元之方式可藉致動與該記憶體胞元相聯結的該字線及位元線達成。將資料寫至該記憶體胞元可涉及施加一電壓脈衝至一擇定之記憶體胞元以改變該記憶體胞元之電阻態。該擇定之記憶體胞元之讀取可藉施加一讀取電壓至一擇定之記憶體胞元及度量該所得流經該擇定之記憶體胞元之電流而予達成。
依據本發明之一實施例，係特地提出一種記憶體胞元其包括設置於一第一導體與一第二導體間之一電阻記憶體元件，該第一導體及該第二導體經組配以致動該電阻記憶體元件；及設置於並聯該第一導體與該第二導體間之該電阻記憶體元件之一二極體。
100‧‧‧資料儲存裝置
102‧‧‧記憶體胞元
104‧‧‧字線
106‧‧‧位元線
108‧‧‧字線控制電路
110‧‧‧位元線控制電路
200‧‧‧電路圖
202‧‧‧記憶體元件
204‧‧‧二極體
206、208‧‧‧互連電阻器、互連電阻
210‧‧‧設定脈衝電壓
302‧‧‧復置脈衝電壓
400‧‧‧電流-電壓圖
500‧‧‧交叉點陣列
502、504‧‧‧距離
HRS‧‧‧高電阻態
I‧‧‧電流
IR drop‧‧‧互連電阻電壓降
LRS‧‧‧低電阻態
V‧‧‧電壓
VF‧‧‧順導模式臨界電壓
VR‧‧‧逆導模式臨界電壓
VRead‧‧‧讀取記憶體元件之電壓
VReset‧‧‧實際復置電壓
VReset_Pulse‧‧‧復置脈衝之電壓
VSet‧‧‧實際設定電壓
VSet_Pulse‧‧‧設定脈衝之電壓
Vth‧‧‧臨界電壓
某些實施例係於後文詳細說明部分及參考附圖描述，附圖中：圖1為一資料儲存裝置之一方塊圖；圖2為於一設定操作期間一記憶體胞元之電路圖；圖3為於一復置操作期間一記憶體胞元之電路圖；圖4為可用於記憶體胞元之二極體實施例之一電流-電壓圖；及圖5為一交叉點陣列之一部分之透視圖，顯示包括一記憶體元件及一並聯二極體的記憶體胞元。
較佳實施例之詳細說明
於一交叉點記憶體陣列中，藉施加一電壓或電流脈衝至一記憶體胞元其改變該記憶體胞元之電阻態而被寫至該記憶體胞元。舉例言之，一設定脈衝可用以獲得表示邏輯壹之一低電阻態，及一復置脈衝可用以獲得表示邏輯 零之一高電阻態。該交叉點陣列可使用雙極或單極切換。於雙極切換中，該設定電壓及復置電壓具有相反極性。於單極切換中，該設定電壓及復置電壓具有相同極性。舉例言之，用於某些電阻記憶體元件，該記憶體胞元將在各個電壓脈衝之不同態間切換。
於設定或復置操作期間，於一交叉點記憶體陣列之一個別胞元所見電壓，取決於該陣列中之胞元位置及儲存於該陣列之其它胞元的資料而有寬廣變化。此一變化部分係由於可能存在於鄰近胞元或分享一相同互連體作為擇定胞元的漏電流。於多層交叉點陣列中，耦合該寫入電路至記憶體胞元之該互連結構之大電阻及大電容進一步促成該設定及復置電壓之變化。如此，脈衝電壓變化傾向於隨著記憶體陣列密度之增高而增加。
每次一記憶體胞元接收一設定或復置脈衝，該記憶體胞元將傾向於降級。一記憶體胞元之耐用性係指至該記憶體胞元故障之前該記憶體胞元能被設定及復置之週期數。於某型記憶體胞元諸如電阻隨機存取記憶體(RRAM)中，該記憶體胞元之耐用性係受其設定及復置脈衝電壓控制程度的影響。控制不良的設定及復置電壓可能造成各項問題，包括減少胞元耐用性。舉例言之，過高的設定及復置電壓傾向於減低胞元耐用性，而審慎選定的且可複製的設定及復置電壓傾向於增加胞元耐用性。於個別胞元可見的設定及復置脈衝電壓之變化顯著地降級其耐用性及縮短了產品壽命。
為了減少脈衝電壓之變化及提高耐用性，建構某些交叉點記憶體結構，使得各個記憶體胞元包括一專用電晶體，其許可存取該胞元之記憶體元件。專用電晶體提供記憶體胞元間之隔離，因此許可脈衝電壓之更佳控制。但此種結構更複雜，製作上更昂貴，及專用電晶體減低了交叉點陣列之記憶體密度。
依據本技術之實施例，於交叉點陣列中之各個記憶體胞元配置並聯該字線與該位元線間之該記憶體元件的一二極體。該二極體用以調節於設定操作及復置操作期間於該記憶體元件所見的電壓。於若干實施例中，該交叉點陣列係經組配以使用雙極切換。若使用雙極切換，該順導臨界電壓可經設計以匹配該復置電壓，及該逆導模式臨界電壓可經設計以匹配該設定電壓(或反之亦然，假設更佳地匹配該期望設定復置電壓為可能)。藉此方式，放置並聯記憶體元件的二極體當暴露於超過該設計的設定或復置電壓時將分路電流遠離該位元胞元。一並聯二極體的使用改良了藉各個記憶體元件所見設定及復置電壓，結果導致更大耐用性及更長產品壽命。並聯二極體藉由允許比較未對設定及復置電壓作良好控制所可能者，許可組成更大型陣列而改良了可達成的記憶體密度。
圖1為一資料儲存裝置之一方塊圖。如圖1顯示，資料儲存裝置100可包括排列成列及成行之一陣列之記憶體胞元102。一集合之傳導電極此處稱作為字線104，延伸於該陣列之記憶體胞元102之一側上。各字線104與特定一 列之記憶體胞元102作電氣接觸。一集合之傳導電極此處稱作為位元線106，延伸於該陣列之記憶體胞元102之另一側上。各位元線106與特定一行之記憶體胞元102作電氣接觸。於若干實施例中，該記憶體胞元102之陣列可為一多層陣列。於一多層陣列中，若干陣列之記憶體胞元102可彼此向上堆疊，有一集合之位元線或一集合之字線配置於各層記憶體胞元間。多層記憶體胞元陣列可包括任何合宜數目之記憶體胞元層。於單層及多層陣列兩者中，各個記憶體胞元102位在一個字線104與一個位元線106的該交叉點。藉致動與該記憶體胞元102相聯結的該特定字線104及位元線106，可選擇各個記憶體胞元102用於寫入或讀取。如參考圖2進一步討論如下，各個記憶體胞元102可包括與一二極體並聯的電阻記憶體元件。
資料儲存裝置100也包括經由個別字線104耦接至記憶體胞元102的字線控制電路108，及經由個別位元線106耦接至記憶體胞元102的位元線控制電路110。藉致動耦接至該擇定之記憶體胞元102的相對應字線104及位元線106，該字線控制電路108及該位元線控制電路110協力致動以存取個別記憶體胞元102。須瞭解此處描述的該字線控制電路108及該位元線控制電路110可用於一具體實施例用以存取記憶體胞元102的電路實施例。依據本技術，熟諳技藝人士已知之其它組態可用以存取記憶體胞元102。
於寫入操作期間，藉施加一電壓脈衝至該擇定之記憶體胞元102的相對應之特定字線104，字線控制電路108 將資訊寫至擇定之記憶體胞元102。藉耦合記憶體胞元102接地，位元線控制電路110可致動該擇定之記憶體胞元102。施加至擇定之記憶體胞元102之電壓影響記憶體胞元102的電阻，實際儲存邏輯壹或邏輯零至記憶體胞元102。資料儲存裝置100可經組配以使用雙極切換或單極切換。可於隨後讀取操作期間檢測電阻的改變。
如前記，一擇定之記憶體胞元102之寫入可受到環繞該擇定之記憶體胞元102之該等記憶體胞元102內產生的漏電流、及耦合該控制電路至該等記憶體胞元102之互連結構的電阻及電容性質影響。為了為了許可更為一致地控制電壓，各個記憶體胞元102包括一二極體經組配以調節由該記憶體胞元所經驗的電壓。藉此方式，橫跨該擇定之記憶體胞元102之電壓將更為一致且更加可預測，而與該記憶體胞元102在交叉點陣列內部之位置、或周圍記憶體胞元102之電阻值獨立無關。
圖2為於一設定操作期間一雙極記憶體胞元之電路圖。如圖2之電路圖200中顯示，各個記憶體胞元102可包括一記憶體元件202及與記憶體元件202並聯的一二極體204。該記憶體元件202及該二極體204係配置成在圖1顯示的該字線104與該位元線106間並聯。耦合記憶體胞元102至控制電路的該傳導路徑之電阻係在電路圖200內由互連電阻器206表示。舉例言之，該互連電阻器206可表示該等字線104及耦接記憶體胞元102至字線控制電路108的全部其它導體之總電阻。該互連電阻器208可表示該等位元線106 及耦接記憶體胞元102至位元線控制電路110的全部其它導體之總電阻。
記憶體元件202可為電阻記憶體元件，諸如RRAM、自旋轉移矩隨機存取記憶體(STT-RAM)、傳導橋接器電阻器、以過渡金屬氧化物為基之電阻器、或任何型別的電阻改變記憶體。如此處使用，電阻記憶體元件一詞係指一記憶體元件，其中該記憶體元件之邏輯態(例如是否儲存壹或零)係由該記憶體元件之電阻指示。於電阻記憶體元件中，例如藉將電流通過電阻記憶體元件，或將電阻記憶體元件置於磁場，可改變該記憶體元件所具有的電阻。
二極體204可為允許電流以順導模式及逆導模式流動的任何二極體。此種二極體之實施例可包括增納二極體及突崩式二極體。二極體204之參數可經載明使得順導模式及逆導模式出現在特定臨界電壓。此外，如圖2顯示的二極體204之極化取決於特定具現之設計考量可經逆轉。二極體204可使用任何合宜結晶性、多晶性、或非晶性半導體具現，其可適用於標準製程，諸如摻雜。合宜半導體材料可包括矽、砷化鎵、及鍺等。舉例言之，二極體可藉矽薄膜沈積具現。
在各種時間，記憶體胞元102可經選用於寫入操作，諸如設定操作或復置操作。圖2描述已經選擇用於設定操作之記憶體胞元102。於一設定操作中，藉經由交叉點陣列耦接至記憶體胞元102的控制電路產生一設定脈衝電壓210。設定脈衝電壓210讓記憶體元件202接受一電壓Vset， 其造成該記憶體元件202進入低電阻態。電壓Vset乃施加至記憶體元件202末端的實際電壓，且將約等於橫過互連電阻206及208之該設定脈衝電壓210減電壓降。為了考慮互連電阻206及208中之變異，設定脈衝電壓210可等於設計的設定電壓加一安全邊際，其確保Vset將不小於設計的設定電壓。設計的設定電壓為一期望電壓，其意圖施加至記憶體元件202以達成於一設定操作期間之一特定電阻位準。設計的設定電壓可根據記憶體元件202的各種設計考量及特性選擇。舉例言之，設計的設定電壓可約為0.5、0.6或0.7伏特，或任何其它合宜值。
圖2顯示二極體204之極化係經定向使得於一設定操作期間，該擇定之記憶體胞元102的該二極體202將被施加逆偏壓。給定此種二極體極性，二極體204可經製作使得二極體204之逆導模式臨界電壓將約等於設計的設定電壓。若電壓Vset超過該設計的設定電壓，則二極體204將開始以逆導模式傳導。通過二極體204增加的電流將增加流經互連電阻206及208的總電流。橫跨互連電阻206及208的電壓降將與通過二極體204分路的電流成比例地增加，及實際設定電壓Vset將傾向於穩定接近二極體204之逆導模式臨界電壓。藉此方式，二極體204輔助確保實際設定電壓Vset針對各次設定操作皆為一致，儘管設定操作間可能出現互連電阻206及208之變異亦復如此。
圖3為於一設定操作期間一雙極記憶體胞元之電路圖。記憶體胞元102係與圖2顯示的記憶體胞元102相同， 及包括記憶體元件202及並聯記憶體元件202的一二極體204，如前文關聯圖2描述。圖3描繪已經選用於復置操作的記憶體胞元102。於一復置操作中，一復置脈衝電壓302係由經由交叉點陣列耦接至記憶體胞元102的控制電路產生。復置脈衝電壓302將記憶體元件202置於電壓Vset下，其具有與該設定電壓Vset相反極性，及使得記憶體元件202進入高電阻態。電壓Vset乃施加至記憶體元件202末端的實際電壓，且將約等於橫過互連電阻206及208之該復置脈衝電壓302減電壓降。為了考慮互連電阻206及208中之變異，復置脈衝電壓302可等於設計的設定電壓加一安全邊際，其確保Vset將不小於設計的設定電壓。設計的設定電壓為一期望電壓，其意圖施加至記憶體元件202以達成於一設定操作期間之一特定電阻位準。設計的設定電壓可根據記憶體元件202的各種設計考量及特性選擇。舉例言之，設計的設定電壓可約為0.5、0.6或0.7伏特，或任何其它合宜值。
圖3之二極體202係經定向使得於一復置操作期間，該擇定之記憶體胞元102的該二極體204將被施加順偏壓。給定此種二極體極性，二極體204可經製作使得二極體204之順導模式臨界電壓將約等於設計的設定電壓。若電壓Vreset超過該設計的復置電壓，則二極體204將開始以順導模式傳導。通過二極體204增加的電流將增加流經互連電阻206及208的總電流。橫跨互連電阻206及208的電壓降將與通過二極體204分路的電流成比例地增加，及實際復置電壓Vteset將傾向於穩定接近二極體204之順導模式臨界電壓。藉 此方式，二極體204輔助確保實際設定電壓針對各次復置操作皆為一致，儘管復置操作間可能出現互連電阻206及208之變異亦復如此。
圖4為可用於記憶體胞元之二極體實施例之一電流-電壓圖。該電流-電壓圖400顯示在順偏壓及逆偏壓條件下一二極體實施例之I-V特性。該二極體實施例之特性可相對應於圖2及3顯示的二極體204。圖4之二極體實施例具有順導模式臨界電壓VF，通常簡稱為二極體之臨界電壓Vth。圖4之二極體實施例也具有逆導模式臨界電壓VR，可稱作為逆崩潰電壓。舉例言之，順導模式臨界電壓可為約0.2至0.7伏特，逆導模式臨界電壓可為約-0.2至-0.7伏特。在臨界電壓VF與VR間，流經二極體之電流維持可忽略。當施加電壓超過順導模式臨界電壓VF時，二極體於順偏壓方向傳導電流。同理，當施加電壓超過逆導模式臨界電壓VR時，二極體於逆偏壓方向傳導電流。
如圖4所示，復置脈衝之電壓VRESET_PULSE可設定為大於順導模式臨界電壓之一值。此外，該二極體可經製作使得順導模式臨界電壓係約等於該設計的復置電壓。藉此方式，於復置操作期間，在記憶體元件的實際電壓將約等於順導模式臨界電壓。該設定脈衝之電壓VSET_PULSE可設定為小於(亦即幅值大於)逆導模式臨界電壓之一值。此外，該二極體可經製作使得逆導模式臨界電壓係約等於該設計的設定電壓。藉此方式，於設定操作期間，在記憶體元件的實際電壓將約等於逆導模式臨界電壓。用以讀取記憶體 元件的電壓VREAD可為不會切換胞元的該逆導模式臨界電壓與該順導模式臨界電壓間之任何值。二極體在較低電壓之缺乏傳導，使得其在記憶體胞元讀取操作期間呈現為高阻抗，故其於讀取操作期間具有極少或全無影響。
圖2-4描述用於雙極切換之一記憶體胞元。但於若干實施例中，各個記憶體胞元使用單極切換。若該等記憶體胞元使用單極切換，則將只有並聯二極體的一個極性與控制施加至記憶體元件的電壓有關。於單極切換中，並聯二極體204可經製作，使得取決於針對期望的電壓設定，哪個臨界電壓更容易製作而定，使用順導模式臨界電壓或逆導模式臨界電壓限制施加至記憶體元件的電壓。舉例言之，二極體204可經製作使得該順導模式臨界電壓係設定為設計的設定電壓或設計的復置電壓中之該較高者。
圖5為一交叉點陣列之一部分之透視圖，顯示包括一記憶體元件及一並聯二極體的記憶體胞元。為求清晰，只顯示記憶體胞元102單層。但於若干實施例中，交叉點陣列可為多層交叉點陣列。圖5之交叉點陣列並非必要照比例繪製。此外，須瞭解一實際交叉點陣列可包括圖5顯示的遠更多個記憶體胞元。
如圖5所示，該交叉點陣列包括電氣耦接至字線104及位元線106的一矩陣之記憶體胞元102。依據圖5之觀點，位元線106係顯示為位在記憶體胞元102上方。於一多層交叉點陣列中，額外記憶體胞元(圖中未顯示)可配置於位元線106上方，及額外一集合之字線(圖中未顯示)可配置於 額外記憶體胞元上方。取決於期望的層數，可堆疊記憶體胞元、字線及位元線交錯層以形成具有任何合宜大小的交叉點陣列。
記憶體胞元102各自包括在該字線與該位元線間並聯一二極體204配置的一記憶體元件202。於圖5顯示之實施例中，成行的記憶體元件202係與成行的二極體204交錯，及位元線106係從各個記憶體元件202突起至其相聯結的二極體。於若干實施例中，該記憶體元件202與其相對應二極體204間之距離502係約等於該記憶體元件202與其相鄰記憶體胞元102之二極體204間之距離504。於此等實施例中，交叉點陣列500類似一陣列，其中每隔一行記憶體元件已經由一行二極體204置換。但其它配置也屬可能。於若干實施例中，距離502係小於距離504。於若干實施例中，二極體204及記憶體元件202可接觸或耦合在一起。舉例言之，該二極體204及記憶體元件202可集積成一體。該二極體204及記憶體元件202可使用設置於二極體204及記憶體元件202間之一絕緣層而電氣隔離。
此處描述之實施例可對各種修正及替代形式敏感，且只用於例示目的。此外，須瞭解本技術絕非意圖限於此處揭示之特定實施例。確實，隨附之申請專利範圍各項之範圍係視為包括對熟諳技藝人士顯然易知所揭示主旨相關的全部替代、修改、及相當範圍。
102‧‧‧記憶體胞元
104‧‧‧字線
106‧‧‧位元線
202‧‧‧記憶體元件
204‧‧‧二極體
500‧‧‧交叉點陣列
502、504‧‧‧距離

Claims (20)

  1. 一種記憶體胞元，其包含：配置於一第一導體與一第二導體間之一電阻記憶體元件，該第一導體及該第二導體組配來致動該電阻記憶體元件；及於該第一導體或該第二導體間與該電阻記憶體元件並聯配置之一個二極體，該二極體之一傳導臨界電壓約等於該電阻記憶體元件之一設計的設定電壓或一設計的復置電壓。
  2. 如請求項1之記憶體胞元，其中該電阻記憶體元件包括一憶阻器、一相變材料電阻器、一傳導橋接器電阻器、及一以過渡金屬氧化物為基礎之電阻器中之至少一者。
  3. 如請求項1之記憶體胞元，其中：該二極體之該傳導臨界電壓係一第一傳導臨界電壓；以及該二極體之該第一傳導臨界電壓約等於該記憶體元件之該設計的設定電壓，及該二極體之一第二傳導臨界電壓約等於該記憶體元件之該設計的復置電壓。
  4. 如請求項3之記憶體胞元，其中該二極體之該第一傳導臨界電壓為順導模式臨界電壓，及該二極體之第二傳導臨界電壓為逆導模式臨界電壓。
  5. 如請求項1之記憶體胞元，其中該二極體為一增納二極體或一突崩式二極體。
  6. 如請求項1之記憶體胞元，其中該電阻記憶體元件具有大於該二極體之該傳導臨界電壓之一設計的設定脈衝電壓。
  7. 如請求項1之記憶體胞元，其中該電阻記憶體元件具有小於該二極體之該傳導臨界電壓之一設計的復置脈衝電壓。
  8. 一種資料儲存裝置，其包含：包含多個記憶體胞元之一記憶體胞元陣列；電氣耦接至該等多個記憶體胞元之多條字線；及電氣耦接至該等多個記憶體胞元之多條位元線，其中該等多個記憶體胞元中之各個記憶體胞元位在該等字線中之一者與該等位元線中之一者之一交叉點處；其中該等多個記憶體胞元各包含：配置於該等字線中之一者與該等位元線中之一者間之一電阻記憶體元件；及於該字線及該位元線間與該記憶體元件並聯配置的一個二極體，該二極體之一傳導臨界電壓約等於該電阻記憶體元件之一設計的設定電壓或一設計的復置電壓。
  9. 如請求項8之資料儲存裝置，其中該電阻記憶體元件包含一電阻隨機存取記憶體(RRAM)元件、一自旋轉移力矩隨機存取記憶體(STT-RAM)元件、一傳導橋接器電阻器、及一以過渡金屬氧化物為基礎之電阻器中之至少一者。
  10. 如請求項8之資料儲存裝置，其中：該二極體之該傳導臨界電壓係一第一傳導臨界電壓；以及該二極體之該第一傳導臨界電壓約等於該記憶體元件之該設計的設定電壓，及該二極體之一第二傳導臨界電壓約等於該記憶體元件之該設計的復置電壓。
  11. 如請求項10之資料儲存裝置，其中該二極體之該第一傳導臨界電壓為順導模式臨界電壓，及該二極體之第二傳導臨界電壓為逆導模式臨界電壓。
  12. 如請求項8之資料儲存裝置，其中該記憶體胞元陣列為包含記憶體胞元、位元線、及字線之交錯層之一多層陣列。
  13. 如請求項8之資料儲存裝置，其中一擇定之記憶體胞元係組配成藉由施加一電壓跨於相對應於該擇定之記憶體胞元的該字線及該位元線上而被讀取，該電壓之一幅值係小於該二極體之一臨界電壓之一幅值。
  14. 如請求項8之資料儲存裝置，其中該電阻記憶體元件具有等於該二極體之該傳導臨界電壓加上一安全邊際電壓之一設計的設定脈衝電壓。
  15. 一種形成記憶體胞元之方法，其包含：於二電極間配置一電阻記憶體元件；於該二電極間配置一二極體與該電阻記憶體元件成並聯，該二極體具有一傳導臨界電壓，其約等於該電阻記憶體元件之一設計的設定電壓或一設計的復置電 壓。
  16. 如請求項15之方法，其中配置該電阻記憶體元件包含形成一憶阻器。
  17. 如請求項15之方法，其中配置該二極體包含形成一增納二極體或一突崩二極體。
  18. 如請求項15之方法，其中：該二極體之該傳導臨界電壓係一第一傳導臨界電壓；以及配置該二極體包含形成該二極體，其具有約略等於該記憶體元件之該設計的設定電壓之該第一傳導臨界電壓、及約略等於該記憶體元件之該設計的復置電壓之一第二傳導臨界電壓。
  19. 如請求項15之方法，其中該二極體之該傳導臨界電壓係約等於該設計的設定電壓及該設計的復置電壓之較大之幅值。
  20. 如請求項15之方法，其中於二電極間配置電阻記憶體元件之該步驟包含：配置一電阻記憶體元件，其具有大於該二極體之該傳導臨界電壓之一設計的設定脈衝電壓或小於該二極體之該傳導臨界電壓之一設計的復置脈衝電壓。
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