TWI557938B - 元件與發光二極體與其製作方法 - Google Patents

元件與發光二極體與其製作方法 Download PDF

Info

Publication number
TWI557938B
TWI557938B TW102108788A TW102108788A TWI557938B TW I557938 B TWI557938 B TW I557938B TW 102108788 A TW102108788 A TW 102108788A TW 102108788 A TW102108788 A TW 102108788A TW I557938 B TWI557938 B TW I557938B
Authority
TW
Taiwan
Prior art keywords
layer
compound layer
doped iii
doped
doping concentration
Prior art date
Application number
TW102108788A
Other languages
English (en)
Other versions
TW201340384A (zh
Inventor
羅明華
李鎭宇
夏興國
郭浩中
Original Assignee
晶元光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 晶元光電股份有限公司 filed Critical 晶元光電股份有限公司
Publication of TW201340384A publication Critical patent/TW201340384A/zh
Application granted granted Critical
Publication of TWI557938B publication Critical patent/TWI557938B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H01L33/325—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen characterised by the doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Description

元件與發光二極體與其製作方法
本發明係關於發光元件，更特別關於具有高透明與低電阻之III-V族化合物層的發光二極體。
下述之發光二極體元件為半導體光源，可發出特定波長或波寬的光。由於發光二極體的諸多特性如小元件尺寸、長壽命、低耗能、與優異的耐久性及可靠性，發光二極體越來越普及。近年來，發光二極體已應用於多種領域如指示燈、感光器、交通號誌、寬帶數據傳輸、以及照明元件。當電壓施加至發光二極體時可讓其發光。
發光二極體的形成方法可為成長多個發光結構於成長基板上。接著將發光結構與下方的成長基板分開為個別的發光二極體晶粒。在分開步驟前，可先將電極或導電墊附加至每一發光二極體晶粒，使發光結構具有導電性。晶圓與形成其上的發光結構一般稱之為磊晶晶圓。接著以封裝基板、視情況採用之螢光材料、與光學元件如透鏡、與反射器封裝發光二極體晶粒，以形成光發射體。
發光二極體通常含有掺雜的III-V族化合物層，而習知的形成方法會降低發光二極體的效能，比如降低光輸出功 率、降低載子移動率、或大幅增加接觸電阻或片電阻。
綜上所述，現有製造發光二極體的方法僅適用於特定目的，而無法完全滿足所有需求。目前仍需新的方法形成掺雜的III-V族化合物層以應用於發光二極體。
本發明一實施例提供一種元件，包括：第一掺雜之III-V族化合物層，具有第一導電性；第二掺雜之III-V族化合物層，具有第二導電性，且第一導電性與第二導電性不同；以及多重量子井層位於第一與第二掺雜之III-V族化合物層之間，其中第一掺雜之III-V族化合物層之掺雜濃度曲線包括指數區段。
本發明一實施例提供一種發光二極體，包括：基板；p型掺雜之III-V族化合物層與n型掺雜之III-V族化合物層位於基板上；以及多重量子井層位於p型掺雜之III-V族化合物層與n型掺雜之III-V族化合物層之間，其中p型掺雜之III-V族化合物層包括第一區域與第二區域，第一區域具有非指數之掺雜濃度特性，而第二區域具有指數之掺雜濃度特性。
本發明一實施例提供一種發光二極體的製作方法，包括：在腔室中成長第一掺雜之III-V族化合物層於基板上；在腔室中成長多重量子井層於第一掺雜之III-V族化合物層上；以及在腔室中成長第二掺雜之III-V族化合物層於多重量子井層上，且第一掺雜之III-V族化合物層與第二掺雜之III-V族化合物層之導電性不同，其中成長第二掺雜之III-V族化合物層時改變腔室的壓力。
40、210、300‧‧‧基板
50‧‧‧未掺雜之半導體層
60、100‧‧‧掺雜之半導體層
80‧‧‧多重量子井層
100A、100B‧‧‧部份
120‧‧‧圖表
130‧‧‧曲線
130A、130B、130C‧‧‧區段
140‧‧‧雷射切割製程
150、170‧‧‧保護層
160‧‧‧開口
180、190‧‧‧金屬層
200A、200B、200C‧‧‧發光二極體晶粒
220、310‧‧‧接合金屬層
230‧‧‧粗糙表面
250、350、370、380‧‧‧金屬接點
270‧‧‧接合材料
320‧‧‧透明接觸層
360‧‧‧接觸層
500‧‧‧方法
510、520、530‧‧‧步驟
600‧‧‧發光模組
610‧‧‧底座
620‧‧‧支架
630‧‧‧燈具
第1及3至10圖係本發明多個實施例中，發光二極體結構的部份剖視圖；第2圖係本發明多個實施例中，發光二極體之一層其掺雜濃度曲線的圖表；第11圖係本發明多個實施例中，製作發光二極體的方法流程圖；以及第12圖係包含第1至10圖中的發光二極體之發光模組。
可以理解的是，本發明提供多個不同實施例或實例，以實施多種實施例中的不同特徵。下述構件與組合的特定實例係用以簡化本發明，僅用以舉例而非侷限本發明。舉例來說，形成第一結構於第二構上的敘述，包括第一與第二結構直接接觸或隔有額外結構的情況。此外，用語如「頂部」、「底部」、「下方」、或「上方」等等，僅是為了描述方便而非限定實施例至任何特定方向。為簡潔起見，可依不同比例任意繪示多種結構。另一方面，本發明之多個實例可重複採用相同標號，但具有相同標號的元件並不必然具有相同的對應關係。
當打開發光二極體的電源時，可讓其發出射線如不同顏色的可見光、紫外線、或紅外線。與習知光源(比如白熾燈泡)相較，發光二極體的優點為小尺寸、低耗能、長壽命、多種光色、較佳的耐久性與可靠性。除了上述優點以外，發光二極的製程便宜且製程容忍度較高，均讓發光二極體在這幾年 越來越普及。
然而現有的發光二極體製程技術有幾個缺點。缺點之一與發光二極體之掺雜的III-V族化合物層之製程有關。III-V族化合物含有元素表中的III族元素與V族元素。舉例來說，發光二極體可含n型掺雜的氮化鎵(n-GaN)層與p型掺雜的氮化鎵(p-GaN)層。現有的發光二極體製程中，III-V族化合物層之高掺雜濃度，會使掺雜的III-V族化合物層(比如p型氮化鎵層)具有缺陷。III-V族化合物層中的缺陷會劣化元件效能，比如因吸光而降低光輸出功率、降低載子移動率而使電流擴散不足、過量的正向電壓、及/或高接觸電阻或片電阻。
依據本發明多個實施例，下述內容將描述半導體光電元件與其製備方法。藉由III-V族化合物層與形成其之較佳製程，可實質上克服前述問題。在下述實施例中，光電元件為發光二極體。第1及3至10圖係發光二極體於不同製程中的部份剖視圖。為了方便理解本發明的概念，將簡化第1及3至10圖。
在第1圖中，提供基板40。圖式中的基板40為磊晶晶圓的一部份。在某些實施例中，基板40包含藍寶石材料、碳化矽、氮化鎵、或矽。基板40之厚度可介於200微米至約1000微米之間。
未掺雜之半導體層50係形成於基板40上。未掺雜之半導體層50不含任何p型掺質或n型掺質。在某些實施例中，未掺雜之半導體層50包含元素表中的III族元素與V族元素的化合物。舉例來說，III族元素可為硼、鋁、鎵、銦、或鉈，而V族元素可為氮、磷、砷、銻、或鉍。在一實施例中，未掺雜 之半導體層50包含未掺雜的氮化鎵(GaN)層。如此一來，未掺雜之半導體層50亦稱作U-GaN層。
未掺雜之半導體層50，可作為基板40與形成其上的層狀物之間的緩衝層以降低應力。未掺雜之半導體層50需具有較少的錯位缺陷與較佳的晶格結構品質，以符合緩衝層所需的效能。在此實施例中，未掺雜之半導體層50的厚度介於約1.5微米至約3.0微米之間。在某些實施例中，未掺雜之半導體層50不存在。換言之，可省略形成未掺雜之半導體層50的步驟。
掺雜之半導體層60係形成於未掺雜之半導體層50上，其形成方法為習知的磊晶成長製程。在一實施例中，掺雜之半導體層60包含n型掺雜的III-V族化合物，比如n型掺雜的氮化鎵(n-GaN)。如此一來，掺雜之半導體層60亦稱作n-GaN層。n型掺質可為氮或矽。在某些實施例中，掺雜之半導體層60之厚度介於約2微米至約4微米之間。
預施應力層係形成於掺雜之半導體層60上。預施應力層可掺有n型掺質如矽。預施應力層可釋放應力並降低量子侷限史塔克效應(QCSE)。量子侷限史塔克效應指的是外部電場對量子井的吸收光譜造成的效應。舉例來說，量子井可為下述的多重量子井層80。預施應力層之厚度可介於約30nm至約80nm之間，但為簡化說明起見而未標示於圖式中。
多重量子井(MQW)層80係形成於掺雜之半導體層60上。多重量子井層80包括交錯排列或週期性排列的主動材料子層，比如氮化鎵與氮化銦鎵(InGaN)。舉例來說，多重量子井層80包含多個氮化鎵子層與多個氮化銦鎵子層彼此交錯，或 以週期性方式排列。在一實施例中，多重量子井層80包含十個氮化鎵子層與十個氮化銦鎵子層彼此交錯。多重量子井層80中的每一子層，其掺雜的導電性均與其相鄰的子層之掺雜的導電性不同。如此一來，多重量子井層80中的多個子層係以交錯的p-n方式排列。多重量子井層80之發光效率取決於交錯的子層之數目與厚度。在某些實施例中，多重量子井層80之厚度介於約90nm至約200nm之間。
電子阻擋層可視情況形成於多重量子井層80上。電子阻擋層可限制多重量子井層80中電子-電洞載子再結合的現象，以改善多重量子井層80的量子效率，並減少所需帶寬以外的射線。在某些實施例中，電子阻擋層可包含掺雜的氮化鋁鎵(AlGaN)材料，其掺質包含鎂。電子阻擋層之厚度可介於約15nm至約20nm之間，但為簡化說明起見而未標示於圖式中。
掺雜之半導體層100係形成於多重量子井層80上。掺雜之半導體層100與掺雜之半導體層60，兩者掺雜的掺質導電性相反。如此一來，當掺雜之半導體層60掺有n型掺質時，掺雜之半導體層100將掺有p型掺質，反之亦然。掺雜之半導體層100包含III-V族化合物，比如氮化鎵化合物。此時掺雜之半導體層100亦可稱之為p型掺雜之氮化鎵(p-GaN)層，掺質可為鎂。基板40與形成其上的多層結構可統稱為磊晶晶圓。
如第1圖所示，掺雜之半導體層100含有兩部份，掺雜之半導體層100之部份100A靠近量子井層80，而部份100B遠離量子井層80。部份100A可稱作P+層，而部份100B可稱作P-層。在某些實施例中，掺雜之半導體層100的厚度介於約 150nm至約200nm之間。然而部份100A實質上比部份100B厚。在某些實施例中，部份100A比部份100B厚許多倍。
在本發明的多個實施例中，部份100A與100B之形成壓力不同。壓力指的是成長層狀物的腔室壓力。進一步來說，形成部份100A的腔室壓力大於形成部份100B的腔室壓力。在形成掺雜之半導體層時，其掺雜濃度等級與腔室壓力呈負指數相關。如此一來，部份100A之掺雜濃度等級將低於部份100B之掺雜濃度等級。換言之，當腔室壓力維持於相對定值時，掺雜之半導體層其不同部份的掺雜濃度等級亦相對平緩，或至少與不同部份的深度呈實質上線性關係。在此實施例中，部份100A的成長方法採用相對定值的腔室壓力，因此部份100A具有平緩或線性的掺雜濃度曲線。然而，當腔室壓力斜向降低時，掺雜之半導體層其部份的掺雜濃度等級，將會依深度不同呈指數增加。在此實施例中，部份100B的成長方法採用斜向降低的腔室壓力，因此部份100B具有呈指數增加的掺雜濃度曲線。
第2圖之圖表120進一步說明上述概念。如第2圖所示，圖表包含互相垂直的X軸與Y軸。X軸指的是深度，而Y軸指的是掺雜濃度等級。圖表120含有對應X軸及Y軸的曲線130。曲線130之區段130A對應掺雜之半導體層的部份100A其不同深度的掺雜濃度，而區段130B對應部份100B其不同深度的掺雜濃度。
如上所述，區段130A實質上為線性，即部份100A的不同深度之間的掺雜濃度等級差異不大。舉例來說，區段 103A之數學式近似於Y=a×X+b，其中X為深度、Y為掺雜濃度等級、而a與b為定值。為使區段130A呈線性，可採用相對定值的腔室壓力成長掺雜之半導體層100的部份100A。在某些實施例中，用以形成部份100A之壓力介於約300毫巴(mbar)至約1大氣壓(atm)之間。如此一來，區段130A之掺雜濃度等級介於約1.0×1019離子數/cm3至約1.5×1019離子數/cm3之間。值得注意的是，曲線130之區段130C並非對應掺雜之半導體層100，而是對應多重量子井層80(由掺雜之半導體層100擴散而來)。
另一方面，區段130B呈指數增加，即磊晶成長的部份100B其掺雜濃度等級隨著深度減少呈指數增加。舉例來說，區段130B之數學式近似於Y=a×e(b×X)，其中X為深度、Y為掺雜濃度等級、而a與b為定值。為使區段130B呈指數曲線狀，在成長掺雜之半導體層100的部份100B時可降低腔室壓力。在某些實施例中，用以形成部份100B之壓力介於約300毫巴(mbar)至約760毫巴(mbar)之間。如此一來，區段130B之掺雜濃度等級介於約1.5×1019離子數/cm3至約1.5×1020離子數/cm3之間。在第2圖的實施例中，掺雜之半導體層100如p型氮化鎵層其掺質為鎂。
在上述的第2圖中，掺雜之半導體層100之不同部份100A與100B其深度對應掺雜濃度等級的曲線特性不同。掺雜之半導體層100之主要部份100A，其成長方法為維持相對低的掺雜濃度等級，比如小於約1.5×1019離子數/cm3。掺雜之半導體層100之薄層部份100B，其成長方法為斜向降低腔室壓力，使其掺雜濃度等級實質上大於部份100A。舉例來說，部份 100B之掺雜濃度等級至少大於部份100A之掺雜濃度等級的五倍。
部份100A的低掺雜濃度等級之優點在於高透光度，在多重量子井層80發出的光穿過部份100A時不會被吸收，可改善發光二極體的光輸出效能。上述光吸收的現象將詳述於後。在許多習知的發光二極體中，以固定壓力成長所有的掺雜之半導體層(如p型氮化鎵層)，造成全部的掺雜之半導體層(如p型氮化鎵層)具有高掺雜濃度，比如大於約1.0×1020離子數/cm3。形成高掺雜之半導體層(如p型氮化鎵層)會導致許多問題，比如吸光後降低發光二極體的光輸出效能。與習知技藝相較，掺雜之半導體層100之主要部份100A具有較低的掺雜濃度等級，可降低現有的吸光問題。如此一來，以本發明實施例形成的發光二極體可讓掺雜之半導體層100吸光的問題降到最小，並具有較佳的光輸出效能。
此外，部份100B之高掺雜濃度等級，有利於後續製程中接觸至金屬構件。金屬材料與部份100B之間的界面具有高掺雜濃度等級。在許多實施例中，部份100B的掺雜濃度等級高於習知發光二極體之掺雜之半導體層(如p型氮化鎵層)之掺雜濃度等級。根據上述理由，本發明實施例形成的發光二極體比習知發光二極體具有更低的接觸電阻、更低的片電阻、與更低的正向電壓。
此外，掺雜之半導體層(如p型氮化鎵層)的部份100B可擴散電流。由於部份100B具有較大的掺雜濃度等級，因此其載子移動率較高，進而比習知的發光二極體具有更佳的電 流擴散效能。雖然高掺雜濃度等級之部份100B會導致較高的缺陷密度，但部份100B只占掺雜之半導體層100的極少部份，而不會對掺雜之半導體層100的整體吸光效能造成太大的負作用。
根據上述理由，本發明實施例中掺雜之半導體層(如p型氮化鎵層)100將同時具有優異的光輸出效能與電性效能(比如低電阻與低電壓)。為達成上述效果，需採用兩階段成長掺雜之半導體層(如p型氮化鎵層)，且這兩階段各自具有其對應的壓力。藉由調整掺雜之半導體層100的成長壓力，掺雜之半導體層100(如p型氮化鎵層)中較高的部份(與金屬材料交界的表面部份)具有高掺雜濃度等級，而較低的部份(主要部份)具有低或中掺雜濃度等級。換言之，習知發光二極體中不加選擇地形成掺雜之半導體層(如p型氮化鎵層)，使其全部都是高掺雜濃度等級。本發明實施例形成之發光二極體在需要高掺雜濃度等級的部份具有高掺雜濃度等級，而在需要低掺雜濃度等級的部份則具有低掺雜濃度等級。
如第3圖所示，將多重量子井層80置於掺雜之半導體層60與100之間，以形成發光二極體的核心部份。當電流(或電荷)施加發光二極體之掺雜的層狀物時，多重量子井層80將發出射線如光。多重量子井層80發出的光色取決於射線的波長。射線可為可見光如藍光，或不可見光如紫外光。藉由改變多重量子井層80之材料組成與結構，可改變其射線的波長與光色。
保護層150係形成於掺雜之半導體層(如p型氮化鎵 層)100上。在某些實施例中，保護層150包含氧化矽、氮化矽、或上述之組合。接著以雷射切割製程140形成開口160於磊晶晶圓中。開口160可延伸至基板40中。
如第4圖所示，移除保護層150。接著形成另一保護層170於磊晶晶圓上與開口160中。在某些實施例中，保護層170包含氧化矽、氮化矽、或上述之組合。接著以微影製程形成金屬層180於掺雜之半導體層(如p型氮化鎵層)100之第二部份100B上，且金屬層180位於開口160之間。微影製程包含一或多道沉積、曝光、烘烤、顯影、與蝕刻等製程。在某些實施例中，金屬層180包含鎳。接著以另一微影製程形成金屬層190於金屬層180上。在某些實施例中，金屬層190包含銀。金屬層180與190可反射多重量子井層80發出的光。
如第5圖所示，沿著開口160分開磊晶晶圓。換言之，分開磊晶晶圓後可形成多個獨立的發光二極體晶粒200A。接著垂直翻轉第5圖中的發光二極體晶粒200A後，將其接合至上方覆有接合金屬層220之基板210。換言之，金屬層190經由接合金屬層220接合至基板210。在某些實施例中，基板210為矽基板，而接合金屬層220包含鈦、鉑、金、錫化金、或上述之合金。接著將基板40自發光二極體晶粒200A移除，且移除方法可為雷射剝離製程。
如第6圖所示，移除未掺雜之半導體層(如氮化鎵層)50，且移除方法可為適當之蝕刻製程。接著粗糙化掺雜之半導體層(如n型氮化鎵層)60的表面，形成粗糙表面230。換言之，掺雜之半導體層其粗糙表面230不平滑，以擴散或散射多重量 子井層80發出的光。如此一來，穿過發光二極體晶粒200A的光可具有較均勻的光輸出。在某些實施例中，粗糙化製程包含蝕刻製程，其蝕刻劑可為氫氧化鉀。
在進行粗糙化製程後，形成另一保護層以覆蓋發光二極體晶粒200A。保護層可為氧化矽、氮化矽、或上述之組合。為簡化說明起見，並不將此保護層標示於圖式中。接著形成多個金屬接點250於掺雜之半導體層(如n型氮化鎵層)60上。金屬接點250之形成方法可為適當的沉積與微影製程。藉由金屬接點250，可電性存取掺雜之半導體層(如n型氮化鎵層)60。
接著可進行額外製程如封裝或測試以完成製作發光二極體。為簡化說明起見，並不詳述這些額外製程。
第1至6圖及對應說明係一實施例之垂直式發光二極體晶粒。下述的第7至9圖及對應說明係另一實施例之垂直式發光二極體晶粒。為了一致性與簡化說明，在下述說明中的垂直式發光二極體其類似構件將採用相同標號標示。
第7圖係發光二極體晶粒200B之中間製程剖視圖。發光二極體晶粒200B包含基板40、形成於基板40上的未掺雜之半導體層(如未掺雜之氮化鎵層)50、形成於未掺雜之半導體層50上的掺雜之半導體層(如n型氮化鎵層)60、形成於掺雜之半導體層60上的多重量子井層80、以及形成於多重量子井層80上的掺雜之半導體層(如p型氮化鎵層)100。如前所述，掺雜之半導體層(如p型氮化鎵層)100包含第一部份100A與第二部份100B，兩者之形成壓力不同，且兩者之掺雜濃度曲線特性亦 不同。發光二極體晶粒200B經由接合材料270接合至基板210。接合材料270可為助焊材料(flux material)，使發光二極體晶粒200B焊接至基板210。
如第8圖所示，將基板40移除，且移除方法可為雷射剝離製程。接著實質上移除未掺雜之半導體層50，且移除方法可為適當的蝕刻製程。與前述之垂直式發光二極體晶粒200A不同，發光二極體晶粒200B不需粗糙化製程且形成金屬層180於掺雜之半導體層(如n型氮化鎵層)60上。在某些實施例中，金屬層180包含鎳。接著形成金屬層190於金屬層180上。在某些實施例中，金屬層190包含銀。如前所述，金屬層180與190可作為反射層以反射多重量子井層80發出的光。
接著以接合金屬層310將發光二極體晶粒200B接合至基板300。在此實施例中，基板300與垂直式發光二極體晶粒200A其基板210之材料類似，接合金屬層310與垂直式發光二極體晶粒200A其接合金屬層220之材料類似。
如第9圖所示，將基板210移除，並以接合材料270將基板210接合至發光二極體晶粒200B。垂直翻轉發光二極體晶粒200B後，形成透明接觸層320於掺雜之半導體層(如p型氮化鎵層)100之第二部份100B上。在某些實施例中，透明接觸層320包含銦錫氧化物(ITO)。接著形成金屬接點(又稱接觸墊)350於透明接觸層320上。金屬接點350之形成方法可為合適的沉積與微影製程。藉由金屬接點350，可電性存取掺雜之半導體層(如p型氮化鎵層)100。此外，可形成保護層以覆蓋發光二極體晶粒200B的表面。未簡化說明，並不標示此保護層於圖示 中。
與垂直式發光二極體200A相較，垂直式發光二極體晶粒200B上下顛倒。換言之，金屬接點350係形成於垂直式發光二極晶粒200B其掺雜之半導體層(p型氮化鎵層)100上，而非如發光二極體晶粒200A形成於掺雜之半導體層(n型氮化鎵層)60上。上述差異來自於額外的基板接合製程，而垂直式發光二極體晶粒200B具有與前述垂直式發光二極體晶粒200A相同的優點。
雖然上述實施例均為垂直式發光二極體晶粒，但可理解相同概念亦可應用至水平式發光二極體晶粒。舉例來說，第10圖為水平式的發光二極體晶粒200C。為了一致性與簡化說明，下述說明中的水平式發光二極體晶粒200C與垂直式發光二極體晶粒200A與200B類似的構件將採用相同標號標示。水平式發光二極體晶粒200C包含基板(如藍寶石基板)40、形成於基板40上的未掺雜之半導體層(如未掺雜之氮化鎵層)50、形成於未掺雜之半導體層50上的掺雜之半導體層(如n型氮化鎵層)60、形成於掺雜之半導體層60上的多重量子井層80、以及形成於多重量子井層80上的掺雜之半導體層(如p型氮化鎵層)100。如前所述，掺雜之半導體層(如p型氮化鎵層)100包含第一部份100A與第二部份100B，兩者之形成壓力不同，且兩者之掺雜濃度曲線特性亦不同。接觸層360係形成於掺雜之半導體層(如p型氮化鎵層)100上。金屬接點370與380分別形成於接觸層360與掺雜之半導體層60上，以電性存取發光二極體晶粒200C。
第11圖係本發明多個實施例中，製作光電元件的方法500之流程圖。如第11圖所示，方法500之步驟510形成第一掺雜之III-V族化合物層於基板上。在某些實施例中，第一掺雜之III-V族化合物層為n型掺雜的氮化鎵層，而基板為藍寶石基板。方法500之步驟520成長多重量子井層於第一掺雜之III-V族化合物層上。
方法500之步驟530形成第二掺雜之III-V族化合物層於多重量子井層上，在成長過程中的腔室壓力斜向下降至某一壓力。第二掺雜之III-V族化合物層與第一掺雜之III-V族化合物層的導電性不同。在某些實施例中，第二掺雜之III-V族化合物層為p型掺雜之氮化鎵層。在某些實施例中，成長p型掺雜之氮化鎵層分為兩階段。第一階段採用第一壓力成長p型掺雜之氮化鎵層的第一部份。p型掺雜之氮化鎵層的第一部份具有實質上線性的掺雜濃度曲線。第二階段採用第二壓力成長p型掺雜之氮化鎵層的第二部份。p型掺雜之氮化鎵層的第二部份具有實質上指數性的掺雜濃度曲線。p型掺雜之氮化鎵層的第一部份之厚度是第二部份之厚度的許多倍。p型掺雜之氮化鎵層的第一部份之掺雜濃度等級實質上小於第二部份的掺雜濃度等級。
可以理解的是，在步驟510至530之前、之間、或之後可進行其他額外步驟，以完成製作光電元件。舉例來說，某些實施例在步驟530後形成金屬層於第二掺雜之III-V族化合物層上。金屬層係接合至接合基台(submount)。之後移除基板以露出第一掺雜之III-V族化合物層，再粗糙化第一掺雜之 III-V族化合物層的表面。接著形成一或多個金屬接點於第一掺雜之III-V族化合物層的粗糙表面上。為簡化說明，在此不詳述其他製程。
第12圖係含有本發明多個實施例之前述發光二極體的發光模組600。發光模組600包含底座610、連接至底座610之支架620、與連接至支架的燈具630。在某些實施例中，燈具630為筒燈(down lamp)或筒燈發光模組。在其他實施例中，燈具630可為其他合適的燈具。燈具630採用第1-11圖所述之發光二極體作為其光源。換言之，發光模組600之燈具630其發光二極體為包含p型氮化鎵層之垂直式發光二極體。P型氮化鎵層分為P-層與P+層，且成長P+層的腔室壓力斜向降低。如此一來，P+層具有指數型的掺雜濃度曲線。
與現有的發光二極體相較，上述實施例中的發光二極體具有多種優點。可以理解的是，上述內容不必完全討論所有優點，不同實施例可提供額外優點，且所有實施例並不需符合特定優點。
本發明實施例中的發光二極體其優點之一為改善光輸出功率。如前所述，p型氮化鎵層的主要部份具有較低的掺雜濃度等級，可減少p型氮化鎵層的缺陷與降低其吸光量。如此一來，發光二極體可反射與穿過更多光而非吸收光，進而增加光輸出功率效能。
本發明實施例中的發光二極體其另一優點，係降低發光二極體晶粒的接觸電阻或片電阻。由於p型氮化鎵層之表面部份(P+層)在掺雜時的腔室壓力斜向降低，因此其掺雜濃 度等級呈指數增加。換言之，P+層具有較高的掺雜濃度等級，可讓形成其上的金屬層與P+層具有較佳的界面。如此一來，除了可降低接觸電阻或片電阻外，還可降低正向電壓。此外，由於P+層具有較高的掺雜濃度等級，其載子移動率亦較高，進而改善其電流擴散能力。
在本發明一實施例中，發光裝置包含第一掺雜之III-V族化合物層，具有第一導電性；第二掺雜之III-V族化合物層，具有第二導電性，且第一導電性與第二導電性不同；以及多重量子井層位於第一與第二掺雜之III-V族化合物層之間，其中第一掺雜之III-V族化合物層之掺雜濃度曲線包括指數區段。
在某些實施例中，第一掺雜之III-V族化合物層係p型掺雜之氮化鎵層；以及第一掺雜之III-V族化合物層掺雜鎂。
在某些實施例中，掺雜濃度曲線為該第一掺雜之III-V族化合物層之深度的函數。
在某些實施例中，掺雜濃度曲線更包括趨近線性的區段。在某些實施例中，第一掺雜之III-V族化合物層包括第一部份與第二部份，且第一部份比第二部份靠近多重量子井層；掺雜濃度曲線中趨近線性的區段對應第一掺雜之III-V族化合物層的第一部份；以及掺雜濃度曲線中的指數區段對應第一掺雜之III-V族化合物層的第二部份。在某些實施例中，第一部份的厚度比第二部份的厚度大許多倍。
在某些實施例中，指數區段之掺雜濃度等級介於約1.5×1019離子數/cm3至約1.5×1020離子數/cm3之間；且趨近線 性的區段之掺雜濃度等級介於約1.0×1019離子數/cm3至約1.5×1019離子數/cm3之間。
在某些實施例中，光電晶粒包括垂直式發光二極體晶粒。
在某些實施例中，發光裝置更包括發光模組以實施光電晶粒。
本發明另一實施例提供之發光二極體，包括：基板；p型掺雜之III-V族化合物層與n型掺雜之III-V族化合物層位於基板上；多重量子井層位於p型掺雜之III-V族化合物層與n型掺雜之III-V族化合物層之間，其中p型掺雜之III-V族化合物層包括第一區域與第二區域，第一區域具有非指數之掺雜濃度特性，而第二區域具有指數之掺雜濃度特性。
在某些實施例中，p型掺雜之III-V族化合物層的第一區域比該第二區域靠近多重量子井層。
在某些實施例中，p型掺雜之III-V族化合物層包括氮化鎵材料；p型掺雜之III-V族化合物層的第一區域的掺雜濃度介於約1.0×1019離子數/cm3至約1.5×1019離子數/cm3之間；以及p型掺雜之III-V族化合物層的第二區域的掺雜濃度介於約1.5×1019離子數/cm3至約1.5×1020離子數/cm3之間。
在某些實施例中，非指數之掺雜濃度特性包括實質上線性的掺雜濃度曲線。
在某些實施例中，第一區域之深度比第二區域之深度大許多倍。
在某些實施例中，發光二極體係垂直式發光二極 體；以及基板係氮化鎵基板、矽黏著基台、陶瓷黏著基台、或金屬黏著基台。
本發明又一實施例提供製作發光二極體的方法，包括：在腔室中成長第一掺雜之III-V族化合物層於基板上；在腔室中成長多重量子井層於第一掺雜之III-V族化合物層上；以及在腔室中成長第二掺雜之III-V族化合物層於多重量子井層上，且第一掺雜之III-V族化合物層與第二掺雜之III-V族化合物層之導電性不同，其中成長第二掺雜之III-V族化合物層時斜向降低腔室的壓力至某一壓力。
在某些實施例中，第二掺雜之III-V族化合物層係p型掺雜之氮化鎵層，且成長第二掺雜之III-V族化合物層之步驟包括：以第一壓力成長第二掺雜之III-V族化合物層之第一部份，使第一部份具有實質上線性的掺雜濃度曲線；以及以第二壓力成長第二掺雜之III-V族化合物層之第二部份，使第二部份具有實質上指數的掺雜濃度曲線，其中第二壓力小於第一壓力。在某些實施例中，第一部份之厚度比第二部份之厚度大許多倍。在某些實施例中，第一部份之掺雜濃度等級實質上小於第二部份之掺雜濃度等級。
在某些實施例中，在成長第二掺雜之III-V族化合物層後，更包括：形成金屬層於第二掺雜之III-V族化合物層上；接合金屬層至黏著基台；接著移除基板以露出第一掺雜之III-V族化合物層；粗糙化第一掺雜之III-V族化合物層的表面；以及形成一或多個金屬接點於第一掺雜之III-V族化合物層其粗糙化的表面上。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
60‧‧‧掺雜之半導體層
80‧‧‧多重量子井層
100A、100B‧‧‧部份
170‧‧‧保護層
180、190‧‧‧金屬層
200A‧‧‧發光二極體晶粒
210‧‧‧基板
220‧‧‧接合金屬層
230‧‧‧粗糙表面
250‧‧‧金屬接點

Claims (7)

  1. 一種元件，包括：一第一掺雜之III-V族化合物層，具有一第一導電性；一第二掺雜之III-V族化合物層，具有一第二導電性，且該第一導電性與該第二導電性不同；以及一多重量子井層位於該第一與第二掺雜之III-V族化合物層之間；其中該第一掺雜之III-V族化合物層之掺雜濃度曲線包括一指數區段與一趨近線性的區段；其中該第一掺雜之III-V族化合物層包括一第一部份與一第二部份，且該第一部份比該第二部份靠近該多重量子井層；該掺雜濃度曲線中趨近線性的區段對應該第一掺雜之III-V族化合物層的該第一部份；以及該掺雜濃度曲線中的指數區段對應第一掺雜之III-V族化合物層的該第二部份；其中該第一掺雜之III-V族化合物層的掺質擴散至該多重量子井層中。
  2. 如申請專利範圍第1項所述之元件，其中該第一部份的厚度比該第二部份的厚度大許多倍。
  3. 如申請專利範圍第1項所述之元件，其中：該指數區段之掺雜濃度等級介於約1.5×1019離子數/cm3至約1.5×1020離子數/cm3之間；以及該趨近線性的區段之掺雜濃度等級介於約1.0×1019離子數/cm3至約1.5×1019離子數/cm3之間。
  4. 一種發光二極體，包括：一基板；一p型掺雜之III-V族化合物層與一n型掺雜之III-V族化合物層位於該基板上；以及一多重量子井層位於該p型掺雜之III-V族化合物層與該n型掺雜之III-V族化合物層之間，其中該p型掺雜之III-V族化合物層的掺質擴散至該多重量子井層中；其中該p型掺雜之III-V族化合物層包括一第一區域與一第二區域，該第一區域具有趨近線性之掺雜濃度特性，而該第二區域具有指數之掺雜濃度特性，其中該p型掺雜之III-V族化合物層的該第一區域比該第二區域靠近該多重量子井層。
  5. 如申請專利範圍第4項所述之發光二極體，其中該p型掺雜之III-V族化合物層包括一氮化鎵材料；該p型掺雜之III-V族化合物層的該第一區域的掺雜濃度介於約1.0×1019離子數/cm3至約1.5×1019離子數/cm3之間；以及該p型掺雜之III-V族化合物層的該第二區域的掺雜濃度介於約1.5×1019離子數/cm3至約1.5×1020離子數/cm3之間；其中該第一區域之深度比該第二區域之深度大許多倍。
  6. 一種發光二極體的製作方法，包括：在一腔室中成長一第一掺雜之III-V族化合物層於一基板上；在該腔室中成長一多重量子井層於該第一掺雜之III-V族化合物層上；以及 在該腔室中成長一第二掺雜之III-V族化合物層於該多重量子井層上，且該第一掺雜之III-V族化合物層與該第二掺雜之III-V族化合物層之導電性不同；其中成長該第二掺雜之III-V族化合物層時改變該腔室的壓力，其中該第二掺雜之III-V族化合物層係一p型掺雜之氮化鎵層，且成長該第二掺雜之III-V族化合物層之步驟包括：以第一壓力成長該第二掺雜之III-V族化合物層之一第一部份，使該第一部份具有實質上線性的掺雜濃度曲線；以及以第二壓力成長該第二掺雜之III-V族化合物層之一第二部份，使該第二部份具有實質上指數的掺雜濃度曲線，其中該第二掺雜之III-V族化合物層的該第一部份比該第二部份靠近該多重量子井層；其中該第二壓力小於該第一壓力，且該第二掺雜之III-V族化合物層的掺質擴散至該多重量子井層中。
  7. 如申請專利範圍第6項所述之發光二極體的製作方法，其中該第一部份之厚度比該第二部份之厚度大許多倍，且其中該第一部份之掺雜濃度等級實質上小於該第二部份之掺雜濃度等級。
TW102108788A 2012-03-13 2013-03-13 元件與發光二極體與其製作方法 TWI557938B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/418,663 US9312432B2 (en) 2012-03-13 2012-03-13 Growing an improved P-GaN layer of an LED through pressure ramping

Publications (2)

Publication Number Publication Date
TW201340384A TW201340384A (zh) 2013-10-01
TWI557938B true TWI557938B (zh) 2016-11-11

Family

ID=49136403

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102108788A TWI557938B (zh) 2012-03-13 2013-03-13 元件與發光二極體與其製作方法

Country Status (4)

Country Link
US (1) US9312432B2 (zh)
JP (2) JP2013191848A (zh)
CN (1) CN103311397B (zh)
TW (1) TWI557938B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130059026A (ko) * 2011-11-28 2013-06-05 서울옵토디바이스주식회사 에피층을 성장 기판으로부터 분리하는 방법
KR20130128931A (ko) * 2012-05-18 2013-11-27 삼성전자주식회사 Ｎ형 알루미늄 갈륨 나이트라이드 박막 및 자외선 발광소자
DE102012112796B4 (de) * 2012-12-20 2019-09-19 Novaled Gmbh Vertikaler organischer Transistor, Schaltungsanordnung und Anordnung mit vertikalem organischen Transistor sowie Verfahren zum Herstellen
US10332882B2 (en) * 2013-12-30 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having protective structure over shallow trench isolation region and fabricating method thereof
KR102320790B1 (ko) * 2014-07-25 2021-11-03 서울바이오시스 주식회사 자외선 발광 다이오드 및 그 제조 방법
JP6281469B2 (ja) * 2014-11-03 2018-02-21 豊田合成株式会社 発光素子の製造方法
KR20170108321A (ko) * 2016-03-17 2017-09-27 주식회사 루멘스 발광 다이오드
CN107305919A (zh) * 2016-04-18 2017-10-31 中国科学院半导体研究所 P型氮化镓及其制备方法、包含其的半导体器件
JP7228176B2 (ja) * 2017-11-10 2023-02-24 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6608328B2 (en) * 2001-02-05 2003-08-19 Uni Light Technology Inc. Semiconductor light emitting diode on a misoriented substrate
US20050003100A1 (en) * 2001-11-17 2005-01-06 Gram Jes Tougaard Painting and hardening of the paint on moulded parts in a tool with a turnable mould part
TW200822480A (en) * 2006-09-27 2008-05-16 Mitsubishi Electric Corp Semiconductor light-emitting devices

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211239A (ja) 1991-09-12 1993-08-20 Texas Instr Inc <Ti> 集積回路相互接続構造とそれを形成する方法
JP2713095B2 (ja) * 1993-01-08 1998-02-16 日亜化学工業株式会社 半導体発光素子およびその製造方法
DE4314907C1 (de) 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5391917A (en) 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
JP3323324B2 (ja) 1993-06-18 2002-09-09 株式会社リコー 発光ダイオードおよび発光ダイオードアレイ
JP3250438B2 (ja) * 1995-03-29 2002-01-28 日亜化学工業株式会社 窒化物半導体発光素子
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
EP2270845A3 (en) 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
JP3322179B2 (ja) * 1997-08-25 2002-09-09 松下電器産業株式会社 窒化ガリウム系半導体発光素子
US6037822A (en) 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US5998292A (en) 1997-11-12 1999-12-07 International Business Machines Corporation Method for making three dimensional circuit integration
JP3516434B2 (ja) 1997-12-25 2004-04-05 昭和電工株式会社 化合物半導体発光素子
JPH11274556A (ja) * 1998-03-26 1999-10-08 Fujitsu Ltd 半導体発光素子及びその製造方法
US6194742B1 (en) * 1998-06-05 2001-02-27 Lumileds Lighting, U.S., Llc Strain engineered and impurity controlled III-V nitride semiconductor films and optoelectronic devices
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6444576B1 (en) 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
US6531328B1 (en) 2001-10-11 2003-03-11 Solidlite Corporation Packaging of light-emitting diode
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
EP1472730A4 (en) 2002-01-16 2010-04-14 Mann Alfred E Found Scient Res HOUSING FOR ELECTRONIC CIRCUITS WITH REDUCED SIZE
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US7030481B2 (en) 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US7111149B2 (en) 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
TWI251313B (en) 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
JP2005159299A (ja) 2003-10-30 2005-06-16 Sharp Corp 半導体発光素子
US7335972B2 (en) 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
KR100588904B1 (ko) 2003-12-31 2006-06-09 동부일렉트로닉스 주식회사 구리 배선 형성 방법
JP4467318B2 (ja) 2004-01-28 2010-05-26 Ｎｅｃエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
US7508001B2 (en) 2004-06-21 2009-03-24 Panasonic Corporation Semiconductor laser device and manufacturing method thereof
US7262495B2 (en) 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
WO2006065010A1 (en) * 2004-12-13 2006-06-22 Lg Chem, Ltd. METHOD FOR MANUFACTURING G a N-BASED LIGHT EMITTING DIODE USING LASER LIFT-OFF TECHNIQUE AND LIGHT EMITTING DIODE MANUFACTURED THEREBY
US7619296B2 (en) 2005-02-03 2009-11-17 Nec Electronics Corporation Circuit board and semiconductor device
KR100593937B1 (ko) 2005-03-30 2006-06-30 삼성전기주식회사 Ｓｉ기판을 이용한 ＬＥＤ 패키지 및 그 제조방법
TW200711171A (en) * 2005-04-05 2007-03-16 Toshiba Kk Gallium nitride based semiconductor device and method of manufacturing same
US7297574B2 (en) 2005-06-17 2007-11-20 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
GB2432455A (en) 2005-11-17 2007-05-23 Sharp Kk Growth of a semiconductor layer structure
KR100721147B1 (ko) 2005-11-23 2007-05-22 삼성전기주식회사 수직구조 질화갈륨계 발광다이오드 소자
US8610134B2 (en) * 2006-06-29 2013-12-17 Cree, Inc. LED package with flexible polyimide circuit and method of manufacturing LED package
KR100867529B1 (ko) 2006-11-14 2008-11-10 삼성전기주식회사 수직형 발광 소자
US8399273B2 (en) 2008-08-18 2013-03-19 Tsmc Solid State Lighting Ltd. Light-emitting diode with current-spreading region
CN101359707A (zh) * 2008-09-11 2009-02-04 杭州士兰明芯科技有限公司 一种发光二极管及其制作方法
TWI422075B (zh) * 2009-03-13 2014-01-01 Advanced Optoelectronic Tech 覆晶式半導體光電元件之結構及其製造方法
EP2518783B1 (en) * 2009-12-21 2016-04-13 Kabushiki Kaisha Toshiba Nitride semiconductor light-emitting element and method for manufacturing same
US8507940B2 (en) 2010-04-05 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation by through silicon plugs
JP5175918B2 (ja) * 2010-12-01 2013-04-03 株式会社東芝 半導体発光素子
US20120171797A1 (en) * 2010-12-08 2012-07-05 Applied Materials, Inc. Seasoning of deposition chamber for dopant profile control in led film stacks
US20130221320A1 (en) 2012-02-27 2013-08-29 Tsmc Solid State Lighting Ltd. Led with embedded doped current blocking layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6608328B2 (en) * 2001-02-05 2003-08-19 Uni Light Technology Inc. Semiconductor light emitting diode on a misoriented substrate
US20050003100A1 (en) * 2001-11-17 2005-01-06 Gram Jes Tougaard Painting and hardening of the paint on moulded parts in a tool with a turnable mould part
TW200822480A (en) * 2006-09-27 2008-05-16 Mitsubishi Electric Corp Semiconductor light-emitting devices

Also Published As

Publication number Publication date
JP2015092634A (ja) 2015-05-14
CN103311397B (zh) 2017-07-11
US20130240831A1 (en) 2013-09-19
JP2013191848A (ja) 2013-09-26
US9312432B2 (en) 2016-04-12
TW201340384A (zh) 2013-10-01
CN103311397A (zh) 2013-09-18

Similar Documents

Publication Publication Date Title
TWI557938B (zh) 元件與發光二極體與其製作方法
JP7022997B2 (ja) 半導体素子およびこれを含む半導体素子パッケージ
US9130122B2 (en) Light emitting diode
TWI518877B (zh) 發光二極體封裝結構與封裝發光二極體的方法及發光裝置
TWI307561B (en) Semiconductor light-emitting device and method of manufacturing the same
US20150055671A1 (en) Photonic devices with embedded hole injection layer to improve efficiency and droop rate
KR20100095134A (ko) 발광소자 및 그 제조방법
TW201336107A (zh) 裝置及發光二極體與其形成方法
JP2008004587A (ja) 半導体発光素子及びその製造方法並びに化合物半導体発光ダイオード
WO2017206771A1 (zh) 一种不可见光发光二极管及其制作方法
TWI559569B (zh) 光學裝置及照明設備
US9941443B2 (en) Semiconductor light emitting device
US20140162386A1 (en) Semiconductor light-emitting device and method for manufacturing the same
JP2007299846A (ja) 半導体発光素子及びその製造方法
TWI618264B (zh) 光電元件及其製造方法
KR20190099620A (ko) 나노 입자를 이용한 고효율 led
TWI568022B (zh) 半導體堆疊結構
US10396246B2 (en) Optoelectronic device and method for manufacturing the same
TWI669834B (zh) 光電元件及其製造方法
KR20120047714A (ko) 발광 다이오드 소자 및 이의 제조방법
TWI625869B (zh) 光電元件及其製造方法
KR20140131695A (ko) 질화물 반도체 발광소자 및 그 제조방법
TW201415659A (zh) 具良好電性接觸反射鏡的發光二極體
KR20150096044A (ko) 발광 소자 및 발광 소자의 제조 방법
KR20150081500A (ko) 발광소자 및 조명시스템