TWI557823B - 自動測試設備及由其執行的方法 - Google Patents

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周嘉浩
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泰瑞達公司
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/26—Measuring noise figure; Measuring signal-to-noise ratio

Description

自動測試設備及由其執行的方法
此專利申請案一般係關於配置為檢測一待測裝置(DUT)之信號特性的自動測試設備(ATE)。
ATE測試DUT的信號特性。例如，ATE可測定DUT的信號雜訊(SNR)比。然而，若ATE的雜訊底(noise floor)高於DUT的雜訊性能層級則會出現問題。這意味著ATE的雜訊比DUT更多。ATE的雜訊因而妨礙DUT的雜訊測量。結果，ATE無法準確地測量DUT的雜訊特性。
此專利申請案敘述用於檢測DUT之信號特性(例如，DUT的SNR比)的方法及設備。
除此之外，此專利申請案敘述自動測試設備(ATE)，其包括：一待測裝置(DUT)，其為一含有確定性及隨機(雜訊底)頻譜內容兩者之輸出信號的源；一電路，其將來自該DUT的刺激信號分為一第一信號及一第二信號；一第一ATE通道，其接收該第一信號，其中該第一ATE通道添加一第一雜訊底至該第一信號，以產生一第一通道信號；一第二ATE通道，其接收該第二信號，其中該第二ATE通道添加一第二雜訊底至該第二信號，以產生一第二通道信號；以及處理邏輯，以：估計來自該DUT之該信號中之確定性頻譜成 分之第一功率，並以該第一通道信號及第二通道信號為基礎來估計一第二總功率。該ATE可包括在此申請案中所述之任何的一或多個特徵，其實例如下。
該處理邏輯可包括用於以該第一通道信號及該第二通道信號之交叉相關為基礎來估計該第二總功率的電路系統。該電路系統可包括一單一累加器，其用於在擷取來自該第一通道及該第二通道之樣本時，累加一來自該交叉相關的值。
DUT信號中的確定性頻譜成分可包括至少一個頻率。該處理邏輯可包括用於估計該第一功率的電路系統，且該電路系統可包括一第一單段(bin)離散傅立葉轉換(DFT)方塊，其對應該第一通道，以用於產生該第一通道信號之一第一組係數；以及一第二單段離散傅立葉轉換(DFT)方塊，其對應該第二通道，以用於產生該第二通道信號之一第二組係數。
至少一個該第一及第二單段離散傅立葉轉換(DFT)方塊可包括一第一累加器及一第二累加器，各自用於在擷取來自該第一通道及該第二通道的樣本時，累加一組對應的係數。該第一累加器可配置為累加該些係數的實部，且該第二累加器可配置為累加該些係數的虛部。至少一個頻率可包括一基本頻率及/或一基本頻率的諧波。
該電路系統可配置為從該第一及第二單段離散DFT方塊接收係數，並結合該些係數來測定該第一功率。該第一功率可在一固定數量的時間點內進行估計。
該處理邏輯可配置為從該第一功率及該第二總功率計算一雜訊底。計算出的該雜訊底可低於該第一雜訊底及該第二雜訊底。該處理邏輯可配置為針對該DUT計算信號雜訊比。該處理邏輯可包括一現場可程式閘陣列(FPGA)。該第二總功率可包括該第一通道信號及該第二通道信號之該交叉相關之一合計功率。
除此之外，此專利申請案敘述一藉由自動測試設備(ATE)執行的方法，該方法包含以下步驟：將來自一待測裝置(DUT)之包含確定性及隨機(雜訊底)頻譜成分兩者的刺激信號分為一第一信號及一第二信號；在該ATE之一第一通道中接收該第一信號，其中該第一通道添加一第一雜訊底至該第一信號，以產生一第一通道信號；在該ATE之一第二通道中接收該第二信號，其中該第二通道添加一第二雜訊底至該第二信號，以產生一第二通道信號；並使用處理邏輯來：估計來自該DUT之該確定性刺激信號之一第一功率；並以該第一通道信號及該第二通道信號為基礎估計一第二總功率。該ATE可包括在此申請案中所述之任何一或多個特徵，其實例於上文提出。
除此之外，此專利申請案ATE，其包括：一ATE參考源通道，其產生含有確定性及隨機(不需要的雜訊底)頻譜成分兩者之一刺激信號；一電路，其將該參考源信號分為一第一信號及一第二信號；一第一DUT，其接收該第一信號，其中該第一DUT具有一第一雜訊底，其產生一第一通道信號；一第二DUT，其接收該第二信號，其中該第二DUT具 有一第二雜訊底，其產生一第二通道信號；以及處理邏輯，其：估計該第一DUT通道之一第一功率；估計該第二DUT通道之一第二功率；使用該第一通道信號及該第二通道信號之交叉相關來估計該第一DUT通道及該第二DUT通道間的相關功率；並以該第一功率、該第二功率及該相關功率為基礎來估計該第一DUT通道雜訊功率及該第二DUT通道雜訊功率。該ATE可包括在此申請案中所述之任何一或多個特徵，其實例如下。
該處理邏輯可包括電路系統，其用於以該第一通道信號的自相關為基礎估計該第一功率。該電路系統可包括一單一累加器，其用於在擷取來自該第一通道的樣本時，累加一來自該自相關的值。
該處理邏輯包括用於估計該相關功率的電路系統。該電路系統可包括一單一累加器，其用於在擷取來自該第一通道及該第二通道之樣本時，累加來自該第一通道信號及該第二通道信號間之該交叉相關的值，其中該相關功率包含刺激信號(確定性)功率及刺激雜訊(隨機)功率。
該參考源信號可包括至少一個頻率。該處理邏輯可包括用於估計刺激信號功率的電路系統。該電路系統可包括一第一單段離散傅立葉轉換(DFT)方塊，其對應該第一通道，以用於產生該第一通道信號之一第一組係數；以及一第二單段離散傅立葉轉換(DFT)方塊，其對應該第二通道，以用於產生該第二通道信號之一第二組係數。
該處理邏輯可配置為執行包含下列之操作：以該第一 組係數及該第二組係數之交叉相關為基礎估計第一刺激信號功率，並以該第一組係數的自相關為基礎估計第二刺激信號功率。該處理邏輯可配置為執行包含下列之操作：使用該第一DUT通道信號之自相關來估計該第一功率；使用該第二DUT通道信號之自相關來估計該第二功率；藉由從該第一功率減去該相關功率來估計該第一DUT通道雜訊功率；並藉由從該第二功率減去該相關功率來估計該第二DUT通道雜訊功率。
可結合包括發明內容這一段在內之本專利申請案中所述的任二或多個特性，以形成在此專利申請案中未具體敘述的實施例。
前文的所有或部分內容可實現為由指令組成的電腦程式產品，這些指令係儲存在一或多個非暫時性且機器可讀取的儲存媒體上，並可在一或多個處理裝置上執行。前文的全部或部分內容可實現為一設備、方法或系統，其可包括一或多個處理裝置及儲存可執行指令的記憶體，以實現功能。
在附圖與下文敘述中提出一或多個實例的細節。當可由敘述、圖式及申請專利範圍明白進一步的特徵、實施態樣及優點。
半導體製造商通常會在不同生產階段測試半導體裝置。在製造期間，於單一矽晶圓上製成大量的積體電路。 將晶圓切割成稱為晶粒的個別積體電路。將每一晶粒載入一框架，附接接合導線來將晶粒連接至由框架開始延伸的導線。接著將加載的框架封裝在塑膠或另一封裝材料中，以製成成品。
在製造過程中，盡可能早地檢測並丟棄缺陷零件，對製造商而官是一經濟誘因。因此，許多半導體製造商在將晶圓切割為晶粒前，係在晶圓層級進行積體電路的測試。標記出缺陷電路，且通常在封裝前將之丟棄，從而省下封裝缺陷晶粒的成本。作為最終檢查，許多製造商在裝運前會測試每一成品。
為了測試大量的半導體部件，製造商通常使用自動測試設備(「ATE」或「測試器」)。響應一測試程式中的指令，ATE自動產生欲施加至積體電路的輸入訊號，並監控輸出訊號。ATE將輸出訊號與預期的響應相比較，以決定待測裝置或「DUT」是否有缺陷。
習慣上，部件式ATE會設計成兩個不同部分。第一部分稱為「測試頭」，其包括位置可接近DUT的電路系統(例如，驅動電路系統、接收電路系統及短電路徑對其有利的其他電路系統)。第二部分稱為「測試器主體」，其係經由纜線連接至測試頭，並包含可不接近DUT的電子設備。
特殊機器接連地移動並電連接多個裝置至ATE。在半導體晶圓層級係使用一「探測器」來移動裝置。在封裝裝置層級係使用一「機械手」來移動裝置。探測器、機械手及其他用於相對ATE定位DUT的裝置通常已知為「周邊設 備」。周邊設備通常包括為了測試而放置DUT的一地點。周邊設備將DUT饋送至測試地點，ATE測試DUT，且周邊設備移動DUT遠離測試地點，以便可對另一DUT進行測試。
在ATE於DUT上所執行的測試之中有DUT之信號特性的測試，其包括由DUT產生的雜訊量。在一實施方式中，ATE包括多個通道-各自用於測試一對應的DUT。然而，ATE的個別通道無法用來對具有比ATE之雜訊底更低之雜訊功率位準的DUT作出準確的雜訊測量。不過，可在這類DUT上對每一DUT使用多個ATE通道作出雜訊相關測量。例如，可將DUT連接至多個通道來取代將DUT連接至ATE的單一個通道。來自該單一DUT的信號可如下述般交叉相關，以移除至少一些ATE通道雜訊，從而致能低於ATE之雜訊底之DUT雜訊的測量。
為了作出低於ATE雜訊底之DUT雜訊的測量，ATE係配置為具有一電路，以將來自DUT的信號分為一第一信號及一第二信號。一第一通道接收該第一信號，並添加第一雜訊至該第一信號來產生一第一通道信號。一第二通道接收該第二信號，並添加第二雜訊至該第二信號來產生第二通道信號。第一雜訊及第二雜訊可為ATE通道雜訊，兩者均可高於DUT的雜訊底。該等亦為彼此無關，且各自與DUT雜訊無關。將ATE中的處理邏輯程式化為使第一通道信號之一版本與第二通道信號之一版本相關，從而在計算來自DUT的雜訊功率時排除至少一些ATE雜訊。處理邏輯以致能相關約即時執行的速度操作(例如，在擷取來自第一通道 及第二通道樣本時)。
圖1顯示配置為測量低於ATE之雜訊底之DUT雜訊的實例ATE 10。特別地，圖1顯示ATE的兩個通道：第一通道12及第二通道14。雖在圖1中僅顯示兩個通道，ATE 10可包括其他通道。可如圖1所示般地配置這些其他的通道對。或者，可將個別的通道連接至個別的DUT，以，例如測試具有不低於ATE 10之雜訊底之性能位準的DUT。
在圖1中，通道12及14包括分裂器電路16。在此實例中，分裂器電路16為一電阻分壓器電路，雖然可使用其他的功率分裂電路配置。在此實例中，電阻分壓器電路包括電阻器18及20，其電阻值約相同。結果，來自DUT 22之一信號將約略均等地在通道12及通道14之間分裂。每一ATE測量通道基本上因而接收相同信號之一副本。每一ATE通道亦添加雜訊24、26(雜訊底)至其來自DUT 22的對應信號。此雜訊並非故意添加，而是通道的固有性質。配置(例如，製造)通道12及14，以便將約略相同的總雜訊添加至每一通道。位於/來自每一通道的雜訊並不與位於/來自任何其他通道的雜訊相關。位於每一通道的雜訊亦與來自DUT的雜訊無關。如下文所解釋的，可交叉相關來自兩個ATE通道的測量，以移除至少一些的該通道雜訊，從而致能具有低於任一通道之雜訊底之雜訊底位準之DUT雜訊性能的檢測。
每一個ATE測量通道12及14包括通道電路系統28及30，例如類比至數位轉換器(未顯示)，以數位化對應的 通道信號(其包括通道雜訊)。所得之數位化信號係藉由通道電路系統中之對應的測量電路所測量，並輸出至交叉相關(Xcorr)電路系統32。在此實例中，使用例如現場可程式閘陣列(FPGA)之可程式邏輯來實現交叉相關電路系統32。或者，可使用專用的特殊應用積體電路系統(ASIC)、一或多個數位信號處理器(DSP)或任何處理邏輯元件的組合來實現交叉相關電路系統32。
交叉相關電路系統32使添加在每一測量通道中的無關雜訊衰減，並產生更準確的DUT SNR測量。該電路系統輸出一或多個信號34，可自其獲得DUT 22的SNR測量。在一實例中，交叉相關電路系統32輸出DUT雜訊功率及DUT信號功率兩者，如下文所述，可自其計算出DUT SNR。一般而言，交叉相關電路系統32針對兩個通道，「通道1」12及「通道2」14，在雜訊信號(N(t))上執行下列的交叉相關(「x」)函數。
S DUT (t)：待測之DUT信號
N 1(t)：在測量通道1上的雜訊
N 2(t)：在測量通道2上的雜訊
M 1(t)：由通道1所取得之測量
M 2(t)：由通道2所取得之測量
×：相關運算子
M 1(t)=S DUT (t)+N 1(t)
M 2 (t)=S DUT (t)+N 2(t)
M 1(t)×M 2(t)=S DUT (t)×S DUT (t)+S DUT (t)×N 1(t)+S DUT (t)×N 2(t)+N 1(t)×N 2(t)
從無關雜訊源的假設可知，所有交叉相關項的期望值(平均值)(SDUT×N1、SDUT×N2及N1×N2)均為零，在 上列方程式中僅留下SDUT×SDUT。SDUT×SDUT的快速傅立葉轉換(FFT)將等於DUT信號的功率頻譜密度(PDS)。平均化係以1/√#_average的速率收斂。在分貝(dB)量度中，對平均值數目之每10倍增加而言，在無關雜訊底中會減少5 dB(10 log √10=5)。
交叉相關之先前技術的實施方式需要來自兩個測量通道之樣本流之快速傅立葉轉換(FFT)的組合。下列方程式敘述交叉相關函數及功率頻譜密度函數：m1[n]及m2[n]間的交叉相關(Xcorr)函數係定義為
功率頻譜密度(PSD)函數係定義為
從上述方程式可知，DUT的功率頻譜密度可計算為來自一通道的FFT及來自另一通道之FFT之共軛複數的乘積。然而，這一類方式需要計算潛在大量之樣本集的FFT(進一步乘以所涉及之平均值的數目)，且很可能需要卸載至一或多個DSP處理器。所涉及的資料傳輸及運算負荷可顯著降低測試通量，其轉而可衝擊ATE系統的測試成本(COT)度量。
用於在ATE環境中利用交叉相關之一更有利於通量的方式為計算來自DUT的總頻譜功率(取代在所有頻率之全頻譜密度函數)。在此實施方式中，不需計算兩個擷取樣本流的全FFT頻譜。此致能本文所述之電路系統在少量或無後處理負荷的情況下即時測定交叉相關(Xcorr)及信號雜訊比(SNR)。
來自DUT之信號的總頻譜功率(Ptotal)可表示為：
其中E(＊)為期望值函數(平均值)。
針對具有X樣本之擷取，可對
進行X次的估計，且所得之平均值可表示為：
參照圖2，通道電路系統36包括一交叉相關電路(X corr方塊38)，以估計來自DUT(例如，圖1的DUT 22(在圖2中未顯示))之一信號的總功率。Xcorr方塊38藉由相乘來自對應通道46及48(其可與圖1之通道12及14相同)之已擷取的樣本m[n]40及42來完成此動作。在累加器50中加總所得的乘積。累加器50在此實例中為單一累加器，但在其他實例中可包括多個電路。在此實例中，組合程序為即時發生。例如，隨著每一新乘積的測定，該乘積遂加至累加器的總和。此外，此程序係與擷取來自第一通道及第二通道的樣本同時發生。因此，無需為了後續處理而在記憶體中儲存每一乘積。若一擷取中之樣本的數目N為二的乘冪，則N-1方塊52作用於向右移位用於分數二數字的基數。又 一次，在不需要於處理前將運算元儲存在記憶體中的情況下，此可即時地完成。為了測定平均功率頻譜密度，可將總雜訊功率除以測量之雜訊等效頻寬(BWneq)，其通常比每一測量通道之三dB頻寬高出一些。
在存在確定性信號(載波信號、寄生信號等)的情況下，如同此實例的情況，分別測定其功率並將之從來自DUT的總功率減去，以估計殘餘雜訊功率(DUT雜訊功率)。可在已知DUT信號功率及雜訊功率後計算出SNR。
因此，回頭參照圖2，Xcorr方塊38的輸出56構成來自DUT的總功率。此總功率為來自DUT之確定性信號的功率(DUT信號功率)及來自DUT之隨機雜訊的功率(DUT雜訊功率)的組合。為了估計DUT雜訊功率，從而是DUT的雜訊底，通道電路系統可從總信號功率56移除DUT信號功率58。結果為DUT雜訊功率62。在圖2的電路系統中，此係使用從總信號功率56減掉DUT信號功率58之邏輯60來完成。所得的差62為DUT雜訊功率。DUT雜訊功率及DUT信號功率可用來估計DUT的信號雜訊比(SNR)，亦即，藉由測定DUT信號功率與DUT雜訊功率間的比。
來自DUT的總功率係如上述般由Xcorr方塊38進行估計。電路系統64用來估計DUT信號功率58。在此實例中，電路系統64包括每一通道一單段(single-bin)DFT(離散傅立葉轉換)方塊。每一個DFT方塊66、68估計在對應測量通道之頻譜中之位於使用者指定段位置的信號功率。該段位置可對應確定性信號之基本頻率。可將每一通道之額外的 單段DFT方塊(未顯示)併入電路系統64，以估計來自確定性信號之諧波或任何其他確定性寄生信號的信號功率。每一通道之這些額外的單段DFT方塊可具有與DFT方塊66及68類似的結構及功能。
可藉由單段DFT方塊來估計每一通道之確定性信號的功率。若每一通道的確定性信號在多個頻率具有頻譜內容，則每一通道可需要多個(與總樣本尺寸相比為小量)方塊。下列方程式模型化一單段DFT方塊的實例(例如，方塊66)，其可在例如現場可程式閘陣列(FPGA)中實現：ω[0,N-1](ω為一整數)
其中m[i]
為已擷取的時域樣本，且M[ω]
為位於段ω之單段DFT。「Re」及「Im」表示複數DFT 值的實部及虛部。
DFT方塊66及68在此實例中相一致。因此，此處僅討論DFT方塊66。DFT方塊66包括段1 70。該「1」下標代表基本頻率。針對其他諧波或寄生，可使用下標「2」、「3」等。此處，段1含有代表對應確定性通道信號之基本頻率位置的資料。此資訊可為已知/預先測定，並藉由例如使用者來將之程式化至ATE中。如上文所指示，「N」72可為代表自DUT擷取之資料中之樣本數的暫存器。NCO1(數控振盪器)方塊74使用段位置及樣本數資訊來產生數位正弦資料流76(在上述方程式中所示之「cos」流)，其將與通道信號40相乘來計算出在指定段位置之複數DTF值的實部。將此相同的正弦資料78相移90°來產生資料80(在上述方程式中所示之「sin」流)，其將與通道信號40相乘來計算出在指定段位置之複數DTF值的虛部。藉由對應的累加器即時計算此實部及虛部資料，並藉由對應的N-1方塊予以定標。累加器及N-1方塊可在資料抵達時作用於資料上，且不需為了後續處理而儲存運算元。
藉由對應的DFT方塊66及68輸出每一通道信號之實部(Re{M1[段1]}、Re{M2[段1]})及虛部(Im{M1[段1]}、Im{M2[段1]})。如所示，將實部及虛部輸出至信號功率方塊84。信號功率方塊84含有用來使來自DFT方塊之實部及虛部相結合的邏輯，以產生用於基本頻率之一信號功率輸出。若有的話，此邏輯可結合(例如，加總)來自對應於其他諧波或寄生之其他段(未顯示)之此信號功率輸出。如上文所 述，將所得之信號功率輸出58提供給邏輯60，在該處將之由總功率減去而產生DUT雜訊功率。
在此實施方式中，信號功率方塊84包括用於相乘通道信號之實部的乘法方塊85及用於相乘通道信號之虛部的乘法方塊86。根據下列方程式，所得的乘積經由求和方塊87相加，並在X2方塊88中乘以二：2．(Re{M 1 [段 i ]}．Re{M 2 [段 i ]}+Im{M 1 [段 i ]}．Im{M 2 [段 i ]})
此處使用「2」是因為針對段i及-段i兩者進行功率加總之故。
所得的信號90對應用於通道信號之基本頻率的信號功率。此信號90可在求和方塊92中與來自其他諧波或已知寄生信號(未包含在此實例中)之信號功率相結合，以產生DUT信號功率58。
一般而言，隨著所處理的樣本增加，遂導致更準確估計的總功率及DUT信號功率。可以DUT與測量通道間之相對雜訊的量值為基礎來測定符合一預先定義之不準度準則所需之來自一通道的樣本數(X)。作為一實例，假設PDUT/Pm_noise=0.1，亦即，DUT雜訊功率(PDUT)比測量通道之雜訊底(Pm_noise)少10 dB。在此實例中，不準度的需求為<0.5 dB，其中k=3，亦即，測量的標準偏差乘以3必須小於0.5 dB。因此： 標準偏差<(PDUT×[100.5/10-1])/3=0.0407×PDUT
符合上述準則的最小樣本數X可估計如下：
其中「STD」指的是標準偏差。
下列方程式提供總DUT功率估計函數PDUT之平均值及變異分析，其具有下列假設：總樣本數=X
i,j [0,X-1]
m 1(i)=s DUT (i)+n 1(i)
m 2(i)=s DUT (i)+n 2(i)
零平均值雜訊分佈：E(s DUT (i))=E(n 1(i))=E(n 2(i))=0
「白」雜訊(針對除0之外的任何時間偏移為無關)：
DUT與測量雜訊之分佈無關：E(s DUT (i)．n 1(j))=E(s DUT (i)．n 2(j))=E(n 1(i)．n 2(j))=0
DUT之雜訊功率：P DUT =E(s DUT 2(i))
雜訊功率測量通道：P m_noise =E(n 1 2(i)=E(n 2 2(i))
平均值係測定如下：
估計函數的平均值等於總DUT功率。換言之，估計函數 為無偏性。
變異係測定如下：
(∵因為無關性質之故，所有具有s DUT 、n 1及n 2之單一功率乘積的交叉項均為零)
估計函數的變異測定出測量的不準度。在先前實例中，以特定的不準度需求為基礎，使用此方程式來測定最 小樣本數(X)。
圖3顯示可在圖1及2中所示的電路系統上執行的程序100之一實例。然而，須注意可藉由或使用其他未在本文敘述的電路系統來執行程序100。參照圖3，將來自待測裝置(DUT)的刺激信號分為(102)一第一信號及一第二信號。在ATE之一第一通道中接收(104)第一信號。第一通道添加一第一雜訊底(例如，圖1的雜訊24)至第一信號，以產生一第一通道信號。在ATE之一第二通道中接收(106)第二信號。第二通道添加一第二雜訊底(例如，圖1的雜訊26)至第二信號，以產生一第二通道信號。如上文所指示，第一雜訊底與第二雜訊底無關。使用處理邏輯來估計(108)刺激信號之一第一功率，並以第一通道信號及第二通道信號為基礎來估計(110)一第二總功率。處理邏輯可包括圖1及2中所示的電路系統或任何適用的電路系統，其包括，但不限於FPGA、數位信號處理器及微處理器。
圖1及2的配置將DUT繪示為源裝置(例如，用於ATE 10的信號源)。例如圖4及5所示的電路系統可用來在DUT作用如擷取裝置的情況下執行測試。圖4及5的電路系統可使用一估計一參考信號之總功率的交叉相關電路，以用於萃取出每一DUT通道的無關功率。
更具體地說，圖4顯示ATE源通道124，其作用如提供刺激信號的參考源。ATE有兩個額外的測量通道：接收來自DUT 132及134之輸出信號的第一通道121及第二通道122。為了簡化分析，假設通道121及122兩者均為「無 雜訊」。另一方面，參考源通道(含有參考源124)有雜訊，並貢獻一不需要的雜訊底。下列段落將敘述如何使用交叉相關及自相關來萃取出與參考源124貢獻之雜訊底無關的DUT雜訊底資訊。
在圖4中，參考源124提供刺激信號，其通過分裂器電路125至兩個DUT 132及134，這兩者均配置為擷取裝置。在一實例中，兩個DUT均為類比數位轉換器。如上文圖2中的分裂器電路125可為電阻分壓器電路，然而可使用其他電路配置。每一DUT基本上因而接收相同信號之一副本。每一DUT亦添加雜訊底128、130至其對應的來自源124之輸入信號。此雜訊並非故意添加，而是欲測量之DUT的固有性質。在每一DUT中添加的雜訊信號彼此無關，且其各自與來自源124之輸入雜訊底無關。
將來自兩個DUT 132及134的輸出(數位樣本流)傳遞至ATE數位接收器通道121、122。只要數位接收器通道121及122具有零位元誤差率(BER)且不毀壞樣本流，便可將這兩個ATE通道視為「無雜訊」。將來自兩個通道的數位樣本流傳送至自相關-交叉相關電路系統136。在此實例中，電路系統136係使用例如現場可程式閘陣列(FPGA)之可程式邏輯來實現。或者，電路系統136可使用專用的特殊應用積體電路系統(ASIC)、一或多個數位信號處理器(DSP)或處理邏輯元件的任何組合來實現。
如上文，電路系統136包括交叉相關電路138，以使第一DUT 132及第二DUT 134中的雜訊相關，從而排除每一 DUT貢獻的無關雜訊。電路系統輸出信號140，其對應歸屬於參考源124提供之信號的雜訊功率(參考源雜訊功率)。如上文，電路系統138執行交叉相關(「x」)函數來消除來自兩個DUT 132及134之無關的雜訊功率(N1(t)及N2(t))。
電路系統136亦包括自相關電路142及143，其各自在來自每一對應DUT之數位樣本流上執行自相關函數，以針對對應的DUT測定總雜訊功率(參考雜訊功率加上DUT雜訊功率)，其表示為144及145。從用於每一DUT通道的144及145減去參考源雜訊功率140便產生用於每一DUT的無關雜訊功率(圖中的DUT#1估計及DUT#2估計)。
一般而言，電路系統136在來自121、122的樣本流上執行下列函數，以針對每一DUT測定無關雜訊底。變數具有與上文針對電路系統32提供之方程式中者類似的意義。N1(t)及N2(t)現在指的是來自DUT 132及134的雜訊功率，且Sref(t)指的是來自參考源124的雜訊功率。目標為計算N1(t)及N2(t)而非Sref(t)，然而作為一中間步驟，仍需測定Sref(t)。
●M1=Sref+N1
M2=Sref+N2
M1×M2=Sref×Sref+Sref×N1+Sref×N2+N1×N2 → Sref×Sref
M1×M1=Sref×Sref +Sref×N1+Sref×N1+N1×N1 → Sref×Sref+N1×N1
M2×M2=Sref×Sref+Sref×N2+Sref×N2+N2×N2 → Sref×Sref+N2×N2
●所以為了找出DUT的雜訊底，N1×N1=M1×M1-M1×M2
N2×N2=M2×M2-M1×M2
●平均化係以1/√#_average的速率收斂。
圖5顯示在圖4中以方塊圖形式繪示之電路系統的實施方式。在圖5中，方塊145、146及147分別對應圖2的方塊66、68及84。它們的配置及功能本質上與圖2的相同。考慮來自其他一或多個諧波或寄生的貢獻，所得之輸出為參考源雜訊功率150，其為圖2輸出之DUT雜訊功率62的對應部分。參考源雜訊功率為參考雜訊源(例如，圖4的124)輸出的雜訊功率。方塊151及152為自相關信號功率方塊，並配置為接收每一通道信號的實部及虛部及執行自相關，以針對每一個別DUT通道154及155(其可與圖4的DUT通道121及122相同)產生一信號功率。如同上文之情況，來自對應通道信號之非基本頻率的段之自相關信號功率157、158可併入信號功率中。
下文的第一計算係由方塊147執行，以測定對應用於參考源信號之基本頻率之信號功率的信號160。信號160可 在求和方塊161中與來自其他諧波(在此實例中未包含)的信號功率結合，以產生參考源信號功率162。下文的第二及第三計算可藉由自相關方塊151及152執行，以測定用於每一DUT通道中之基本頻率的信號功率。此信號功率可在一求和方塊(例如，方塊166、167)中與來自其他諧波(在此實例中未包含)之信號功率結合，以產生DUT通道信號功率。
2．Re{M 1[段 i ]．M 2 ＊[段 i ]}=2．(Re{M 1[段 i ]}．Re{M 2[段 i ]}+Im{M 1[段 i ]}．Im{M 2[段 i ]})
2．Re{M 1[段 i ]．M 1 ＊[段 i ]}=2．(Re{M 1[段 i ]}2+Im{M 1[段 i ]}2)
2．Re{M 2[段 i ]．M 2 ＊[段 i ]}=2．(Re{M 2[段 i ]}2+Im{M 2[段 i ]}2)
Xcorr方塊170對應圖2的方塊38，並產生與參考源信號相關聯之總功率174。在方塊174中，從總功率減去參考源信號功率162來產生參考源雜訊功率150。
自相關方塊181及182針對每一個別的DUT通道154及155產生總功率。以方塊181為例(方塊181及182兩者的操作相同)，進入樣本在方塊184中求平方，在方塊185中即時累加，並在方塊186中向右移位。從總功率190減去信號功率188，並在方塊192中從差值191減去參考源雜訊功率150，以針對DUT#1產生無關雜訊功率。可針對每一DUT通道執行這些程序與計算。
參考圖4及6，在通道121及122「有雜訊」的情況下(例如，在具有類比通道的情況下)，可使用針對圖1至3所述之交叉相關方法將來自每一DUT與參考源124所貢獻的 雜訊底與通道121或122所貢獻的雜訊底隔離。此可藉由添加額外的分裂器(16-1及16-2)與具有無關雜訊底的ATE接收通道(28-1、30-1、28-2、30-2)來完成，其基本上將消除來自ATE接收通道所貢獻的雜訊底。之後，可使用與針對圖4及5所述之方法類似的方法來計算來自每一DUT的雜訊底。
在圖6中所示的實例中，兩個DUT均為類比放大器。將來自兩個DUT的類比輸出傳遞到ATE類比接收通道121、122。就這一點而言，須注意這些輸出為DUT的輸出，而非圖4之方塊136(其未繪示在圖6中)所產生的輸出。這些通道121及122添加額外的通道雜訊至DUT輸出。須注意此處為了保持與圖1至4相關敘述的一貫性，通道121及122所傳遞的DUT信號不具有ATE接收器通道雜訊，而22-1和22-2代表ATE接收通道中的添加雜訊。針對圖1至3所述的方法可用來隔離類比接收通道雜訊貢獻，並萃取出通道121及122上的DUT輸出信號。在獲得這些DUT輸出信號之後，後續可應用與針對圖4及5所述之方法類似的方法來測定來自ATE參考源的雜訊貢獻，並萃取出DUT雜訊貢獻。下列方程式為藉由圖6之電路系統所執行之運算的實例： ●來自ATE接收通道28-1的測量：M11=SDUT1+Ns+N1
來自ATE接收通道30-1的測量：M12=SDUT1+Ns+N2
來自ATE接收通道28-2的測量：M21=SDUT2+Ns+N3
來自ATE接收通道30-2的測量：M22=SDUT2+Ns+N4 其中 SDUT1=來自DUT #1(128)的雜訊底
SDUT2=來自DUT #2(130)的雜訊底
Ns=來自ATE源(124)的雜訊底
N1、N2、N3、N4=分別來自ATE接收通道28-1、30-1、28-2及30-2的雜訊底
●如圖1至3所述，在接收通道間應用交叉相關方法，M11×M12=SDUT1×SDUT1+Ns×Ns+2×Ns×SDUT1+SDUT1×N1+SDUT1×N2+N1×N2+Ns×N1+Ns×N2 → SDUT1×SDUT1+Ns×Ns
M21×M22=SDUT2×SDUT2+Ns×Ns+2×Ns×SDUT2+SDUT2×N3+SDUT2×N4+N3×N4+Ns×N3+Ns×N4 → SDUT2×SDUT2+Ns×Ns
●如圖4至5所述，在兩個DUT輸出流之間應用交叉相關方法，M11×M22=SDUT1×SDUT2+Ns×Ns+Ns×SDUT1+Ns×SDUT2+SDUT2×N1+SDUT1×N4+N1×N4+Ns×N1+Ns×N4 → Ns×Ns
●所以為了找出DUT雜訊底，SDUT1=M11×M12-M11×M22
SDUT2=M21×M22-M11×M22
●平均化係以1/√#_average的速率收斂。
可至少部分地經由電腦程式產品來實現本文所述之控制特徵，亦即，該電腦程式產品為有形地體現於一或多個資訊載體(例如，一或多個有形、非暫時性之機器可讀取的儲存媒介)中的電腦程式，其可由例如可程式處理器、電腦或多個電腦之資料處理設備執行或控制資料處理設備的操作。
可以包括編譯或解譯語言之任何形式的程式語言寫入電腦程式，且該電腦程式可部署為任何形式，包括單獨程式或一模組、部件、副程式或其他適用於運算環境中的單元。可將電腦程式部署為在一個電腦或多個電腦上執行，該多個電腦可位於同一現場或分散在多個現場並以網路互連。
可藉由一或多個可編程處理器來執行與實現控制特徵關連的動作，該一或多個可編程處理器執行一或多個電腦程式，以執行校準程序的功能。全部或部分的程序可實現為特殊目的邏輯電路系統，例如，FPGA(現場可編程閘陣列)及/或ASIC(特定應用積體電路)。
舉例來說，適於執行電腦程式的處理器包括通用及特殊目的之微處理器這兩種、及任何種類之數位電腦的任何 一或多個處理器。一般而言，處理器將接收來自唯讀儲存區或隨機存取儲存區或兩者的指令與資料。電腦元件(包括伺服器)包括一或多個用於執行指令的處理器及一或多個用於儲存指令與資料的儲存區裝置。一般而言，電腦亦將包括一或多個機器可讀取的儲存媒介，或在操作上與之相耦合以接收資料或傳送資料或兩者皆是，該一或多個機器可讀取的儲存媒介為例如用於儲存資料的大量儲存裝置(例如，磁碟、磁光碟或光碟)。適於體現電腦程式指令與資料之機器可讀取的儲存媒介包括所有形式的非揮發性儲存區，舉例來說，包括半導體儲存區裝置(例如，EPROM、EEPROM及快閃儲存區裝置)；磁碟(例如，內部硬碟或可移除式磁碟)；磁光碟；以及CD-ROM及DVD-ROM碟片。
本文所述之不同實施例的元件可相結合，以形成在上文未具體提出的其他實施例。在未逆影響操作的情況下，元件可不列入本文所述的結構中。此外，各種分開的元件可結合為一或多個個別元件，以執行本文所述的功能。
本文所述之不同實施方式的元件可相結合，以形成在上文未具體提出的其他實施方式。未在本文具體陳述的其他實施方式亦屬於下列請求項的範圍內。
10‧‧‧自動測試設備(ATE)
12‧‧‧通道
14‧‧‧通道
16‧‧‧分裂器電路
16-1‧‧‧分裂器
16-2‧‧‧分裂器
18‧‧‧電阻器
20‧‧‧電阻器
22‧‧‧待測裝置(DUT)
22-1‧‧‧添加雜訊
22-2‧‧‧添加雜訊
24‧‧‧雜訊
26‧‧‧雜訊
28‧‧‧通道電路系統
28-1‧‧‧ATE接收通道
28-2‧‧‧ATE接收通道
30‧‧‧通道電路系統
30-1‧‧‧ATE接收通道
30-2‧‧‧ATE接收通道
32‧‧‧交叉相關電路系統
34‧‧‧信號
36‧‧‧通道電路系統
38‧‧‧Xcorr方塊
40‧‧‧已擷取的取樣
42‧‧‧已擷取的取樣
46‧‧‧通道
48‧‧‧通道
50‧‧‧累加器
52‧‧‧N-1方塊
56‧‧‧輸出
58‧‧‧DUT信號功率
60‧‧‧邏輯
62‧‧‧DUT雜訊功率
64‧‧‧電路系統
66‧‧‧DFT方塊
68‧‧‧DFT方塊
70‧‧‧段1
72‧‧‧暫存器
74‧‧‧數控振盪器方塊
76‧‧‧數位正弦資料流
78‧‧‧正弦資料
80‧‧‧資料
84‧‧‧信號功率方塊
85‧‧‧乘法方塊
86‧‧‧乘法方塊
87‧‧‧求和方塊
88‧‧‧X2方塊
90‧‧‧信號
92‧‧‧求和方塊
121‧‧‧通道
122‧‧‧通道
124‧‧‧參考源
125‧‧‧分裂器電路
128‧‧‧雜訊底
130‧‧‧雜訊底
132‧‧‧待測裝置
134‧‧‧待測裝置
136‧‧‧自相關-交叉相關電路系統
138‧‧‧交叉相關電路
140‧‧‧電路系統輸出信號
142‧‧‧自相關電路
143‧‧‧自相關電路
144‧‧‧總雜訊功率
145‧‧‧總雜訊功率
145‧‧‧DFT方塊
146‧‧‧DFT方塊
147‧‧‧信號功率方塊
150‧‧‧參考源雜訊功率
151‧‧‧自相關信號功率方塊
152‧‧‧自相關信號功率方塊
154‧‧‧DUT通道
155‧‧‧DUT通道
157‧‧‧自相關信號功率
158‧‧‧自相關信號功率
160‧‧‧信號
161‧‧‧求和方塊
162‧‧‧參考源信號功率
166‧‧‧求和方塊
167‧‧‧求和方塊
170‧‧‧Xcorr方塊
174‧‧‧總功率
181‧‧‧自相關方塊
182‧‧‧自相關方塊
184‧‧‧方塊
185‧‧‧方塊
186‧‧‧方塊
188‧‧‧信號功率
190‧‧‧總功率
191‧‧‧差值
192‧‧‧方塊
圖1為ATE中之通道的方塊圖，其中DUT為一源裝置。
圖2係由圖2A及圖2B組成，其為包含在ATE之通道中之電路系統的方塊圖，其中DUT為一源裝置。
圖3為一流程圖，其顯示在ATE之通道中執行交叉相關程序，以減少那些通道中的固有雜訊，其中DUT為一源裝置。
圖4為ATE中之通道的方塊圖，其中DUT為一擷取裝置。
圖5係由圖5A、5B、5C及圖5D組成，其為包含在ATE之通道中之電路系統的方塊圖，其中DUT為一擷取裝置。
圖6為顯示結合圖1及4之電路系統特徵之電路系統的方塊圖。
類似的參考數字指示類似的元件。
10‧‧‧自動測試設備(ATE)
12‧‧‧通道
14‧‧‧通道
16‧‧‧分裂器電路
18‧‧‧電阻器
20‧‧‧電阻器
22‧‧‧待測裝置(DUT)
24‧‧‧雜訊
26‧‧‧雜訊
28‧‧‧通道電路系統
30‧‧‧通道電路系統
32‧‧‧交叉相關電路系統
34‧‧‧信號

Claims (38)

  1. 一種自動測試設備(ATE)，其包括：一電路，其將來自一待測裝置(DUT)之一確定性刺激信號分為一第一信號及一第二信號；一第一通道，其接收該第一信號，該第一通道添加一第一雜訊底至該第一信號，以產生一第一通道信號；一第二通道，其接收該第二信號，該第二通道添加一第二雜訊底至該第二信號，以產生一第二通道信號；以及處理邏輯，其：估計該確定性刺激信號之一第一功率；以及以該第一通道信號及該第二通道信號為基礎，估計一第二總功率。
  2. 如請求項1所述之ATE，其中該處理邏輯包括電路系統，其用於以該第一通道信號及該第二通道信號的交叉相關為基礎估計該第二總功率，且其中該電路系統包括一單一累加器，其用於在擷取來自該第一通道及該第二通道的樣本時，累加一來自該交叉相關的值。
  3. 如請求項1所述之ATE，其中該確定性刺激信號包括至少一個頻率，其中該處理邏輯包括電路系統，其用於估計該第一功率，且其中該電路系統包括一第一單段離散傅立葉轉換(DFT)方塊，其對應該第一通道，以用於產生該第一通道信號之一第一組係數，以及一第二單段離散傅立葉轉換(DFT)方塊，其對應該第二通道，以用於產生該第二通道信號之一第二組係數。
  4. 如請求項3所述之ATE，其中該第一及第二單段離散傅立葉轉換(DFT)方塊之至少一者包括一第一累加器及一第二累加器，各自用於在擷取來自該第一通道及該第二通道的樣本時累加一組對應係數。
  5. 如請求項4所述之ATE，其中該第一累加器係配置為累加該些係數的實部，且該第二累加器係配置為累加該些係數的虛部。
  6. 如請求項3所述之ATE，其中該至少一個頻率包括一基本頻率。
  7. 如請求項3所述之ATE，其中該至少一個頻率包括一基本頻率的諧波。
  8. 如請求項4所述之ATE，其中該電路系統係配置為從該第一及第二單段離散DFT方塊接收係數，並結合該些係數來測定該第一功率。
  9. 如請求項1所述之ATE，其中該第一功率係在一固定數量的時間點內估計。
  10. 如請求項1所述之ATE，其中該處理邏輯係配置為從該第一功率及該第二總功率計算一雜訊底，產生一已計算的雜訊底，且其中該已計算的雜訊底低於該第一雜訊底及該第二雜訊底。
  11. 如請求項1所述之ATE，其中該第一雜訊底及該第二雜訊底高於該DUT之一雜訊底。
  12. 如請求項1所述之ATE，其中該處理邏輯係配置為針對該DUT計算一信號雜訊比。
  13. 如請求項1所述之ATE，其中該處理邏輯包括一現場可程式閘陣列(FPGA)。
  14. 如請求項1所述之ATE，其中該第二總功率為該第一通道信號及該第二通道信號之該交叉相關之一合計功率。
  15. 一種由自動測試設備(ATE)執行的方法，該方法包含以下步驟：將來自一待測裝置(DUT)之一確定性刺激信號分為一第一信號及一第二信號；在該ATE之一第一通道中接收該第一信號，該第一通道添加一第一雜訊底至該第一信號，以產生一第一通道信號；在該ATE之一第二通道中接收該第二信號，該第二通道添加一第二雜訊底至該第二信號，以產生一第二通道信號；以及使用處理邏輯，以：估計該確定性刺激信號之一第一功率；以及以該第一通道信號及該第二通道信號為基礎，估計一第二總功率。
  16. 如請求項15所述之方法，其中為該處理邏輯之一部分的電路系統以該第一通道信號及該第二通道信號之交叉相關為基礎估計該第二總功率，且其中該電路系統包括一單一累加器，其在擷取來自該第一通道及該第二通道的樣本時累加一來自該交叉相關的值。
  17. 如請求項15所述之方法，其中該確定性刺激信號包括至少一個頻率，其中為該處理邏輯之一部分的電路系統估計該第一功率，且其中該電路系統包括一第一單段離散傅立葉轉換(DFT)方塊，其對應該第一通道，並產生該第一通道信號之一第一組係數，以及一第二單段離散傅立葉轉換(DFT)方塊，其對應該第二通道，並產生該第二通道信號之一第二組係數。
  18. 如請求項17所述之方法，其中該第一及第二單段離散傅立葉轉換(DFT)方塊之至少一者包括一第一累加器及一第二累加器，各自在擷取來自該第一通道及該第二通道的樣本時累加一組對應係數。
  19. 如請求項18所述之方法，其中該第一累加器累加該些係數之一實部，且該第二累加器累加該些係數之一虛部。
  20. 如請求項17所述之方法，其中該至少一個頻率包括一基本頻率。
  21. 如請求項17所述之方法，其中該至少一個頻率包括一基本頻率的諧波。
  22. 如請求項18所述之方法，其中該電路系統從該第一及第二單段離散DFT方塊接收係數，並結合該些係數來測定該第一功率。
  23. 如請求項15所述之方法，其中該第一功率係在一固定數量的時間點內估計。
  24. 如請求項15所述之方法，其中該處理邏輯係配置為從該第一功率及該第二總功率計算一雜訊底，並得出一已 計算的雜訊底，且其中該已計算的雜訊底低於該第一雜訊底及該第二雜訊底。
  25. 如請求項15所述之方法，其中該第一雜訊底及該第二雜訊底高於該DUT之一雜訊底。
  26. 如請求項15所述之方法，其中該處理邏輯係配置為針對該DUT計算一信號雜訊比。
  27. 如請求項15所述之方法，其中該處理邏輯包括一現場可程式閘陣列(FPGA)。
  28. 一種自動測試設備(ATE)，其包括：一ATE源通道，其提供一刺激信號；一電路，其將該刺激信號分為一第一信號及一第二信號；一第一DUT通道，其接收該第一信號，該第一DUT通道具有一第一雜訊底，其產生一第一通道信號；一第二DUT通道，其接收該第二信號，該第二DUT通道具有一第二雜訊底，其產生一第二通道信號；以及處理邏輯，其：估計該第一DUT通道之一第一功率；估計該第二DUT通道之一第二功率；使用該第一通道信號及該第二通道信號之交叉相關來估計該第一DUT通道及該第二DUT通道間的相關功率；以及以該第一功率、該第二功率及該相關功率為基礎，估計該第一DUT通道雜訊功率及該第二DUT通道雜訊功率。
  29. 如請求項28所述之ATE，其中該處理邏輯包括電路系統，其用於以該第一通道信號之自相關為基礎來估計該第一功率。
  30. 如請求項29所述之ATE，其中該電路系統包括一單一累加器，其用於在擷取來自該第一通道之樣本時累加一來自該自相關的值。
  31. 如請求項28所述之ATE，其中該處理邏輯包括電路系統，其用於估計該相關功率，且該電路系統包括一單一累加器，其用於在擷取來自該第一通道及該第二通道之樣本時累加一來自該第一通道信號及該第二通道信號間之該交叉相關的值，該相關功率包括刺激信號功率及刺激雜訊功率。
  32. 如請求項28所述之ATE，其中該刺激信號包括至少一個頻率，且該處理邏輯包含用於估計刺激信號功率的電路系統，且其中該電路系統包括一第一單段離散傅立葉轉換(DFT)方塊，其對應該第一通道，以用於產生該第一通道信號之一第一組係數，以及一第二單段離散傅立葉轉換(DFT)方塊，其對應該第二通道，以用於產生該第二通道信號之一第二組係數。
  33. 如請求項32所述之ATE，其中該處理邏輯係用於以該第一組係數及該第二組係數之交叉相關為基礎來估計該第一刺激信號功率；並用於以該第一組係數的自相關為基礎來估計該第二刺激信號功率。
  34. 如請求項28所述之ATE，其中該處理邏輯係配置為 執行包含下列之操作：使用該第一DUT通道信號之自相關來估計該第一功率；使用該第二DUT通道信號之自相關來估計該第二功率；藉由從該第一功率減去該相關功率來估計該第一DUT通道雜訊功率；以及藉由從該第二功率減去該相關功率來估計該第二DUT通道雜訊功率。
  35. 一種由自動測試設備(ATE)執行的方法，該方法包含以下步驟：將一來自一ATE源通道的刺激信號分為一第一信號及一第二信號；在具有一第一雜訊底之一第一DUT通道中接收該第一信號，以產生一第一通道信號；在具有一第二雜訊底之一第二DUT通道中接收該第二信號，以產生一第二通道信號；以及使用處理邏輯，以：估計該第一DUT通道之一第一功率；估計該第二DUT通道之一第二功率；使用該第一通道信號及該第二通道信號之交叉相關來估計該第一DUT通道及該第二DUT通道間的相關功率；以及以該第一功率、該第二功率及該相關功率為基礎來估 計該第一DUT通道雜訊功率及該第二DUT通道雜訊功率。
  36. 如請求項35所述之方法，其中為該處理邏輯之一部分的電路系統係以該第一通道信號的自相關為基礎來估計該第一功率。
  37. 如請求項35所述之方法，其中為該處理邏輯之一部分的電路系統執行包含下列之操作：使用該第一DUT通道信號之自相關來估計該第一功率；使用該第二DUT通道信號之自相關來估計該第二功率；藉由從該第一功率減去該相關功率來估計該第一DUT通道雜訊功率；以及藉由從該第二功率減去該相關功率來估計該第二DUT通道雜訊功率。
  38. 一種自動測試設備(ATE)，其包括：一ATE源通道，其提供一刺激信號；一第一電路，其將該刺激信號分為一第一信號及一第二信號；一第一DUT通道，其接收該第一信號，該第一DUT通道具有一第一雜訊底，其產生一第一通道信號；一第二DUT通道，其接收該第二信號，該第二DUT通道具有一第二雜訊底，其產生一第二通道信號；一第二電路，其將該第一通道信號分為一第三信號及一第四信號； 一第三通道，其接收該第三信號，該第三通道添加一第三雜訊底至該第三信號，以產生一第三通道信號；一第四通道，其接收該第四信號，該第四通道添加一第四雜訊底至該第四信號，以產生一第四通道信號；一第三電路，其將該第二通道信號分為一第五信號及一第六信號；一第五通道，其接收該第五信號，該第五通道添加一第五雜訊底至該第五信號，以產生一第五通道信號；一第六通道，其接收該第六信號，該第六通道添加一第六雜訊底至該第六信號，以產生一第六通道信號；以及處理邏輯，以：估計該第一通道信號之一第一功率；以該第三通道信號及該第四通道信號為基礎來估計一第一總功率；估計該第二通道信號之一第二功率；以該第五通道信號及該第六通道信號為基礎來估計一第二總功率；估計該第一DUT通道之一第三功率；估計該第二DUT通道之一第四功率；使用該第一通道信號及該第二通道信號之交叉相關來估計該第一DUT通道及該第二DUT通道間的相關功率；以及以該第三功率、該第四功率及該相關功率為基礎來估計該第一DUT通道雜訊功率及該第二DUT通道雜訊功率。
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