TWI556395B - 電子封裝件及其製法 - Google Patents

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許詩濱
曾昭崇
劉晉銘
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恆勁科技股份有限公司
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Description

電子封裝件及其製法
本發明係有關一種電子封裝件，尤指一種薄型化之電子封裝件及其製法。
隨著電子產業的發達，現今的電子產品已趨向輕薄短小與功能多樣化的方向設計，半導體封裝技術亦隨之開發出不同的封裝型態。
目前應用於智慧型手機或平板電腦等電子產品之感測器元件大都仍採用打線(Wire bonding)封裝型式。
如第1圖所示，習知打線型式封裝件1係包括：一基板10、一電子元件13以及一封裝膠體18。
所述之基板10係於上、下側設有第一線路層11與第二線路層12，且藉由形成於其中之導電柱體14電性連接該第一與第二線路層11,12，並於上、下側形成第一絕緣保護層16與第二絕緣保護層17，以令部分該第一與第二線路層11,12外露於該第一與第二絕緣保護層16,17，且令複數導電元件15形成於該第二線路層12上。
所述之電子元件13係為感測器元件，其形成於該基板 10上側並藉由複數金線130電性連接該第一線路層11，且該電子元件13之上表面係具有一感應區131。
所述之封裝膠體18係為透光材質，並形成於該基板10上側並包覆該電子元件13與該些金線130。
於習知打線型封裝件1中，該封裝膠體18覆蓋該感應區131上之有效感應之厚度d需極薄(否則無法感測)，因而需極高的精度。
然而，於前述打線型封裝件中，該金線具有一定的拉高線弧，且模封製程需具有足夠高度以使該封裝膠體均勻覆蓋該電子元件，導致難以控制該封裝膠體之極薄厚度，以致於該打線型封裝件無法達到充分薄化之需求，且良率不佳。此外，該封裝膠體的高度與均勻性又影響感測器元件的靈敏度。再者，如欲薄化該封裝膠體，勢必要額外進行研磨製程，惟於進行研磨製程時需將基板黏固於一膠膜上，但因該膠膜無法提供有效支撐，易造成研磨後封裝膠體均勻性不佳或基板彎翹與破損等問題。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件製法，係包括：於一承載板上形成絕緣體及線路結構，其中該線路結構係嵌埋於該絕緣體中；於該絕緣體表面形成至少一凹部；設置至少一電子元件於該凹部中，其中該電子元件具有相對之作用面及非作用面，且於該作 用面上設有感應區及電極墊，以供該電子元件以其非作用面接置於該絕緣體凹部，並使該感應區及電極墊外露出該絕緣體；以一導電材料直接接觸且電性連接該電子元件之電極墊及該線路結構；於該絕緣體上形成一覆蓋該電子元件感應區之封裝層；以及移除該承載板。
本發明復提供一種電子封裝件，係包括：一絕緣體，係具有相對之第一表面與第二表面，且該第二表面具有至少一凹部；至少一電子元件，係設於該凹部中，且具有外露於該絕緣體之第二表面的一感應區及複數電極墊；一線路結構，係崁埋於該絕緣體中並透過一導電材料直接接觸且電性連接該電子元件之電極墊；以及一封裝層，形成於該絕緣體之第二表面上且覆蓋該電子元件之感應區。
該絕緣體包含有複數之絕緣層。
該線路結構包含有複數之線路層及電性連接該些線路層之導電柱體，於本發明之第一實施例中，該線路結構具有一形成該絕緣體表面之線路層，以供電子元件透過例如銲錫接、導電膠、導電膏等一導電材料直接接觸且電性連接至形成於該絕緣層表面之線路層。
另外，該電子封裝件復包括有形成於該絕緣體第一表面上且電性連接至該線路結構之複數導電元件。
再者，該電子封裝件之製法復包括研磨薄化該封裝層之厚度後，再移除該承載板，避免習知進行研磨製程時需將基板黏固於一膠膜上，但因該膠膜無法提供有效支撐，易造成研磨後封裝膠體均勻性不佳或基板彎翹與破損等問 題。
由上可知，本發明之電子封裝件及其製法，主要藉由將電子元件埋設於絕緣體凹部中，故能降低整體封裝件之厚度，同時可透過銲錫接等一導電材料直接接觸且電性連接該電子元件與線路結構，以避免習知打線製程之缺陷，進而提升製程良率。
1‧‧‧打線型封裝件
10‧‧‧基板
11‧‧‧第一線路層
12‧‧‧第二線路層
13‧‧‧電子元件
130‧‧‧金線
131‧‧‧感應區
14‧‧‧導電柱體
15‧‧‧導電元件
16‧‧‧第一絕緣保護層
17‧‧‧第二絕緣保護層
18‧‧‧封裝膠體
20‧‧‧承載板
211、311、411‧‧‧第一線路層
221、321、421‧‧‧第一導電柱體
231、331‧‧‧第一絕緣層
231a‧‧‧第一表面
231b‧‧‧第二表面
212、312、412‧‧‧第二線路層
222、322、422‧‧‧第二導電柱體
232、332‧‧‧第二絕緣層
232a‧‧‧第一表面
232b‧‧‧第二表面
213、413‧‧‧第三線路層
2320、3320、4320‧‧‧凹部
24、34、44‧‧‧電子元件
24a‧‧‧作用面
24b‧‧‧非作用面
241‧‧‧感應區
240、340‧‧‧電極墊
25、35、45‧‧‧導電材料
26‧‧‧封裝層
27‧‧‧導電元件
230、330、430‧‧‧絕緣體
210、310、410‧‧‧線路結構
230a‧‧‧第一表面
230b‧‧‧第二表面
49‧‧‧填充材
d‧‧‧厚度
第1圖係為習知打線型封裝件之剖面示意圖；第2A至2F圖係為本發明之電子封裝件之第一實施例之製法之剖視示意圖；第3圖係為本發明之電子封裝件之第二實施例之剖視示意圖；以及第4圖係為本發明之電子封裝件之第三實施例之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術 內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“底”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2A至2F圖係為本發明之電子封裝件之製法之剖視示意圖。
如第2A圖所示，於一承載板20上形成一第一線路層211，再於該第一線路層211上形成複數第一導電柱體221。
於本實施例中，該承載板20例如銅箔基板或其它板體，並無特別限制。該第一導電柱體221係為導電柱，如銅柱
如第2B圖所示，於該承載板20上形成一具有相對之第一表面231a及第二表面231b的第一絕緣層231，以令該第一絕緣層231包覆該第一線路層211與該些第一導電柱體221，且該第一絕緣層231係藉其第一表面231a結合至該承載板20上，其中，該第一絕緣層231係以壓合或鑄模(molding)方式製作。
於本實施例中，該第一線路層211之下表面係齊平該第一絕緣層231之第一表面231a，且該些第一導電柱體221之一端面係外露於該第一絕緣層231之第二表面231b。
接著，於該第一絕緣層231之第二表面231b上形成一第二線路層212，以令該第二線路層212藉由該些第一導電柱體221電性連接該第一線路層211，並於該第二線路 層212上形成複數第二導電柱體222。
再於該第一絕緣層231之第二表面231b上形成一具有相對之第一表面232a及第二表面232b之第二絕緣層232，以令該第二絕緣層232包覆該第二線路層212與該些第二導電柱體222，且該第二絕緣層232係藉其第一表面232a結合至該第一絕緣層231之第二表面231b上。
於本實施例中，該第二線路層212係直接連接該些第一導電柱體221，且該第二導電柱體222係為導電柱，如銅柱，而該第二導電柱體222之一端面外露於該第二絕緣層232。又，該第二絕緣層232係以壓合或鑄模方式製作。
之後於該第二絕緣層232之第二表面232b上形成電性連接該第二導電柱體222之第三線路層213。
於本實施例中，該第一絕緣層及第二絕緣層係為鑄模材料(molding compound)、乾膜材(dry film)、如環氧樹脂(Epoxy)、聚醯亞胺(Polyimide，簡稱PI)、其它感光或非感光性材料等之有機樹脂。
如第2C圖所示，自該第二絕緣層232之第二表面232b形成有至少一凹部2320，並可選擇性使部分該第二線路層212外露於該凹部2320。
如第2D圖所示，將一電子元件24設於該凹部2320中。具體地，該電子元件24係為感測器元件，例如半導體晶片結構，其具有一作用面24a與相對該作用面24a之非作用面24b，該作用面24a上具有一如光感區或指紋感應之感應區241與複數電極墊240，以令該電子元件24以其 非作用面24b接置於該凹部2320中之第二線路層212上。
接著，於該電子元件24之作用面24a及第二絕緣層232上利用例如銲錫接(solder joint)、導電膠、或導電膏等導電材料25，電性連接該電極墊240及第三線路層213。
如第2E圖所示，於該第二絕緣層232、第三線路層213及電子元件24上形成一封裝層26，以令該封裝層26覆蓋該電子元件24之感應區241、導電材料25及第三線路層213。接著可選擇性對該封裝層26進行研磨之薄化作業。於此時由於該承載板20尚未移除，故可有效改善習知研磨作業無法提供有效支撐，易造成研磨後封裝層均勻性不佳或整體結構彎翹與破損等問題。
如第2F圖所示，移除該承載板20，以外露出該第一線路層211，並於外露之該第一線路層211上形成複數導電元件27。
透過前述製程，本發明亦提供一種電子封裝件，係包括：具有至少一凹部2320之絕緣體230、形成於該絕緣體230中之線路結構210、設於該凹部2320中之電子元件24；以及形成於該電子元件24表面以電性連接該電子元件24及該線路結構210之導電材料25。
於本實施例中，該絕緣體230具有相對之第一表面230a及第二表面230b，且其包括有第一絕緣層231及形成於該第一絕緣層231上之第二絕緣層232，其中，該絕緣體230可視實際需求僅具單一絕緣層或包含複數絕緣層，而不以本實施例為限。該第一絕緣層231具有相對之第一 表面231a及第二表面231b，該第二絕緣層232具有相對之第一表面232a及第二表面232b。
於本實施例中，該線路結構210係嵌埋於該絕緣體230中且包括有第一線路層211、第二線路層212、第三線路層213、電性連接該第一線路層211與第二線路層212之第一導電柱體221、以及電性連接該第二線路層212與第三線路層213之第二導電柱體222。該線路結構210可視實際需求形成有不同之線路層層數及複數導電柱體。
該第一線路層211係嵌埋於該第一絕緣層231中，且令該第一線路層211之一端面外露於該第一絕緣層231之第一表面231a。該第二線路層212係形成於該第一絕緣層231之第二表面231b上，且為該第二絕緣層232所覆蓋。該第三線路層213係形於該第二絕緣層232之第二表面232b上。
該第一導電柱體221係嵌埋於該第一絕緣層231中以電性連接該第一線路層211與第二線路層212，該第二導電柱體222係嵌埋於該第二絕緣層232中以電性連接該第二線路層212與第三線路層213。
該電子元件24係為感測器元件，例如半導體晶片結構，其具有一作用面24a與相對該作用面24a之非作用面24b，該作用面24a上具有一如光感區或指紋感應之感應區241與複數電極墊240，以令該電子元件24以其非作用面24b設於該凹部2320中。
再者，於該電子元件24之作用面24a上利用例如銲錫 接(solder joint)、導電膠、或導電膏等導電材料25，直接接觸且電性連接該電極墊240及線路結構210(例如第三線路層213)。
另外，本發明之電子封裝件復包括有形成於該絕緣體230之第二表面230b上且覆蓋該電子元件24及導電材料之封裝層26；以及形成於該絕緣體230第一表面230a上且電性連接該線路結構10之複數導電元件27。
請參閱第3圖，係為本發明之電子封裝件第二實施例之剖面示意圖，本實施例之電子封裝件與前述大致相同，主要差異在於本實施例之電子封裝件包括有一具有凹部3320之絕緣體330、一形成於該絕緣體330中之線路結構310、設於該凹部3320中且電性連接至該線路結構310之電子元件34。
該絕緣體330包括有第一絕緣層331及形成於該第一絕緣層331上之第二絕緣層332。
該線路結構310包括有埋設於該第一絕緣層331中之第一線路層311、形成於該第一絕緣層331上且為第二絕緣層332所覆蓋之第二線路層312、崁埋於該第一絕緣層331中且電性連接該第一線路層311及第二線路312之第一導電柱體321、以及崁埋於該第二絕緣層332中且電性連接該第二線路層312之第二導電柱體322，其中該第二導電柱體322係崁埋於該第二絕緣層332中且鄰接該絕緣體凹部3320，並使該第二導電柱體322之頂面及側邊外露出該第二絕緣層332，且顯露於該絕緣體凹部3320，以供 電子元件34設於該凹部3320中，並透過導電材料35直接接觸且電性連接該電子元件34之電極墊340與該線路結構310之第二導電柱體322。另外，該第二導電柱體322亦可選擇設置鄰近該絕緣體凹部3320，而僅使該第二導電柱體322之頂面外露出該第二絕緣層332。相較於第一實施例，本實施例係將該第二導電柱體322崁埋於該第二絕緣層332中且鄰接(或鄰近)該絕緣體凹部3320，並使該第二導電柱體322之頂面及側邊(或僅頂面)外露出該第二絕緣層332，而毋需在該第二絕緣層332上設置第三線路層，藉以增加該電子元件34與該第二導電柱體322之電性導通便利性，同時簡化製程與降低封裝件之厚度。
請參閱第4圖，係為本發明之電子封裝件第三實施例之剖面示意圖，本實施例之電子封裝件與前述大致相同，主要差異在於本實施例之電子封裝件包括有一具有凹部4320之絕緣體430、形成於該絕緣體430中之線路結構410、設於該凹部4320中且電性連接至該線路結構410之電子元件44。
該線路結構410包括有第一線路層411、第二線路層412、第三線路層413、電性連接該第一線路層411及第二線路412之第一導電柱體421、以及電性連接該第二線路層412及第三線路層413之第二導電柱體422。
該電子元件44係設於該凹部4320中，且以填充材49填充該電子元件44與該凹部4320間之空隙，以供該電子元件44透過導電材料45直接接觸且電性連接至該線路結 構410(例如第三線路層413)。
綜上所述，本發明之電子封裝件及其製法，係藉由將電子元件埋設於絕緣體凹部中，故能降低整體封裝件之厚度，同時可透過銲錫接等導電材料直接接觸且電性連接該電子元件與線路結構，因而容易控制該電子封裝件之厚度，以達到更薄的厚度，避免習知單純利用銲線電性連接電子元件與線路時受制於該金線具有一定的拉高線弧，且模封製程需具有足夠高度以使封裝層均勻覆蓋該電子元件，導致習知打線型封裝件無法達到充分薄化之需求且良率不佳等問題。再者，本發明可選擇性對封裝層進行研磨之薄化作業，此時由於承載板尚未移除，故可有效改善習知研磨作業無法提供有效支撐，易造成研磨後封裝層均勻性不佳或整體結構彎翹與破損等問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
210‧‧‧線路結構
211‧‧‧第一線路層
212‧‧‧第二線路層
213‧‧‧第三線路層
221‧‧‧第一導電柱體
222‧‧‧第二導電柱體
230‧‧‧絕緣體
231‧‧‧第一絕緣層
232‧‧‧第二絕緣層
230a‧‧‧第一表面
230b‧‧‧第二表面
24‧‧‧電子元件
25‧‧‧導電材料
26‧‧‧封裝層
27‧‧‧導電元件
2220‧‧‧凹部

Claims (20)

  1. 一種電子封裝件之製法，係包括：於一承載板上形成一具有相對之第一表面及第二表面之絕緣體，以及一嵌埋於該絕緣體中之線路結構，其中，該絕緣體係以其第一表面結合於該承載板上，且使該線路結構外露於該絕緣體之第二表面；於該絕緣體之第二表面形成至少一凹部；設置至少一具有相對作用面及非作用面之電子元件於該凹部中，其中，該作用面具有感應區及複數電極墊，且該電子元件以其非作用面結合於該絕緣體之凹部中，而使該感應區及電極墊外露出該絕緣體；以導電材料直接接觸且電性連接該電子元件之電極墊及該線路結構；於該絕緣體之第二表面上形成一覆蓋該電子元件之感應區之封裝層；以及移除該承載板。
  2. 如申請專利範圍第1項所述之電子封裝件之製法，復包括於該絕緣體之第一表面上設置複數電性連接該線路結構之導電元件。
  3. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該線路結構包含有複數線路層及電性連接該些線路層之導電柱體。
  4. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該絕緣體及該線路結構之製法係包括： 於該承載板上形成一第一線路層，再於該第一線路層上形成複數第一導電柱體；於該承載板上形成一具有相對之第一表面及第二表面的第一絕緣層，以令該第一絕緣層包覆該第一線路層與該些第一導電柱體，且該第一絕緣層係藉其第一表面結合至該承載板上；於該第一絕緣層之第二表面上形成一第二線路層，以令該第二線路層藉由該些第一導電柱體電性連接該第一線路層，並於該第二線路層上形成複數第二導電柱體；以及於該第一絕緣層之第二表面上形成一具有相對之第一表面及第二表面之第二絕緣層，以令該第二絕緣層包覆該第二線路層與該些第二導電柱體，且該第二絕緣層係藉其第一表面結合至該第一絕緣層之第二表面上，其中該絕緣體包括有第一及第二絕緣層，該線路結構包含有第一、第二線路層以及第一、第二導電柱體。
  5. 如申請專利範圍第4項所述之電子封裝件之製法，其中，該第一及第二絕緣層係以壓合或鑄模方式製作。
  6. 如申請專利範圍第4項所述之電子封裝件之製法，其中，該第一線路層之下表面係齊平該第一絕緣層之第一表面，且該些第一導電柱體之一端面係外露於該第一絕緣層之第二表面。
  7. 如申請專利範圍第4項所述之電子封裝件之製法，其中，該第二線路層係直接連接該些第一導電柱體。
  8. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該線路結構包含有一形成於該絕緣體上之線路層，以供該電子元件透過該導電材料直接接觸且電性連接至該線路層。
  9. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該導電材料係為銲錫接、導電膠、或導電膏。
  10. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該線路結構包含有崁埋於該絕緣體中且鄰接該凹部之導電柱體，以使該導電柱體之頂面及側邊外露出該絕緣體且顯露於該絕緣體凹部，俾供該電子元件透過該導電材料直接接觸且電性連接至該導電柱體。
  11. 如申請專利範圍第1項所述之電子封裝件之製法，其中，該線路結構包含有崁埋於該絕緣體中且鄰近該凹部之導電柱體，以使該導電柱體之頂面外露出該絕緣體，俾供該電子元件透過該導電材料直接接觸且電性連接至該導電柱體。
  12. 如申請專利範圍第1項所述之電子封裝件之製法，復包括以填充材填充該電子元件與該凹部間之空隙。
  13. 一種電子封裝件，係包括：一絕緣體，係具有相對之第一表面與第二表面，且該第二表面上具有至少一凹部；至少一電子元件，係設於該凹部中，且具有外露於該絕緣體之第二表面的一感應區及複數電極墊；一線路結構，係崁埋於該絕緣體中並外露出該絕緣 體之第二表面，以透過一導電材料直接接觸且電性連接該電子元件之電極墊；以及一封裝層，形成於該絕緣體之第二表面上且覆蓋該電子元件之感應區。
  14. 如申請專利範圍第13項所述之電子封裝件，復包括有形成於該絕緣體之第一表面上且電性連接該線路結構之複數導電元件。
  15. 如申請專利範圍第13項所述之電子封裝件，其中，該線路結構包含有複數線路層及電性連接該些線路層之導電柱體。
  16. 如申請專利範圍第13項所述之電子封裝件，其中，該線路結構包含有一形成於該絕緣體上之線路層，以供該電子元件透過該導電材料直接接觸且電性連接至該線路層。
  17. 如申請專利範圍第13項所述之電子封裝件，其中，該導電材料係為銲錫接、導電膠、或導電膏。
  18. 如申請專利範圍第13項所述之電子封裝件，其中，該線路結構包含有崁埋於該絕緣體中且鄰接該凹部之導電柱體，以使該導電柱體之頂面及側邊外露出該絕緣體且顯露於該絕緣體凹部，俾供該電子元件透過該導電材料直接接觸且電性連接至該導電柱體。
  19. 如申請專利範圍第13項所述之電子封裝件，其中，該線路結構包含有崁埋於該絕緣體中且鄰近該凹部之導電柱體，以使該導電柱體之頂面外露出該絕緣體，俾供 該電子元件透過該導電材料直接接觸且電性連接至該導電柱體。
  20. 如申請專利範圍第13項所述之電子封裝件，復包括有填充於該電子元件與該凹部間之空隙之填充材。
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