TWI555869B - Method for manufacturing transparent conductive film - Google Patents

Description

透明導電性膜之製造方法

本發明係關於一種透明導電性膜之製造方法。

近年來，投影型靜電電容形式之觸控面板或矩陣型之電阻膜形式觸控面板由於可進行多點輸入(multitouch)，故而操作性優異而其需求急速上升。作為此種觸控面板之電極構件，提出有於基材膜上形成透明導電性薄膜而成之透明導電性膜。透明導電性薄膜之賦予通常係藉由利用真空環境下之濺鍍成膜銦-錫複合氧化物膜而進行(專利文獻1)。

[先前技術文獻] [專利文獻]

[專利文獻1]日本專利特開2009-076432號公報

尤其是於帶觸控面板之顯示器製品之市場擴大之期間，具有以低電力消耗為目的而被低電阻化(高導電性化)之透明導電層之透明導電性膜之需求趨於上升。又，為了應對此種需求增高，要求更高速度下之成膜。

本發明之目的在於提供一種可以更高之速度成膜經低電阻化之透明導電層之透明導電性膜之製造方法。

本發明者等人為了解決上述問題而努力研究，結果發現根據下述構成可達成上述目的，從而完成了本發明。

即，本發明係一種包含於基材膜上利用濺鍍法自包含銦-錫複合氧化物之靶形成透明導電層之步驟之透明導電性膜之製造方法，且上述濺鍍法係分別對濺鍍成膜裝置中之每1個濺鍍室所包括之2個上述靶連接DC(direct current，直流)電源而進行之DC雙靶濺鍍法。

於該製造方法中，作為成膜透明導電層時之濺鍍法，採用分別對每1個濺鍍室所包括之2個上述靶連接DC電源而進行之DC雙靶濺鍍法，因此可使濺鍍速度為單一靶濺鍍法之2倍，從而可實現成膜步驟之高速化。又，藉由於1個濺鍍室中設置2個靶，可提高濺鍍室內之電漿密度。其結果，可形成更緻密之濺鍍膜，因此可降低所獲得之透明導電層之比電阻。再者，於在1個濺鍍室中包括1個靶之先前型之濺鍍成膜裝置中，可增加DC電源之輸出而提高電漿密度。然而，若過度增加輸出，則對靶之負載增大而產生龜裂或結核(因異物混入而變焦之狀態)，因此對靶之可負載之輸出被限制而無法期待達到DC雙靶濺鍍法程度之低電阻化及濺鍍成膜之高速化。

上述2個靶間之最短距離較佳為10mm以上、150mm以下。藉由將靶間之最短距離設為上述下限以上，可防止與DC電力一起施加磁場以成膜時之磁場彼此之干涉而形成良好之膜質之透明導電層。另一方面，藉由將上述最短距離設為上述上限以下，可有效地提高濺鍍室內之電漿密度。

於上述濺鍍成膜裝置設置有2個以上之濺鍍室，且可於各濺鍍室中獨立利用DC雙靶濺鍍法形成上述透明導電層。於形成具有2層以上之積層構造之透明導電層之情形時，藉由對應於各層之性狀而變更各濺鍍室中之DC雙靶濺鍍法之條件，可高效率地形成具有積層構 造之透明導電層。

1‧‧‧基材膜

2‧‧‧透明導電層

2a、2b、2c‧‧‧透明導電層

10‧‧‧透明導電性膜

10'‧‧‧透明導電性膜

11‧‧‧濺鍍室

12‧‧‧間隔壁

13A、13B‧‧‧靶

16‧‧‧DC電源

21‧‧‧濺鍍室

23A、23B‧‧‧靶

26、36‧‧‧DC電源

31‧‧‧濺鍍室

33A、33B‧‧‧靶

52‧‧‧溫度調節輥

53‧‧‧捲出輥

54‧‧‧捲取輥

55‧‧‧導輥

56‧‧‧導輥

100‧‧‧濺鍍成膜裝置

101‧‧‧殼體

110‧‧‧濺鍍成膜裝置

圖1係表示本發明之一實施形態之濺鍍成膜裝置之構成之概念圖。

圖2係本發明之一實施形態之透明導電性膜之模式剖面圖。

圖3係表示本發明之另一實施形態之濺鍍成膜裝置之構成之概念圖。

圖4係本發明之另一實施形態之透明導電性膜之模式剖面圖。

以下，一面參照圖式一面對本發明之透明導電性膜之製造方法之實施形態進行說明。但是，於圖之一部分或全部中省略說明所不需要之部分，且存在為了便於說明而擴大或縮小等並圖示之部分。表示上下等位置關係之用語僅為了便於說明而使用，絕無限定本發明之構成之意圖。

《第1實施形態》

以下，對作為本發明之一實施形態之第1實施形態進行說明。首先，對透明導電性膜之製造方法進行說明之後，對作為結果物之透明導電性膜進行說明。

[透明導電性膜之製造方法]

圖1係表示本發明之一實施形態之濺鍍成膜裝置之構成之概念圖。濺鍍成膜裝置100係採用如下輥對輥方式，即：送出基材膜1並自捲出輥53捲出，經過導輥55並藉由溫度調節輥52進行搬送，經過導輥56並利用捲取輥54捲取。使濺鍍成膜裝置100內變成特定之壓力以下之方式進行排氣(排氣機構未圖示)。溫度調節輥52以成為特定之溫度之方式被控制。

本實施形態之濺鍍成膜裝置100包括1個濺鍍室11。濺鍍室11 係由濺鍍成膜裝置100之殼體101、間隔壁12及溫度調節輥52所包圍之區域，於濺鍍成膜時可形成獨立之濺鍍環境。濺鍍室11包括2片銦-錫複合氧化物(ITO(Indium Tin Oxides，氧化銦錫))靶13A、13B。ITO靶13A、13B分別連接於DC電源16，並自該DC電源形成放電而於基材膜1上形成透明導電層。於濺鍍室11內進行DC電源16之電漿控制，並且將氬氣及氧氣以特定之體積比(例如氬氣：氧氣=98：2)導入至濺鍍室11內。如此，於濺鍍成膜裝置100中，濺鍍室11包括2個ITO靶，因此可使濺鍍速度為單一靶濺鍍法之2倍而實現成膜步驟之高速化，並且可提高濺鍍室內之電漿密度，其結果，可形成更緻密之濺鍍膜而降低所獲得之透明導電層之比電阻。

ITO靶13A、13B之形狀既可為圖1所示之平板型(planer)，亦可為圓筒型(旋轉(rotary))。

2個ITO靶13A、13B間之最短距離較佳為10mm以上、150mm以下，更佳為20mm以上、140mm以下。若ITO靶間之最短距離過小，則存在於與DC電力一起施加磁場以成膜時磁場彼此干涉而無法進行所需之成膜之情形。藉由採用上述最短距離之下限，可防止此種磁場之干涉而形成良好之膜質之透明導電層。另一方面，若上述最短距離過大，則存在成為與將2個單一ITO靶並列相同之狀態而電漿密度不會充分增加、從而無法充分獲得於1個濺鍍室11內包括2個ITO靶之優點之情形。藉由將上述最短距離設為特定值以下，可高效率地提高濺鍍室11內之電漿密度。

作為ITO靶13A、13B，較佳使用包含銦-錫複合氧化物之靶(In₂O₃-SnO₂靶)。於使用In₂O₃-SnO₂金屬氧化物靶之情形時，該金屬氧化物靶中之SnO₂之量相對於將In₂O₃與SnO₂相加之重量，較佳為0.5重量%~15重量%，更佳為1~12重量%，進而佳為2~12重量%。若靶中之SnO₂之量過少，則存在ITO膜之耐久性較差之情形。 又，若SnO₂之量過多，則存在ITO膜難以被結晶化而透明性或電阻值之穩定性不充分之情形。

於使用此種ITO靶之濺鍍成膜時，較佳為將濺鍍成膜裝置100內之真空度(到達真空度)排氣至較佳為1×10^-3Pa以下、更佳為1×10^-4Pa以下而形成除去濺鍍成膜裝置100內之水分或自基材膜1產生之有機氣體等雜質後之環境。原因在於水分或有機氣體之存在會使於濺鍍成膜中產生之懸鍵(dangling bond)終止而妨礙ITO等導電性氧化物之結晶成長。

視需要將作為反應性氣體之氧氣等與Ar等惰性氣體一起導入至以此方式排氣後之濺鍍室11內，並於1Pa以下之減壓下進行濺鍍成膜。成膜時之濺鍍室11內之壓力較佳為0.05Pa~1Pa，更佳為0.1Pa~0.7Pa。若成膜壓力過高，則有成膜速度降低之傾向，相反若壓力過低，則有放電變得不穩定之傾向。

對各ITO靶13A、13B之DC電源16之電力密度可考慮作為目標之透明導電層之厚度或比電阻、生產效率等而適當設定。DC電源16之電力密度較佳為0.6W/cm²以上、9.0W/cm²以下，更佳為0.9W/cm²以上、8.0W/cm²以下。

[透明導電性膜]

對利用上述DC雙靶濺鍍法所獲得之透明導電性膜進行說明。如圖2所示，透明導電性膜10係於基材膜1上形成包含銦-錫複合氧化物之透明導電層2。

<基材膜>

作為基材膜1，只要為具有可撓性且於可見光區域中透明者，則並無特別限制，可使用具有透明性且將聚酯系樹脂作為構成材料之塑膠膜。聚酯系樹脂由於透明性、耐熱性、及機械特性優異而被較佳地使用。作為聚酯系樹脂，聚對苯二甲酸乙二酯(PET)或聚萘二甲酸乙 二酯(PEN)等尤其適宜。又，塑膠膜就強度之觀點而言，較佳為進行延伸處理，更佳為進行雙軸延伸處理。作為延伸處理並無特別限定，可採用公知之延伸處理。

基材膜之厚度較佳為2~200μm之範圍內，更佳為2~130μm之範圍內，進而佳為2~110μm之範圍內。若膜之厚度未達2μm，則存在機械性強度不充分而有難以使膜形成為輥狀而連續地成膜透明導電層2或導電性金屬層3之操作之情形。另一方面，若膜之厚度超過200μm，則存在無法實現透明導電層2之耐擦傷性或形成有觸控面板之情形時之點擊特性等之提高之情形。

亦可對基材膜之表面預先實施濺鍍、電暈放電、火焰、紫外線照射、電子束照射、化學轉化處理、氧化等蝕刻處理或底塗處理，以提高與形成於膜基材上之透明導電層2之密接性。又，亦可於形成透明導電層之前，視需要藉由溶劑清洗或超聲波清洗等對膜基材表面進行除塵、淨化。

此種基材膜1係作為將長條膜捲繞成輥狀者而被供給，且可於其上連續地成膜透明導電層2而獲得長條透明導電性膜。

<透明導電層>

透明導電層2之組成可為與上述ITO靶13A、13B相同之組成。

透明導電層之厚度並無特別限制，為了形成使其表面電阻為1×10³Ω/□以下之具有良好之導電性之連續覆膜，較佳為將厚度設為10nm以上。由於若膜厚過厚則會導致透明性之降低等，故而厚度較佳為15~35nm、更佳為20~30nm之範圍內。若透明導電層之厚度未達15nm，則膜表面之電阻變高，且難以成為連續覆膜。又，若透明導電層之厚度超過35nm，則會有招致透明性降低等之情形。

透明導電層2既可為結晶質，亦可為非晶質。於本實施形態中，利用濺鍍法形成ITO膜作為透明導電層時，由於存在因基材膜1 之耐熱性引起之限制，故而無法於高溫下進行濺鍍成膜。因此，剛成膜後之ITO變成非晶質膜(亦存在一部分結晶化之情形)。此種非晶質之ITO膜與結晶質之ITO膜相比透過率較低，且存在會產生加濕加熱試驗後之電阻變化較大等問題之情形。就該觀點而言，可於暫時形成非晶質之透明導電層後於大氣中之氧存在之條件下進行退火處理，藉此將透明導電層轉化成結晶膜。藉由使透明導電層結晶化，可帶來透明性提高、進而加濕加熱試驗後之電阻變化較小、加濕加熱可靠性提高等優點。

於DC雙靶濺鍍法中可形成緻密之ITO膜，因此可使透明導電層之比電阻降低。結晶化後之透明導電層2較佳為具有1.2×10^-4Ω．cm以上、6.0×10^-4Ω．cm以下之較低值作為比電阻值。比電阻值更佳為1.2×10^-4Ω．cm以上、4.0×10^-4Ω．cm以下，進而，較佳為1.2×10^-4Ω．cm以上、3.5×10^-4Ω．cm以下。

又，透明導電層2亦可藉由蝕刻等進行圖案化。例如，於靜電電容形式之觸控面板或矩陣式之電阻膜形式之觸控面板所使用之透明導電性膜中，較佳為透明導電層2被圖案化成條紋狀。再者，於藉由蝕刻對透明導電層2進行圖案化之情形時，若先進行透明導電層2之結晶化，則存在藉由蝕刻而進行之圖案化變得困難之情形。因此，透明導電層2之退火處理較佳為於對透明導電層3進行圖案化之後進行。

<底塗(undercoat)層>

又，亦可於基材膜1與透明導電層2之間形成介電體層或硬塗層等底塗層。其中形成於基材膜1之透明導電層形成面側之表面之介電體層不具有作為導電層之功能，表面電阻例如為1×10⁶Ω/□以上，較佳為1×10⁷Ω/□以上，進而佳為1×10⁸Ω/□以上。再者，介電體層之表面電阻之上限並未特別限定。通常，介電體層之表面電阻之上限 為作為測定極限之1×10¹³Ω/□左右，亦可超過1×10¹³Ω/□。

作為介電體層之材料，可列舉NaF(1.3)、Na₃AlF₆(1.35)、LiF(1.36)、MgF₂(1.38)、CaF₂(1.4)、BaF₂(1.3)、BaF₂(1.3)、SiO₂(1.46)、LaF₃(1.55)、CeF(1.63)、Al₂O₃(1.63)等無機物〔括弧內之數值表示折射率〕或折射率為1.4~1.6左右之丙烯酸系樹脂、氨基甲酸酯樹脂、三聚氰胺樹脂、醇酸樹脂、矽氧烷系聚合物、有機矽烷縮合物等有機物、或者上述無機物與上述有機物之混合物。

如此，藉由於基材膜之透明導電層形成面側形成介電體層，例如即便於透明導電層2被圖案化成複數個透明電極之情形時，亦可減少透明導電層形成區域與透明導電層非形成區域之間之視認性之差。又，於使用膜基材作為透明基材之情形時，介電體層亦可作為抑制來自塑膠膜之低聚物等低分子量成分之析出之密封層而發揮作用。

亦可視需要於基材膜1之與透明導電層2形成面為相反側之面設置硬塗層或易接著層、結塊防止層等。又，亦可為使用黏著劑等適當之接著方法而貼合有其他基材者或於用以與其他基材貼合之黏著劑層等暫時黏著有分隔件等保護層者。

《第2實施形態》

於第1實施形態中，於濺鍍成膜裝置100中包括1個濺鍍室11，但濺鍍成膜裝置中之濺鍍室之數量並不限定於1個，亦可為2個或3個以上。只要根據透明導電層之層構成變更用以作動之濺鍍室之數量即可。即，於透明導電層包含1層ITO膜之情形時濺鍍室設為1個，之後依序於包含2層ITO膜之情形時將濺鍍室設為2個，於包含3層ITO膜之情形時將濺鍍室設為3個即可。於本實施形態中，對包括3個濺鍍室之態樣進行說明。

圖3係表示本發明之另一實施形態之濺鍍成膜裝置之構成之概念圖。濺鍍成膜裝置110之基本構成與第1實施形態中之濺鍍成膜裝 置100相同，除濺鍍室11以外，於濺鍍室11之上流側設置有濺鍍室21，且於濺鍍室11之下游側設置有濺鍍室31。因此，濺鍍成膜裝置110包括合計3個濺鍍室。與濺鍍室11相同，於濺鍍室21、31中分別包括ITO靶23A、23B及ITO靶33A、33B，且於各靶連接有DC電源26、36。藉此，可於各濺鍍室中以獨立之條件實施DC雙靶濺鍍法。

基材膜1依序自捲出輥53經過溫度調節輥52被搬送至捲取輥54，因此於在各濺鍍室中進行濺鍍成膜之情形時，於濺鍍室21中自基材膜1形成第1層ITO膜，接下來分別於濺鍍室11中形成第2層ITO膜，於濺鍍室31中形成第3層ITO膜。各濺鍍室之條件可相同亦可不同。考慮所形成之透明導電層2之厚度或比電阻、光學特性、蝕刻性等而設定於各濺鍍室中之濺鍍條件即可。

具體而言，以下對使用濺鍍成膜裝置110形成有3層構造之透明導電層之例進行說明。圖4係本發明之另一實施形態之透明導電性膜之模式性剖面圖。透明導電性膜10'於基材膜1上依序包括透明導電層2a、2b及2c。各透明導電層之銦-錫複合氧化物之組成不同，氧化錫相對於氧化銦與氧化錫之合計重量之重量比於透明導電層2a中為0.5重量%~5.0重量%，於透明導電層2b中為5.0重量%~15.0重量%，於透明導電層2c中為0.5重量%~5.0重量%。為了分別形成此種透明導電層，只要將安裝於濺鍍室21之ITO靶23A、23B之組成設為0.5重量%~5.0重量%，將安裝於濺鍍室11之ITO靶13A、13B之組成設為5.0重量%~15.0重量%，將安裝於濺鍍室31之ITO靶33A、33B之組成設為0.5重量%~15.0重量%即可。

《其他實施形態》

於濺鍍成膜裝置中，亦可與DC電源一起設置磁性電極(未圖示)而一面施加磁場一面進行濺鍍成膜。所施加之磁場考慮成膜速度等設 定即可，例如可設為20~150mT，較佳為30~140mT。

[實施例]

以下，關於本發明使用實施例進行詳細地說明，但本發明只要未超過其主旨之範圍，則並不限定於以下之實施例。於實施例中，只要未特別限定，則「份」意指「重量份」。

[實施例1]

於厚度為50μm之聚對苯二甲酸乙二酯上，以厚度為35nm之方式形成包含三聚氰胺樹脂：醇酸樹脂：有機矽烷之縮合物之重量比為2：2：1之熱硬化型樹脂之層作為底塗層。準備2個氧化銦90重量%-氧化錫10重量%之燒結體材料作為靶13A、13B，將2個靶13A、13B安裝於圖1所示之濺鍍成膜裝置100中之1個濺鍍室11，並對各者連接DC電源16。繼而，藉由真空排氣於濺鍍成膜裝置100內進行減壓直至成為1×10^-4Pa，並且亦充分進行基材膜1之除氣。使用以此方式設定之濺鍍成膜裝置100並利用將靶13A、13B之電力密度分別設為2.1W/cm²之DC雙靶濺鍍法，於包含98體積%氬氣與2體積%氧氣之0.4Pa之濺鍍室內環境下，於上述底塗層上形成非晶質且厚度為25nm之包含銦-錫複合氧化物之透明導電層。其後，於大氣環境下，於150℃下進行1小時退火處理，藉此使透明導電層結晶化，從而製作透明導電性膜。

[比較例1]

於圖1所示之濺鍍成膜裝置100中之濺鍍室11安裝了1個ITO靶，除此以外與實施例相同地製作透明導電性膜。

[比較例2]

將MF-AC(Medium Frequency-Alternating Current，中頻-交流)電源(40kHz)代替DC電源連接於ITO靶，除此以外與實施例1同樣地製作透明導電性膜。

<評價>

(比電阻值之測定)

使用4端子法測定各透明導電性膜之透明導電層之表面電阻(Ω/□)。繼而，利用螢光X射線分析裝置(RIGAKU公司製造)測定透明導電層之膜厚，並根據經測定之表面電阻與膜厚算出比電阻。將結果示於表1。

再者，於表1中亦一併表示濺鍍速率。其係將採用先前之DC單一靶濺鍍法之比較例1之濺鍍速率設為100%時之實施例1及比較例2之相對比。

(結果及探討)

於實施例1中，結晶化後之透明導電層之比電阻較利用先前之濺鍍法之比較例1降低約14%。其可認為是因如下情況而引起，即：藉由採用DC雙靶濺鍍法而電漿密度增高，從而形成緻密之ITO膜。又，對2個ITO靶之各者連接DC電源，因此可使濺鍍速率為比較例1之2倍，從而可實現ITO成膜之高速化。再者，於比較例2中雖使用2個靶，但藉由MF-AC電源交替地進行電漿放電，濺鍍速率及比電阻反而均變差。

1‧‧‧基材膜

11‧‧‧濺鍍室

12‧‧‧間隔壁

13A、13B‧‧‧靶

16‧‧‧DC電源

52‧‧‧溫度調節輥

53‧‧‧捲出輥

54‧‧‧捲取輥

55‧‧‧導輥

56‧‧‧導輥

100‧‧‧濺鍍成膜裝置

101‧‧‧殼體

Claims (3)

1. 一種透明導電性膜之製造方法，其係包含於基材膜上利用濺鍍法自含有銦-錫複合氧化物之靶形成透明導電層之步驟者，上述濺鍍法係對濺鍍成膜裝置中之每1個濺鍍室所具備之2個上述靶分別連接DC電源而進行之DC雙靶濺鍍法，且透明導電層結晶化後之比電阻值為6.0×10^-4Ω．cm以下。
2. 如請求項1之透明導電性膜之製造方法，其中上述2個靶間之最短距離為10mm以上、150mm以下。
3. 如請求項1或2之透明導電性膜之製造方法，其中於上述濺鍍成膜裝置設置有2個以上之濺鍍室，且於各濺鍍室中獨立利用DC雙靶濺鍍法形成上述透明導電層。