TWI549434B - 在積體電路晶片上之整合性斜坡和掃描分數頻率合成器 - Google Patents

在積體電路晶片上之整合性斜坡和掃描分數頻率合成器 Download PDF

Info

Publication number
TWI549434B
TWI549434B TW098115032A TW98115032A TWI549434B TW I549434 B TWI549434 B TW I549434B TW 098115032 A TW098115032 A TW 098115032A TW 98115032 A TW98115032 A TW 98115032A TW I549434 B TWI549434 B TW I549434B
Authority
TW
Taiwan
Prior art keywords
ramp
integrated
frequency synthesizer
scan
fractional
Prior art date
Application number
TW098115032A
Other languages
English (en)
Other versions
TW200952343A (en
Inventor
馬克Ｍ 克勞帝爾
都鐸 禮潘
Original Assignee
席特帝微波有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 席特帝微波有限公司 filed Critical 席特帝微波有限公司
Publication of TW200952343A publication Critical patent/TW200952343A/zh
Application granted granted Critical
Publication of TWI549434B publication Critical patent/TWI549434B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0925—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0933—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop using fractional frequency division in the feedback loop of the phase locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

在積體電路晶片上之整合性斜坡和掃描分數頻率合成器
此發明係關於一種在積體電路晶片上之整合性斜坡和掃描分數頻率合成器。
此申請案主張根據35 U.S.C.§§119、120、363、365及37 C.F.R.§1.55與§1.78在2008年5月6日申請的美國臨時申請案序列號第61/126,703號之權利與優先權，其係以此引用方式併入本文中。
可使用直接數位合成(DDS)技術或使用具有可變參考頻率或可變電壓控制振盪器(VCO)分割比之一鎖相迴路(PLL)來完成該斜坡產生函數。該DDS方法要求一高效能DAC與平滑濾波器，其使得在要求高輸出頻率與大變化時非常難以構造。
可使用具有一可變參考頻率之一PLL來產生更高輸出頻率，該可變參考頻率通常係以一低頻DDS來產生，但因為該PLL藉由20*log(N)放大藉由該DDS產生的雜波，其中N係該VCO與該參考頻率之比，故該DDS設計再次變得非常關鍵。
使用具有外部控制VCO分割比之一整合性以PLL為主的分數頻率合成器的後者方法容易引入數位切換雜訊並添加系統的成本與複雜性。在其中與一外部斜坡控制器一起使用一分數N合成器的先前技術情況下，對於該PLL要求頻率字之即時傳送。此係有問題的，因為其在該合成器在運 行時引起數位切換雜訊，並且其亦在晶片間異動中使用更多功率並且成本比一整合性方法更高。而且，該頻率的改變速率可能受串列埠傳送速度限制，從而造成一更少平滑斜坡。用以產生一低頻斜坡或「唧聲」信號之一已知方法係使用一全數位技術，其使用一直接數位合成器(DDS)，例如由Parkes(美國專利5,311,193 1994)所使用。此構想一般藉由使用諸如Gilmore(美國專利4,965,533 1990)之一方法而將該DDS用作針對一整數PLL之參考來延伸至高頻。Parkes與Gilmore的低頻與高頻方法兩者依賴於一以DDS為主的解決方式，其具有問題，因為全數位程序在轉換回至類比時可建立許多不需要的雜波信號。而且，硬體複雜性顯著更大。該構想進一步係限制，因為該PLL之頻寬應相對較窄以減低該等DDS雜波，其於斜坡開始或結束處建立更大的線性失真。Gaskel等人(US 5,079,521 1992)所揭示的另一方法使用一分數合成器來產生任意值之頻率。用以於較高載波頻率處產生一斜坡頻率之另一常用方法係基於一高解析度DAC使用一可程式化電壓產生器來直接驅動一VCO。此方法由於該VCO之非線性調諧特性所致而建立校準問題，由於控制在斜坡產生中所涉及的類比參數之困難所致而不能真正實現線性頻率掃描並且一般不適合於大體積半導體製造。當需要較大掃描或遭遇較大溫度變化時尤其如此。此先前技術全部係以此引用方式併入本文中。
依據本發明之各種態樣，提供一種新的整合性斜坡和掃 描分數頻率合成器，其減低外部組件(用以控制該斜坡頻率之附加項)的成本。此發明提供對該DDS方法之顯著改良，該DDS方法在頻率操作中受限，使用大量功率，容易產生雜波並且成本更高。
本發明得自以下認識：部分地，在各種態樣中一改良的掃描分數頻率合成器可藉由在一單一積體電路晶片上之分數頻率合成器積體電路內部添加一整合性斜坡產生器來實現，該整合性斜坡產生器即時驅動該△Σ調變器之頻率設定點並產生具有可程式化斜率(步進大小與數目)之向上及/或向下頻率斜坡及/或針對用於重複斜坡的自動模式操作之駐留，從而使用用以開始該斜坡之一外部觸發或一內部自產生觸發來實現基於該程式化的斜坡資料之該頻率斜坡的自主產生。
然而，在其他具體實施例中，此發明不需要實現所有此等目的並且此發明之申請專利範圍不應限於能夠實現此等目的的結構或方法。
此發明的特徵係一種在積體電路晶片上之整合性斜坡和掃描分數頻率合成器系統，其包括一積體電路晶片，其具有一分數頻率合成器，該分數頻率合成器具有回應於一VCO的頻率之一分數除法器與用於快速修改該分數除法器的除數之一調變器。在相同積體電路晶片上存在一斜坡產生器，其係回應於一觸發信號以產生一斜坡用於掃描該分數頻率合成器之頻率。
在較佳具體實施例中，該斜坡產生器可包括一查詢表， 其含有若干不同形狀斜坡。該斜坡產生器可包括一斜坡控制器，其含有一程式化的斜坡步進數目與步進大小並係回應於一觸發信號以產生一斜坡形狀。該斜坡產生器可包括一計算器電路，其用於計算一或多個不同斜坡形狀。該計算器電路可計算指數、抛物線或其他斜坡形狀。該斜坡控制器可包含一單一模式，其用於在每一觸發信號之後旋即產生一單一斜坡。該斜坡控制器可包括一自動模式，其用於在一單一觸發信號之後旋即啟用重複斜坡，並係進一步以一駐留時間來程式化以界定一重複週期。該晶片上分數頻率合成器可包括一迴路濾波器、用於驅動該迴路濾波器之一電荷幫浦及一相位頻率偵測器，其回應於一參考與該分數除法器用於偵測在該參考與藉由該迴路濾波器驅動之一VCO之間的任何偏差來發展一補償信號以啟用該迴路濾波器以該參考來會聚該VCO輸出。可在該積體電路晶片上提供一串列或平行介面電路用於接收晶片外命令來程式化該斜坡控制器。該調變器可以係一delta-sigma(△Σ)類型或任何其他類型之分數調變器。該調變器包括：一調變器核心，其回應於該斜坡控制器輸出之分數部分；以及一整數延遲路徑電路，其回應於該斜坡控制器輸出之整數部分，以使自該調變器至該分數除法器的整數與分數輸出同步。該整數延遲路徑電路可包括：一延遲電路，其回應於該斜坡控制器輸出之整數部分；以及一求和電路，其用於組合該延遲的整數部分與該調變器核心之分數輸出。該斜坡可以係在一單一方向上延伸之一簡單斜坡。該斜坡可以係在 若干方向上延伸之一複合斜坡。該斜坡可以係在至少一第一方向與一第二一般相反方向上延伸之一複合斜坡。該觸發信號可以係自一輸入接針產生的硬體。該觸發信號可以係自一串列或平行介面產生的軟體。該觸發信號可以係一自動模式掃描觸發信號。該觸發信號可以係一雙向模式掃描觸發信號。該觸發信號可以係一單一模式掃描觸發信號。該觸發信號可以係一雙模式觸發信號。
此發明的特徵亦係在相同晶片上之整合性分數調變器、整合性斜坡產生器及整合性SPI或平行介面，其中其他合成器組件之任一者可以係在晶片上或晶片外，其包括分數除法器、電荷幫浦、相位偵測器、迴路濾波器及VCO且其中若使用一主動迴路濾波器則該電荷幫浦係選用的。
除下文說明的較佳具體實施例或具體實施例之外，此發明能夠具有其他具體實施例並能夠以各種方式實踐或實施。因而，應明白此發明在其應用中並不限於以下說明中所提出或圖式中所說明的構造細節與組件配置。若本文中僅說明一具體實施例，則此發明之申請專利範圍不應限於該具體實施例。此外，不應限制性地閱讀此發明之申請專利範圍除非存在清楚與有說服力的證據顯現一特定排除、限制或放棄。
本發明係藉由添加一整合性控制器與斜坡電路來完成，該兩者係與該分數頻率合成器之其餘部分一起在晶片上以促進僅基於該程式化的斜坡資料與用以開始該斜坡之一外 部觸發或內部自產生的觸發之頻率控制斜坡的產生。該斜坡一旦係觸發便自動提供要求的控制字至該分數除法器以便生產一線性或其他所需斜坡波形，此全部係與在一單一積體晶片上之分數頻率合成器整合並且無DDS或即時資料傳送之進一步協助。
在圖1中顯示在一積體電路晶片12上之一整合性斜坡和掃描分數頻率合成器系統10。整合性斜坡和掃描分數頻率合成器系統10包括一習知頻率合成器14，其包括一相位偵測器PD16、選用電荷幫浦18、迴路濾波器20、分數除法器22、調變器24及VCO 26，其以一習知方式操作。亦可進行其他變化，例如可程式化整數除法器27與31及包括或排除電荷幫浦18。該PD 16、R除法器29、選用電荷幫浦18、分數除法器22、迴路濾波器20、VCO 26或該等除法器27與31可在該整合性掃描器內部或外部。
在操作中，VCO 26之輸出係回授至分數除法器22，其將該VCO頻率輸出除以某一數字，為簡化起見比如說100。即，分數除法器22具有一除數100。來自分數除法器22之輸出係在該相位偵測器(PD)16中與來自參考來源28與選用參考除法器29之一參考信號比較。若該PD16偵測VCO 26輸出頻率22b低於該參考28頻率29b，則PD 16增加自電荷幫浦18至迴路濾波器20的電荷並且迴路濾波器20增加至VCO 26的電壓以使其輸出頻率上升。可藉由一op amp與主動濾波器來取代電荷幫浦18與迴路濾波器20。另一方面，若PD 16判定VCO 26之輸出具有高於參考28信號29b 之一頻率22b，則PD 16引起電荷幫浦18降低遞送至迴路濾波器20之電荷，其進而降低至VCO 26之電壓並使其輸出頻率下降。因為頻率合成器14係一分數頻率合成器，故存在諸如調變器24之某種構件以引起分數效應。習知上，此係藉由諸如(例如)一△Σ調變器24或類似調變器之調變器週期性地變更分數除法器22中之除數來完成。例如，藉由除法器22來應用一除數100，△Σ調變器24可每十個循環添加一。因而，分數除法器22在十個循環之九個循環中使用一除數100，並在第十個循環上使用一除數101。此引起分數輸出除數之平均輸出不再係100而係100.1。此係具有一非常粗略的分數引入之一簡化範例。實際上，藉由該Σ△調變器產生的VCO除數之序列更複雜，以便實現要求的頻率解析度並減低雜波輸出。
依據此發明，斜坡產生器30係添加在與該等調變器24及介面控制器34相同的積體晶片12上。可以一斜坡控制器30a、查詢表30b或計算器電路30c來實施斜坡產生器30。可使用計算器電路30c來計算各種斜坡形狀，例如指數、抛物線。可使用查詢表30b來儲存許多不同的任意斜坡形狀。在單一模式操作中的斜坡控制器30a提供頻率步進大小與每斜坡之步進數目。該更新速率係等於該PD(16，圖1)比較頻率(29b，圖1)，但可不限於其。在一自動模式中，該斜坡控制器30a提供該些輸入以及一駐留輸入。藉由斜坡控制器30a連同△Σ調變器24如此產生的斜坡信號驅動分數除法器22以橫跨一頻率範圍掃描，其使得該掃描分 數頻率合成器可用於產生(例如)針對雷達應用及針對儀器與實驗室設備的唧聲信號。斜坡控制器30a可以適當步進大小、步進數目來載入並係藉由諸如串列/平行介面(SPI)34之一介面來驅動，其在來自一晶片外來源之線36上接收來自一主機處理器之輸入。斜坡控制器30a係在線38上藉由一觸發操作以啟用斜坡控制器30a生產該斜坡。
該斜坡控制器30a係以該等斜坡參數(即步進大小、步進數目、駐留時間、在一查詢表中之斜坡點、用以計算一抛物線或其他斜坡形狀的參數、操作模式(內部/外部觸發、自動重複、單一步進等))自該主機直接組態，並且一旦係開始，其便產生該Σ△之斜坡設定點而無其他外部干預。該斜坡控制器30a係實施為一規則狀態機，並且無限個特定具體實施例可導致相同功能性。在虛線方塊37中的組件係必須整合在該晶片上的該些組件。其他可視需要地包括在該晶片上。
在圖2中顯示一典型線性斜坡。此概念並不限於任何斜坡形狀，並且以其最一般的形式係藉由該主機處理器預載入的數字之一查詢表30b。改良係以下事實：該等頻率更新係位於該積體晶片14內部，並且一旦該「斜坡」開始便不要求即時資料傳送。在單一操作模式中，一觸發脈衝42之正向邊緣40開始一向上斜坡44，其於開始頻率f0開始並具有若干步進n。每一步進具有藉由於29b之信號產生之一寬度(Tref)46與藉由斜坡產生器30(例如斜坡控制器30a，其亦設定步進數目)命令之一高度48。該等步進之寬度46與 高度48亦界定斜坡44之斜率。該等步進之高度48與步進數目全部係藉由斜坡控制器30來提供。當於頻率ff達到第n步進50時，不再存在步進並且該系統駐留於該最後頻率ff位準直至下一觸發脈衝54之前緣52。在此範例中，斜坡56係一向下斜坡，其以於頻率ff之第一步進58開始並繼續向下n個步進返回至於頻率f0之第n步進60，其中該斜坡停留直至下一觸發脈衝64之正向邊緣62。此係單一模式操作。在自動模式操作中，斜坡控制器30提供一駐留時間(Tdwell)，如在圖2中於66所指示。而且，在該自動模式中，僅存在一個觸發脈衝42：之後不存在觸發脈衝。即，觸發脈衝54與64等等並不發生。相反，斜坡控制器30a以該上升邊緣40自動開始該斜坡。在斜坡44於頻率ff達到第n步進50之後，該程式化的駐留週期(Tdwell)66發生，其後該系統自動開始該第二斜坡56而不施加任何更多的脈衝54、64。
該單一模式與自動模式操作之此說明顯示一向上斜坡44，隨後係一向下斜坡56，隨後係另一向上斜坡68等等。然而，此並非本發明之一限制，因為在操作之單一模式或自動模式中，該等斜坡可全部係向上斜坡，全部係向下斜坡，或其可開始為一向下斜坡，隨後係一向上斜坡，隨後係一向下斜坡等。而且，在斜坡上升時的斜率可不必與在斜坡下降時的斜率相等。例如，在任一模式中，可存在一向上斜坡44，隨後係自ff至f0之一快速返回，隨後係另一向上斜坡，隨後係自ff至f0之另一快速返回，隨後係另一向上斜坡等等。或者，該系統可以一向下斜坡開始，其開 始於ff，結束於f0，並幾乎即刻返回至ff並再次開始一向下斜坡，並一再重複。並且，如先前所指示，代替一向上斜坡44，隨後係一向下斜坡56，隨後係一向上斜坡68，該系統可提供一向下斜坡之鏡像，隨後係一向上斜坡，隨後係一向下斜坡等等。可將各種觸發方案用於斜坡產生器30，例如該觸發信號可以係諸如在線38上發端之硬體或其可以係(例如)透過SPI 34產生之軟體。此外，該觸發可以係單一、雙或更複雜形式用於控制輔助模式、單向斜坡、或兩個或兩個以上之斜坡或掃描。
斜坡參數係可透過該串列介面34充分程式化。然而，該合成的斜坡係經受正常相位鎖定動力。若在使用中的迴路頻寬比該等步進之速率寬得多，則該鎖定相對於該步進速率將非常快並且該斜坡將具有一樓梯形狀。因為改變速率係參考頻率，故在實踐中此情形通常不存在。若該更新速率係高於該迴路頻寬，通常也是如此，則在接收一新頻率步進之前，該迴路不會充分穩定。因此，在一暫態之後，該掃描的輸出將以一較小恆定滯後跟隨該設定點並將以一接近連續的方式來掃描。因此，就在該斜坡係觸發之後，較小斜坡非線性可能暫時出現於該輸入處。若必要，可在斜坡產生器30與△Σ調變器24之間引入一預失真數位濾波器70(圖3)以減低暫態失真。然而，因為該預失真亦取決於該等實際的外部迴路濾波器組件，故一般預失真數位濾波器之設計並非不重要。幸運的係，在實踐中通常不需要此濾波器的存在。用以避免啟動暫態問題之一簡單實踐解決方 式係更早地於一更低頻率開始該斜坡(假定斜坡上升)並忽略其之第一部分。
在單一模式中每一參考循環，△Σ調變器24之設定點係遞增/遞減一斜坡步進。該開始頻率、步進大小(包括寬度與高度)及步進數目係經由該串列介面34來程式化。然而，應注意，通過該△Σ傳送函數的整數路徑與分數路徑具有不同延遲。通常於該調變器核心之輸出處直接添加至該調變器序列的整數路徑應係人為延遲以補償透過該調變器的分數信號路徑延遲。此係顯示於圖3中，其中調變器24包括該調變器核心80、一延遲82及一加法器或求和電路84。來自斜坡控制器30之輸出包括整數與分數部分兩者，如在線86上所指示。該分數部分直接行至調變器核心80，其輸出係遞送至加法器或求和器84；然而，該整數部分行至延遲電路82，其通常可延遲該整數資訊(例如)三個循環以匹配在調變器核心80中的延遲。接著，延遲82之輸出係與來自調變器核心80之輸出在加法器84中組合並係提供至分數除法器22，如先前所說明。
雖然在一些圖式中而非在其他圖式中顯示本發明之特定特徵，但此僅係為方便起見，因為依據本發明每一特徵可與其他特徵之任一者或全部組合。如本文中所使用的詞語「包括」、「包含」、「具有」及「有」應係廣義與綜合地解譯而不限於任何實體互連。此外，本申請案中揭示的任何具體實施例不應係視為唯一可能的具體實施例。
此外，在針對此專利之專利申請案的執行期間所呈現的 任何修正並非放棄該申請案中所呈現的任何請求項元件，如所提出：不能合理預期熟習此項技術者會起草文字上涵蓋所有可能等效物之一請求項，許多等效物在修正時會係不可預知的並超出欲放棄何者(若存在)的合理解譯，該修正的基本原理可能與許多等效物僅具有一膚淺的關係，及/或存在許多不能預期申請者針對所修正的任一請求項元件說明特定非實質替代的其他原因。
熟習此項技術者會想到其他具體實施例，並且該等具體實施例係在以下申請專利範圍之內。
10‧‧‧整合性斜坡和掃描分數頻率合成器系統
12‧‧‧積體電路晶片
14‧‧‧頻率合成器
16‧‧‧相位偵測器/PD
18‧‧‧選用電荷幫浦
20‧‧‧迴路濾波器
22‧‧‧分數除法器
24‧‧‧調變器/△Σ調變器
26‧‧‧VCO
27‧‧‧整數除法器
28‧‧‧參考來源
29‧‧‧R除法器/選用參考除法器
30‧‧‧斜坡產生器
30a‧‧‧斜坡控制器
30b‧‧‧查詢表
30c‧‧‧計算器電路
31‧‧‧整數除法器
34‧‧‧介面控制器/串列/平行介面(SPI)
70‧‧‧預失真數位濾波器
80‧‧‧調變器核心
82‧‧‧延遲/延遲電路
84‧‧‧加法器或求和電路
從上文對一較佳具體實施例的說明及附圖，熟習此項技術者將明白其他目的、特徵及優點，其中：圖1係依據此發明的在積體電路晶片上之整合性斜坡和掃描分數頻率合成器的示意方塊圖；圖2說明藉由圖1之斜坡產生器產生的一種類型之斜坡；以及圖3係圖1之調變器與一選用預失真數位濾波器之一具體實施例的更詳細示意圖。
10‧‧‧整合性斜坡和掃描分數頻率合成器系統
12‧‧‧積體電路晶片
14‧‧‧頻率合成器
16‧‧‧相位偵測器/PD
18‧‧‧選用電荷幫浦
20‧‧‧迴路濾波器
22‧‧‧分數除法器
24‧‧‧調變器/△Σ調變器
26‧‧‧VCO
27‧‧‧整數除法器
28‧‧‧參考來源
29‧‧‧R除法器/選用參考除法器
30‧‧‧斜坡產生器
30a‧‧‧斜坡控制器
30b‧‧‧查詢表
30c‧‧‧計算器電路
31‧‧‧整數除法器
34‧‧‧介面控制器/串列/平行介面(SPI)

Claims (21)

  1. 一種具有一分數除法器之整合性斜坡和掃描分數頻率合成器系統，該合成器系統包含：一積體電路晶片，其包括一分數頻率合成器之複數個元件，該分數頻率合成器包括：一調變器，其用於修改該分數除法器之除數；一斜坡產生器，該斜坡產生器係回應於一觸發信號以產生用於掃描該分數頻率合成器之頻率之一斜坡，該斜坡產生器進一步包括一斜坡控制器，其經組態以提供用於在每一觸發信號之後旋即產生該斜坡之一單一模式操作；以及一介面控制器，其回應於一外部控制器以控制該斜坡產生器與調變器；其中至少該調變器、該斜坡產生器及該介面控制器係位於該積體電路晶片上。
  2. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該分數除法器係在該積體電路晶片上。
  3. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該斜坡產生器包括一查詢表，其含有若干不同形狀斜坡。
  4. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該斜坡控制器進一步包括一程式化的斜坡步進數目與步進大小並係回應於一觸發信號以產生一斜坡形狀。
  5. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該斜坡產生器包括一計算器電路，其用於計算一或多個不同斜坡形狀。
  6. 如請求項5之整合性斜坡和掃描分數頻率合成器系統，其中該計算器電路計算指數或抛物線斜坡形狀。
  7. 如請求項4之整合性斜坡和掃描分數頻率合成器系統，其中該斜坡控制器包括一自動模式，其用於在一單一觸發信號之後旋即啟用重複斜坡，並係進一步以一駐留時間來程式化以界定一重複週期。
  8. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該分數頻率合成器亦可已整合以下於一晶片上：用於分割一VCO回授路徑之該分數除法器；一迴路濾波器；用於驅動該迴路濾波器之一電荷幫浦及一相位頻率偵測器，其用於偵測在一參考與VCO之間的任何偏差；一VCO，其係藉由該迴路濾波器驅動來發展一補償信號以放用該迴路濾波器以該參考來會聚VCO輸出；一固定除法器，其調節VCO信號用於內部或外部使用；以及一參考路徑除法器。
  9. 如請求項4之整合性斜坡和掃描分數頻率合成器系統，其中該介面控制器包括在該積體電路晶片上之一串列或平行介面控制器，其用於接收晶片外命令以程式化該斜坡控制器。
  10. 如請求項4之整合性斜坡和掃描分數頻率合成器系統，其中該調變器包括：一調變器核心，其回應於該斜坡控制器輸出之一分數部分；以及一整數延遲路徑電路，其回應於該斜坡控制器輸出之一整數部分，以使自該調變器至該分數除法器的一整數與一分數輸出同步。
  11. 如請求項10之整合性斜坡和掃描分數頻率合成器系統，其中該整數延遲路徑電路包括：一延遲電路，其回應於該斜坡控制器輸出之該整數部分；以及一求和電路，其用於組合該延遲的整數部分與該調變器核心之該分數輸出。
  12. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該斜坡係在一單一方向上延伸之一簡單斜坡。
  13. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該斜坡係在若干方向上延伸之一複合斜坡。
  14. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該斜坡係在至少一第一方向與一第二一般相反方向上延伸之一複合斜坡。
  15. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該觸發信號係自一輸入接針產生的硬體。
  16. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該觸發信號係自一串列/平行介面SPI產生的軟體。
  17. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該觸發信號係一自動模式掃描觸發信號。
  18. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該觸發信號係一雙向模式掃描觸發信號。
  19. 如請求項1之整合性斜坡和掃描分數頻率合成器系統，其中該斜坡產生器具有一單一步進模式，其中每一觸發藉由每觸發一個步進來推進該掃描。
  20. 如請求項1之整合性斜坡和掃描分數頻率合成器系統， 其中該調變器係△Σ類型。
  21. 一種具有整合於一晶片上之一頻率掃描器之分數頻率合成器系統，其包括在相同晶片上之一整合性調變器、一整合性斜坡產生器，其用於產生一斜坡以掃描該分數頻率合成器之頻率，該斜坡產生器進一步包括一斜坡控制器，其經組態以提供用於在每一觸發信號之後旋即產生該斜坡之一單一模式操作，及在相同晶片上之一整合性SPI或平行介面，其中其他合成器組件之任一者係位在晶片上或在晶片外，該合成器組件係選自一分數除法器、一電荷幫浦、一相位偵測器、一迴路濾波器及一VCO之任一者。
TW098115032A 2008-05-06 2009-05-06 在積體電路晶片上之整合性斜坡和掃描分數頻率合成器 TWI549434B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12670308P 2008-05-06 2008-05-06
US12/387,529 US8085097B2 (en) 2008-05-06 2009-05-04 Integrated ramp, sweep fractional frequency synthesizer on an integrated circuit chip

Publications (2)

Publication Number Publication Date
TW200952343A TW200952343A (en) 2009-12-16
TWI549434B true TWI549434B (zh) 2016-09-11

Family

ID=41264874

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098115032A TWI549434B (zh) 2008-05-06 2009-05-06 在積體電路晶片上之整合性斜坡和掃描分數頻率合成器

Country Status (5)

Country Link
US (1) US8085097B2 (zh)
EP (1) EP2283576B1 (zh)
CN (1) CN102067453B (zh)
TW (1) TWI549434B (zh)
WO (1) WO2009137042A1 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8433944B2 (en) 2010-04-12 2013-04-30 Qualcomm Incorporated Clock divider system and method with incremental adjustment steps while controlling tolerance in clock duty cycle
US8810290B1 (en) * 2011-01-11 2014-08-19 Hittite Microwave Corporation Fractional phase locked loop having an exact output frequency and phase and method of using the same
US8692594B2 (en) * 2011-12-19 2014-04-08 Ati Technologies Ulc Phase-locked loop frequency stepping
US9081094B2 (en) 2012-02-22 2015-07-14 Honeywell International Inc. Aircraft radar altimeter structure
US8866667B2 (en) 2012-02-22 2014-10-21 Honeywell International Inc. High sensitivity single antenna FMCW radar
US9297885B2 (en) 2012-07-27 2016-03-29 Honeywell International Inc. Method of system compensation to reduce the effects of self interference in frequency modulated continuous wave altimeter systems
US9194946B1 (en) * 2012-09-10 2015-11-24 Honeywell International Inc. Combined FMCW and FM pulse-compression radar systems and methods
US9143138B2 (en) 2013-02-27 2015-09-22 Microsemi Semiconductor Ulc Phase locked loop frequency synthesizer with reduced jitter
US9020089B2 (en) * 2013-07-12 2015-04-28 Infineon Technologies Ag Phase-locked loop (PLL)-based frequency synthesizer
CN104378116B (zh) * 2013-08-14 2018-03-16 颜至远 具有微脉冲波吸收功能的dac电路装置
KR101465370B1 (ko) * 2013-12-09 2014-11-26 한국항공우주연구원 위상누적다항식을 이용하여 양방향 첩신호를 생성하는 장치 및 방법
EP2903163B1 (en) * 2014-02-04 2019-08-21 Hittite Microwave LLC Apparatus and methods for fast charge pump holdover on signal interruption
CN103840824A (zh) * 2014-03-10 2014-06-04 南京软仪测试技术有限公司 一种提高频率分辨率的频率合成信号装置及合成方法
US9660605B2 (en) 2014-06-12 2017-05-23 Honeywell International Inc. Variable delay line using variable capacitors in a maximally flat time delay filter
US10018716B2 (en) 2014-06-26 2018-07-10 Honeywell International Inc. Systems and methods for calibration and optimization of frequency modulated continuous wave radar altimeters using adjustable self-interference cancellation
CN104124966B (zh) * 2014-07-21 2017-07-14 中国电子科技集团公司第四十一研究所 一种产生线性调频信号的直接频率合成方法
US10725150B2 (en) * 2014-12-23 2020-07-28 Infineon Technologies Ag System and method for radar
US9397675B1 (en) * 2015-07-31 2016-07-19 Shure Acquisition Holdings, Inc. Hybrid frequency synthesizer and method
EP3208579B1 (de) * 2016-02-22 2020-01-29 VEGA Grieshaber KG Reduzierung von leistungsspitzen im spektrum der mittleren leistung von füllstandmessgeräten
WO2019089948A1 (en) * 2017-11-03 2019-05-09 The Regents Of The University Of California Orientation independent, room temperature, hyperpolarization of diamond nano- and micro-particles
EP3579011B1 (en) 2018-06-06 2022-03-16 NXP USA, Inc. Boosted return time for fast chirp pll and calibration method
EP3579012B1 (en) 2018-06-06 2022-03-30 NXP USA, Inc. Phase preset for fast chirp pll
KR20230079723A (ko) * 2021-11-29 2023-06-07 삼성전자주식회사 위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098754B2 (en) * 2005-01-31 2006-08-29 Rf Micro Devices, Inc. Fractional-N offset phase locked loop

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4038689A (en) * 1976-06-14 1977-07-26 Matsushita Electric Corporation Of America Frequency synthesizer tuning system with manual fine tuning control
US4965533A (en) 1989-08-31 1990-10-23 Qualcomm, Inc. Direct digital synthesizer driven phase lock loop frequency synthesizer
US5023571A (en) 1989-09-29 1991-06-11 Hewlett-Packard Company Digitally-synchronized sweep signal source
GB2238434B (en) 1989-11-22 1994-03-16 Stc Plc Frequency synthesiser
GB2248355B (en) 1990-09-26 1994-07-13 British Aerospace Digital chirp generator
DE19581471C2 (de) * 1994-01-24 1999-10-14 Douglas R Baldwin Synthesizer mit einstellbarer Frequenz
US6047029A (en) * 1997-09-16 2000-04-04 Telefonaktiebolaget Lm Ericsson Post-filtered delta sigma for controlling a phase locked loop modulator
US5986512A (en) * 1997-12-12 1999-11-16 Telefonaktiebolaget L M Ericsson (Publ) Σ-Δ modulator-controlled phase-locked-loop circuit
US6091356A (en) * 1998-10-05 2000-07-18 Sensor Concepts Incorporated Chirp source with rolling frequency lock for generating linear frequency chirps
FI107478B (fi) * 1999-12-03 2001-08-15 Nokia Networks Oy Digitaalinen ramppigeneraattori, jossa on lähtötehon säädin
US6931243B2 (en) * 2001-12-21 2005-08-16 Texas Instruments Incorporated Fully integrated low noise multi-loop synthesizer with fine frequency resolution for HDD read channel and RF wireless local oscillator applications
US6975848B2 (en) * 2002-06-04 2005-12-13 Parkervision, Inc. Method and apparatus for DC offset removal in a radio frequency communication channel
JP2004104228A (ja) * 2002-09-05 2004-04-02 Matsushita Electric Ind Co Ltd 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型ｄ／ａ変換器
JP4064338B2 (ja) * 2003-12-10 2008-03-19 松下電器産業株式会社 デルタシグマ型分数分周ｐｌｌシンセサイザ
US7356312B2 (en) * 2004-03-05 2008-04-08 Telefonaktiebolaget Lm Ericsson (Publ) Fractional frequency synthesizer
US7529789B2 (en) * 2004-11-01 2009-05-05 Metanoia Technologies, Inc. Method for representing complex numbers in a communication system
JP2007134928A (ja) * 2005-11-10 2007-05-31 Renesas Technology Corp Ｒｆアナログ信号処理ユニットと、それを搭載したモバイル端末装置
JP2007259122A (ja) * 2006-03-23 2007-10-04 Renesas Technology Corp 通信用半導体集積回路
US8037336B2 (en) * 2006-05-15 2011-10-11 Stmicroelectronics Pvt, Ltd. Spread spectrum clock generation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098754B2 (en) * 2005-01-31 2006-08-29 Rf Micro Devices, Inc. Fractional-N offset phase locked loop

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A. Stelzer et al., "Fast and Accurate Ramp Generation with a PLL-Stabilized 24-GHz VCO for FMCW and FSCW Applications," IEEE MTT-S Digest, pp. 893-896, 2003 *
L. K. Tan et al., "A 200 MHz quadrature digital synthesizer/mixer in 0.8 μm CMOS," IEEE J. Solid-State Circuits, vol. 30,pp. 193–200, Mar. 1995. *

Also Published As

Publication number Publication date
EP2283576A1 (en) 2011-02-16
CN102067453A (zh) 2011-05-18
EP2283576A4 (en) 2013-08-14
EP2283576B1 (en) 2015-10-21
US8085097B2 (en) 2011-12-27
CN102067453B (zh) 2015-05-20
US20090278611A1 (en) 2009-11-12
WO2009137042A1 (en) 2009-11-12
TW200952343A (en) 2009-12-16

Similar Documents

Publication Publication Date Title
TWI549434B (zh) 在積體電路晶片上之整合性斜坡和掃描分數頻率合成器
CN103348596B (zh) 用于分数-n锁相环(pll)的参考时钟补偿
US9020089B2 (en) Phase-locked loop (PLL)-based frequency synthesizer
CN110048714B (zh) 合成器和相位频率检测器
US9007109B2 (en) Automatic loop-bandwidth calibration for a digital phased-locked loop
US20120242383A1 (en) Phase profile generator
US20080136532A1 (en) Phase locked loop with adaptive phase error compensation
JP6494888B2 (ja) Ｐｌｌ回路
JP2012195826A (ja) スペクトラム拡散クロック発生回路
EP2782255A1 (en) Fractional-N frequency synthesizer using a subsampling pll and method for calibrating the same
US9280928B2 (en) Apparatus and method for driving LED display
US8994420B2 (en) Higher-order phase noise modulator to reduce spurs and quantization noise
US6943598B2 (en) Reduced-size integrated phase-locked loop
JPWO2007091516A1 (ja) フラクショナル−ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路
US9136829B2 (en) Method and apparatus for implementing a programmable high resolution ramp signal in digitally controlled power converters
US8477898B2 (en) Highly flexible fractional N frequency synthesizer
JP2005302012A (ja) スペクトル拡散クロックを生成する回路
US20070133729A1 (en) Spread ratio fixing circuit and method for generating spread spectrum clock
JPH11150421A (ja) 周波数シンセサイザ
US8994422B2 (en) Use of Frequency addition in a PLL control loop
JP6615418B2 (ja) Ｐｌｌ回路
JP2016161499A (ja) 周波数変調回路
JP6950172B2 (ja) スペクトラム拡散クロック発生回路
CN112600555A (zh) 一种产生调频连续波信号的方法
JP6392592B2 (ja) 周波数シンセサイザ