TWI546908B

TWI546908B - 封裝結構及其製法

Info

Publication number: TWI546908B
Application number: TW103144726A
Authority: TW
Inventors: 許詩濱; 曾昭崇
Original assignee: 恆勁科技股份有限公司
Priority date: 2014-12-22
Filing date: 2014-12-22
Publication date: 2016-08-21
Also published as: TW201624631A

Description

封裝結構及其製法

本發明係有關一種封裝結構，尤指一種嵌埋電子元件之封裝結構及其製法。

隨著半導體封裝技術的演進，於智慧型手機、平板、網路、筆記型電腦等產品中，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而該半導體裝置主要係在一封裝基板(package substrate)裝置晶片，且將晶片電性連接在該封裝基板上，接著再以膠體進行封裝；而為降低封裝高度，遂有將晶片嵌埋在一封裝基板中，而此種封裝件能縮減整體半導體裝置之體積並提昇電性功能，遂成為一種封裝的趨勢。

第1A至1D圖係為習知封裝結構之製法的剖視示意圖。

如第1A圖所示，提供一具有貫穿之開口130之核心板13，於該核心板13之上、下兩側具有複數內層線路11與一銅窗110，且於該核心板13中形成複數導電柱12，以電性連接上、下兩側之內層線路11。

如第1B圖所示，於該核心板13底側設置一承載板10，如聚醯亞胺(Polyimide，簡稱PI)膠帶，以將一具有複數電極墊180之半導體晶片18容置於該開口130中，且該半導體晶片18設於該承載板10上。藉由該銅窗110之設計，可避免該半導體晶片18接觸該內層線路11。

如第1C圖所示，於該核心板13上側及半導體晶片18上壓合一介電材料，以填入該開口130之孔壁與半導體晶片18間的間隙中，再移除該承載板10，之後壓合另一介電材料於該核心板13下側，使兩介電材料形成一介電材料層16。

如第1D圖所示，於該介電材料層16之上、下側分別形成一線路層14，且該線路層14具有位於該介電材料層16中並電性連接該電極墊180與內層線路11之導電體15。

然而，習知封裝結構1之製法中，因使用該銅窗110作阻隔層，會減少該內層線路11之佈線區域，且以CO₂雷射形成該開口130，會增加雷射製程與成本，並使該核心板13之有機玻纖露出，因而導致影響該半導體晶片18置放良率與品質。

再者，需使用雷射製程製作盲孔(即該導電體15之位置)或通孔(即該導電柱12之位置)，故僅能製作圓形孔型，且孔型不佳。

又，使用PI膠帶之承載板10固定該半導體晶片18，不僅需增加貼膠帶與撕膠帶製程，且增加膠帶耗材與設備成本。

另外，需經過兩次介電材料之製作，再進行壓合以形成該介電材料層16，故需進行預壓製程與固化(Cure)壓合製程，不僅增加製程時間與成本，且導致該半導體晶片18產生偏移(甚至旋轉)，因而不易準確定位於該開口130中，以致於該半導體晶片18之電極墊180不易與該導電體15精準對應，而容易產生電性連接之品質不良或失效的情況，導致降低產品的良率。

如第1A’至1D’圖所示，係為另一習知封裝結構之製法。

如第1A’圖所示，於一如銅箔基板之承載板10上形成一第一線路層11’，且將一被動元件18’，如積層陶瓷電容器(Multi-layer Ceramic Capacitor，簡稱MLCC)藉由絕緣膠材180’固定於該第一線路層11’上。

如第1B’圖所示，將一具有供設置該被動元件18’之開口130的第一介電材料層13’設於該承載板10上。

如第1C’圖所示，於該第一介電材料層13’上側及該被動元件18’上壓合第二介電材料層，且該第二介電材料層填入於該開口130之孔壁與被動元件18’之間的間隙中，使該第一介電材料層13’與該第二介電層熱壓形成一介電材料包覆層16’，以將該被動元件18’與該第一線路層11’固定於該介電材料包覆層16’中。

如第1D’圖所示，於該介電材料包覆層16’之上側上形成第二線路層14’，且該第二線路層14’具有位於該介電材料包覆層16’中並電性連接該被動元件18’之導電體15。接著，移除該承載板10以外露該第一線路層11’。

惟，習知封裝結構1’之製法中，因使用銅箔基板作該承載板10，故容易產生分層，而造成結構損壞，且需使用雷射製程製作盲孔(即該導電體15之位置)，故僅能製作圓形孔型，且孔型不佳。

再者，使用非導電材與點膠方式黏著該被動元件18’，由於點膠的膠粒直徑大於200微米(um)，故每次點膠的粒徑誤差極大，因而不易控制，導致該絕緣膠材180’容易擴流至其它區域，以致於該第一線路層11’之各線路間易受膠材黏著，而有信賴度之風險。

又，需經過兩次介電材料層之製作，再進行壓合以形成該介電材料包覆層16’，故該第一介電材料層13’與該第二介電材料層兩者之置放容易錯位，不僅增加製程時間與成本，且該被動元件18’置放後而於烘烤該介電材料包覆層16’之前，該被動元件18’並未固定，故該被動元件18’容易偏移，而造成良率損失。

另外，使用該導電體15對該被動元件18’作單側之電性導通，會增加電性路徑及訊號損失之風險，且使用非一般封裝界使用之銅電極MLCC作為被動元件18’，故成本極高。

因此，如何避免習知技術中之種種缺失，實已成為目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明提供一種封裝結構，係包括：第一絕緣層，係具有相對之第一表面及第二表面；第一線路層，係結合於該第一絕緣層之第一表面；複數第一導電體，係設於該第一絕緣層中並電性連接該第一線路層；第二線路層，係形成於該第一絕緣層之第二表面上並藉由該些第一導電體電性連接該第一線路層；複數第二導電體，係設於該第二線路層上；第二絕緣層，係形成於該第一絕緣層之第二表面上並包覆該第二線路層與該些二導電體，且該第二絕緣層上具有至少一開口，使該開口延伸至該第一絕緣層之第二表面內，以令該第一線路層之部分表面外露於該開口；以及至少一電子元件，係設於該開口中並電性連接該第一線路層。

本發明復提供一種封裝結構之製法，係包括：於一承載板上形成第一線路層；於該第一線路層上形成複數第一導電體；於該承載板上形成一具有相對之第一表面及第二表面的第一絕緣層，以令該第一絕緣層包覆該第一線路層與該些第一導電體，且該第一絕緣層係藉其第一表面結合至該承載板上；於該第一絕緣層之第二表面上形成第二線路層，以令該第二線路層藉由該些第一導電體電性連接該第一線路層；於該第二線路層上形成複數第二導電體；於該第一絕緣層之第二表面上形成第二絕緣層，以令該第二絕緣層包覆該第二線路層與該些第二導電體；於該第二絕緣層形成至少一開口，使該開口延伸至該第一絕緣層之第二表面內，以令該第一線路層之部分表面外露於該開口；以及於該開口中設置至少一電子元件，且該電子元件電性連接該第一線路層。

由上可知，本發明封裝結構及其製法，係先形成兩層線路佈設，再於第二絕緣層上形成開口，以有效利用該些第一導電體或第二導電體以外的無效區域製作該開口，而有效使用立體空間，不僅能縮小封裝後整體體積與增加該第二線路層之佈線應用，且可增加電性與訊號穩定。

再者，本發明未使用核心板，因而更能縮小整體基板尺寸，以提升佈線使用率。

另外，本發明不需堆疊或壓合已開口之基材，故該電子元件不會受壓迫而位移，因而能有效定位該電子元件，以減少良率損失。

1,1’,2‧‧‧封裝結構

10,20‧‧‧承載板

11‧‧‧內層線路

11’,21‧‧‧第一線路層

110‧‧‧銅窗

12‧‧‧導電柱

13‧‧‧核心板

13’‧‧‧第一介電材料層

130,260‧‧‧開口

14‧‧‧線路層

14’,24‧‧‧第二線路層

15‧‧‧導電體

16‧‧‧介電材料層

16’‧‧‧介電材料包覆層

18‧‧‧半導體晶片

18’‧‧‧被動元件

180‧‧‧電極墊

180’‧‧‧絕緣膠材

21a‧‧‧下表面

21b‧‧‧上表面

210‧‧‧電性連接墊

211‧‧‧導電跡線

22‧‧‧第一導電體

22a,25a‧‧‧端面

23‧‧‧第一絕緣層

23a‧‧‧第一表面

23b‧‧‧第二表面

25‧‧‧第二導電體

26‧‧‧第二絕緣層

260a,260a’,260a”‧‧‧底面

261‧‧‧開孔

27‧‧‧阻層

270‧‧‧開口區

28,28’‧‧‧電子元件

280‧‧‧導電材料

29,30‧‧‧導電元件

40‧‧‧第二電子元件

A‧‧‧預開口區

第1A至1D圖係為習知封裝結構之製法的剖視示意圖；第1A’至1D’圖係為習知封裝結構之另一製法的剖視示意圖；以及第2A至2H圖係為本發明之封裝結構之製法之剖視示意圖；其中，第2D’及2D”圖係為第2D圖之其它實施態樣，第2F’圖係為第2F圖之其它實施態樣。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第2A至2H圖係為本發明之封裝結構之製法之剖視示意圖。

如第2A圖所示，於一承載板20上形成一第一線路層21，再於該第一線路層21上形成複數第一導電體22。

於本實施例中，該承載板20之表面上定義有至少一預開口區A，且該承載板20係為基材，例如銅箔基板或其它板體，並無特別限制。

再者，該第一線路層21係包含複數電性連接墊210與電性連接該些電性連接墊210之複數導電跡線211，且該第一導電體22係為導電柱，如銅柱。

又，該些第一導電體22係設於部分該電性連接墊210上(即位於該預開口區A外之電性連接墊210)，以於對應該預開口區A之處未形成該第一導電體22。

如第2B圖所示，於該承載板20上形成一具有相對之第一表面23a及第二表面23b的第一絕緣層23，以令該第一絕緣層23包覆該第一線路層21與該些第一導電體22，且該第一絕緣層23係藉其第一表面23a結合至該承載板20上。

於本實施例中，該第一線路層21之下表面21a係齊平該第一絕緣層23之第一表面23a，且該些第一導電體22之一端面22a係外露於該第一絕緣層23之第二表面23b。再者，該第一絕緣層23係以壓合或鑄模(molding)方式製作。

如第2C圖所示，於該第一絕緣層23之第二表面23b上形成一第二線路層24，以令該第二線路層24藉由該些第一導電體22電性連接該第一線路層21。接著，於該第二線路層24上形成複數第二導電體25，再於該第一絕緣層23之第二表面23b上形成一第二絕緣層26，以令該第二絕緣層26包覆該第二線路層24與該些第二導電體25。

於本實施例中，該第二線路層24係直接連接該些第一導電體22，且該第二導電體25係為導電柱，如銅柱，而該第二導電體25之一端面25a外露於該第二絕緣層26。又，該第二絕緣層26係以壓合或鑄模方式製作。

另外，該第一絕緣層23之第二表面23b於對應該預開口區A之處並未形成該第二線路層24與第二導電體25。

如第2D圖所示，形成一如光阻之阻層27於該第二絕緣層26上，且該阻層27具有對應該預開口區A之一開口區270，以令該第二絕緣層26之部分表面外露於該開口區 270。

接著，於該開口區270中之第二絕緣層26上(即對應該預開口區A之位置)形成一開口260，使該開口260延伸至該第一絕緣層23內(即自該第二表面23b向下移除該第一絕緣層23之材質)，以令該第一線路層21之部分表面(即上表面21b)外露於該開口260。

於本實施例中，該開口260係以如噴砂法(pumice)之研磨方式製作或以雷射燒灼方式製作，並非採用傳統銑刀成型方式製作，故可縮小該開口260於轉彎處之導角(如底面處、開口處)。

再者，該第一線路層21之上表面21b係齊平該開口260之底面260a。於其它實施例中，該第一線路層21之上表面21b係高於該開口260之底面260a’，如第2D’圖所示。

又，於另一實施例中，如第2D”圖所示，當該第一線路層21之上表面21b係低於該開口260之底面260a”時，可於該開口260之底面260a”上形成複數開孔261，以令位於該預開口區A處之電性連接墊210對應外露於各該開孔261。

另外，該第一線路層21未受雷射或銑刀、鑽針破壞而凹陷，故該第一線路層21能保持表面完整。

如第2E圖所示，接續第2D圖之製程，移除該阻層27。於本實施例中，該第二導電體25之一端面25a外露於該第二絕緣層26，因而無需於該第二導電體25上製作接觸墊，以有效利用各該第二導電體25之間的空間而形成該開口 260。

如第2F圖所示，移除該承載板20，且於該開口260中設置至少一電子元件28，因而該電子元件28不會包覆於該第一絕緣層23或第二絕緣層26中，並使該電子元件28電性連接該第一線路層21之電性連接墊210。

本發明之製法未使用傳統銑刀成型方式，故可縮小該電子元件28與該開口260之孔壁間的距離。

於本實施例中，該電子元件28係可為主動元件、被動元件或其二者組合，且該主動元件係例如半導體元件(如晶片)，而該被動元件係例如電阻、電容及電感。其中，第2F圖所示之電子元件28係為被動元件，如積層陶瓷電容器(MLCC)，且該電子元件28係使用現行封裝界之焊錫製程製作，而無需使用較高成本之銅電極，以降低成本。

再者，該電子元件28係藉由印刷或點膠等之導電材料280(如焊料或導電膠)固接並電性連接於該些電性連接墊210上，且藉由限制各該電性連接墊210之尺寸或形狀，以防止膠材擴散至相鄰之電性連接墊210。

又，於另一實施例中，如第2F’圖所示，該電子元件28’係為主動元件。

如第2G圖所示，形成複數如焊球之導電元件29於該第二絕緣層26上，且該些導電元件29電性連接該些第二導電體25，以藉該些導電元件29堆疊結合其它電子裝置(圖略)。

於本實施例中，藉由該些導電元件29之設計以增加利用空間，故於後續堆疊製程時，該電子元件28不會碰撞其它電子裝置。

如第2H圖所示，於該第一絕緣層23之第一表面23a上藉由複數如焊球之導電元件30設置第二電子元件40，使該第二電子元件40電性連接該第一線路層21。

於本實施例中，該第二電子元件40係可為主動元件、被動元件或其二者組合，且該主動元件係例如半導體元件(如晶片)，而該被動元件係例如電阻、電容及電感。其中，第2H圖所示之第二電子元件40係為主動元件。

本發明封裝結構2之製法中，利用各該第一導電體22(或各該第二導電體25)之間的無效區域(即該預開口區A上方)製作開口260，以有效使用立體空間，不僅縮小封裝後整體體積(如厚度)與增加該第二線路層24之佈線應用，且可增加電性與訊號穩定。

再者，相較於習知使用玻璃纖維作為介電材料內埋元件結構，本發明未使用核心板，因而更能縮小整體基板尺寸，以改善於有限空間內之佈線使用率。

又，本發明不需堆疊或壓合已開口之基材，故該電子元件28不會受壓迫而位移，因而能有效定位該電子元件28，以減少良率損失。

另外，傳統電路板與球柵陣列封裝(Ball Grid Array，簡稱BGA)等電路板製程需使用多張介電材料層壓合才能完成內埋式元件製程，因而該內埋式元件之高度與該介電層之厚度會產生配合不易等問題。若使用凹槽(cavity)方式內埋電子元件，常見開口製程係利用機械式成型機與銑刀等工具，故每一凹槽需將每一介電材料層進行開口，因而耗時長，且物料成本增加。若使用本發明進行內埋元件，只需使用一般表面黏著技術(Surface Mount Technology，簡稱SMT)之封裝流程，再以鑄模方式一次完成，故無需使用多張介電材料層與進行多次開口製程。若外層開口製程(如該開口260)因使用本發明製程材料特性，因而可用一次性生產或整面性生產，如噴砂法，藉以縮短生產時程與成本，此方式為傳統傳統電路板或BGA等電路板所無法達成的。

本發明復提供一種封裝結構2，係包括：一第一絕緣層23、一第一線路層21、複數第一導電體22、一第二線路層24、複數第二導電體25、一第二絕緣層26、以及至少一電子元件28,28’。

所述之第一絕緣層23係具有相對之第一表面23a及第二表面23b。

所述之第一線路層21係結合於該第一絕緣層23之第一表面23a。例如，該第一線路層21係自該第一絕緣層23之第一表面23a嵌埋於該第一絕緣層23，且該第一線路層21相對外露於該開口260之上表面21b的下表面21a係齊平該第一絕緣層23之第一表面23a。

所述之第一導電體22係為導電柱，其設於該第一絕緣層23中並連通該第一絕緣層23之第二表面23b且電性連接該第一線路層21。

所述之第二線路層24係設於該第一絕緣層23之第二表面23b上並藉由該些第一導電體22電性連接該第一線路層21。

所述之第二導電體25係為導電柱，其設於該第二線路層24上。

所述之第二絕緣層26係設於該第一絕緣層23之第二表面23b上並包覆該第二線路層24與該些二導電體25，且該第二絕緣層26上具有至少一開口260，使該開口260延伸至該第一絕緣層23內，以令該第一線路層21之部分表面(上表面21b)外露於該開口260。

所述之電子元件28,28’係設於該開口260中並電性連接該第一線路層21。例如，該電子元件28,28’係為主動元件、被動元件或其二者組合。

於一實施例中，該第一線路層21之上表面21b係高於或齊平該開口260之底面260a,260a’。

於一實施例中，該第一線路層21之上表面21b係低於該開口260之底面260a”。

於一實施例中，該第一線路層21係包含複數電性連接墊210與電性連接該些電性連接墊210之複數導電跡線211，且該些電性連接墊210係結合並電性連接該電子元件28。其中，該些第一導電體22係設於部分該電性連接墊210上。

於一實施例中，所述之封裝結構2復包括設於該第二絕緣層26上之複數導電元件29，係電性連接各該第二導電體25。

於一實施例中，所述之封裝結構2復包括設於該第一絕緣層23之第一表面23a上的第二電子元件40，且該第二電子元件40電性連接該第一線路層21。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2‧‧‧封裝結構

21‧‧‧第一線路層

210‧‧‧電性連接墊

211‧‧‧導電跡線

22‧‧‧第一導電體

23‧‧‧第一絕緣層

23a‧‧‧第一表面

23b‧‧‧第二表面

24‧‧‧第二線路層

25‧‧‧第二導電體

26‧‧‧第二絕緣層

260‧‧‧開口

28‧‧‧電子元件

280‧‧‧導電材料

Claims

一種封裝結構，係包括：一第一絕緣層，係具有相對之第一表面及第二表面；一第一線路層，係結合於該第一絕緣層之第一表面；複數第一導電體，係形成於該第一絕緣層中並電性連接該第一線路層；一第二線路層，係形成於該第一絕緣層之第二表面上並藉由該些第一導電體電性連接該第一線路層；複數第二導電體，係形成於該第二線路層上；一第二絕緣層，係形成於該第一絕緣層之第二表面上並包覆該第二線路層與該些第二導電體，且該第二絕緣層形成有至少一開口，以令該開口延伸至該第一絕緣層內，並使該第一線路層之部分表面外露於該開口；以及至少一電子元件，係設於該開口中並電性連接該第一線路層。
如申請專利範圍第1項所述之封裝結構，其中，該第一線路層係自該第一表面嵌埋於該第一絕緣層。
如申請專利範圍第1項所述之封裝結構，其中，該些第一導電體或第二導電體係為導電柱。
如申請專利範圍第1項所述之封裝結構，其中，該第一線路層之表面係高於或齊平該開口之底面。
如申請專利範圍第1項所述之封裝結構，其中，該第一線路層之表面係低於該開口之底面。
如申請專利範圍第1項所述之封裝結構，其中，該電子元件係為主動元件、被動元件或其二者組合。
如申請專利範圍第1項所述之封裝結構，復包括形成於該第二絕緣層上之複數導電元件，各該導電元件係電性連接各該第二導電體。
如申請專利範圍第1項所述之封裝結構，復包括設於該第一絕緣層之第一表面上的第二電子元件，且該第二電子元件電性連接該第一線路層。
一種封裝結構之製法，係包括：於一承載板上形成一第一線路層；於該第一線路層上形成複數第一導電體；於該承載板上形成一具有相對之第一表面及第二表面的第一絕緣層，以令該第一絕緣層包覆該第一線路層與該些第一導電體，且該第一絕緣層係藉其第一表面結合至該承載板上；於該第一絕緣層之第二表面上形成一第二線路層，以令該第二線路層藉由該些第一導電體電性連接該第一線路層；於該第二線路層上形成複數第二導電體；於該第一絕緣層之第二表面上形成一第二絕緣層，以令該第二絕緣層包覆該第二線路層與該些第二導電體；於該第二絕緣層形成至少一開口，使該開口延伸至該第一絕緣層內，以令該第一線路層之部分表面外露於該開口；以及於該開口中設置至少一電子元件，且該電子元件電性連接該第一線路層。
如申請專利範圍第9項所述之封裝結構之製法，其中，該第一線路層相對外露於該開口之表面的另一表面係齊平該第一絕緣層之第一表面。
如申請專利範圍第9項所述之封裝結構之製法，其中，該些第一導電體或第二導電體係為導電柱。
如申請專利範圍第9項所述之封裝結構之製法，其中，該第一線路層之表面係高於或齊平該開口之底面。
如申請專利範圍第9項所述之封裝結構之製法，其中，該第一線路層之表面係低於該開口之底面。
如申請專利範圍第9項所述之封裝結構之製法，其中，該開口係以研磨方式或雷射方式製作。
如申請專利範圍第9項所述之封裝結構之製法，其中，該電子元件係為主動元件、被動元件或其二者組合。
如申請專利範圍第9項所述之封裝結構之製法，復包括形成複數導電元件於該第二絕緣層上，且該些導電元件電性連接該些第二導電體。
如申請專利範圍第9項所述之封裝結構之製法，復包括於形成該開口之後，移除該承載板。
如申請專利範圍第17項所述之封裝結構之製法，復包括於移除該承載板之後，於該第一絕緣層之第一表面上設置一第二電子元件，且該第二電子元件電性連接該第一線路層。