TWI543372B - 高電壓金氧半電晶體結構及其製造方法 - Google Patents

高電壓金氧半電晶體結構及其製造方法 Download PDF

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Description

高電壓金氧半電晶體結構及其製造方法
本揭露係有關於半導體裝置，特別是有關於一種HVMOS電晶體結構及其製造方法。
高電壓金氧半導體(以下簡稱HVMOS)係為適用於高電壓之MOS裝置，例如可承受高於施予至I/O電路之電壓。HVMOS裝置可作為開關，且可廣泛地應用於音頻輸出驅動、CPU電源供應、功率管理系統、交流/直流電系統、液晶或電漿電視驅動、汽車電子元件、PC周邊裝置、小型直流馬達控制電路及其他消費性電子元件中。
第1圖顯示為傳統之HVNMOS電晶體結構之剖面圖。此HVNMOS電晶體結構101包含一閘極105於P型基材100之一區域上、一N型深井區110形成於P型基材100中、一N型井區120形成於P型基材100中並與閘極105之第一側壁105a鄰接、及一P型井區130形成於P型基材100中並與閘極105之第二側壁105b(位於第一側壁105a對側)鄰接，其中N型井區120及P型井區130之間的接面形成P-N接面(P-N junction)。P型井區130與閘極104之重疊區域大於N型井區120與閘極104之重疊區域。N+汲極區150位於N型井區120中，並與閘極104之第一側 壁105a鄰接。N型源極區155包含N+區155a及N型輕摻雜區155b形成於P型井區130中。
上述之HVNMOS電晶體結構100可承受自N+汲極區導入之高電壓。然而，隨著半導體製程的進步，IC裝置尺寸不斷微縮，使上述之HVNMOS電晶體結構100可能無法適用於更先進的IC。在更先進的IC中，由於P-N接面與N+汲極區之間的間隔將更為縮減，N+汲極區中的高濃度N型摻雜即因此易於擴散至P-N接面及閘極，導致更嚴重的熱載子注入(hot carrier injection，HCI)效應及較差的依時性介電崩潰(time-dependent dielectric breakdown，TDDB)。
本揭露係提供一種HVMOS電晶體結構，包含：一具有一第一導電型態之第一離子井區及一具有與一第二導電型態之第二離子井區形成於一基材上，其中此第二導電型態不同於此第一導電型態，且此第一離子井區及此第二離子井區具有一接面；一閘極，位於此第一離子井區及此第二離子井區上；一具有此第一導電型態之汲極區，位於此第一離子井區中，並與此閘極之一第一側壁具有一偏置距離；一具有此第一導電型態之源極區，位於此第二離子井區中。
本揭露更提供一種HVMOS電晶體結構之製造方法，包含：形成一具有一第一導電型態之第一離子井區及一具有與一第二導電型態之第二離子井區形成於一基材上，其中此第二導電型態不同於此第一導電型態，且此第一離子井區及此第二離子井區具有一接面；形成一閘極於此第一離子井區及此 第二離子井區上；形成一具有此第一導電型態之汲極區於此第一離子井區中及一具有此第一導電型態之一源極區於此第二離子井區中，且此汲極區與此閘極之一第一側壁具有一偏置距離。
100‧‧‧基材
101‧‧‧HVNMOS電晶體結構
104‧‧‧閘極
105a‧‧‧第一側壁
105b‧‧‧第二側壁
110‧‧‧N型深井區
120‧‧‧第一離子井區
130‧‧‧第二離子井區
150‧‧‧N+汲極區
155‧‧‧源極區
155a‧‧‧N+區
155b‧‧‧輕摻雜區
200‧‧‧基材
201‧‧‧HVNMOS電晶體結構
204‧‧‧閘極
205‧‧‧閘極電極
205a‧‧‧第一側壁
205b‧‧‧第二側壁
208‧‧‧閘極介電層
210‧‧‧N型深井區
215‧‧‧閘極間隔物
220‧‧‧第一離子井區
230‧‧‧第二離子井區
235‧‧‧第三離子井區
250‧‧‧N+汲極區
255‧‧‧源極區
255a‧‧‧N+區
255b‧‧‧輕摻雜區
260‧‧‧隔離區
270‧‧‧阻擋保護氧化層
275‧‧‧未矽化區
280‧‧‧金屬層
280’‧‧‧矽化層
290‧‧‧層間介電層
300‧‧‧基材
301‧‧‧HVNMOS電晶體結構
304‧‧‧閘極
305‧‧‧閘極電極
305a‧‧‧第一側壁
305b‧‧‧第二側壁
308‧‧‧閘極介電層
310‧‧‧P型深井區
315‧‧‧閘極間隔物
320‧‧‧P型井區
330‧‧‧N型井區
350‧‧‧P+汲極區
355‧‧‧源極區
355a‧‧‧P+區
355b‧‧‧輕摻雜區
360‧‧‧隔離區
370‧‧‧阻擋保護氧化層
375‧‧‧未矽化區
380’‧‧‧矽化層
390‧‧‧層間介電層
OS‧‧‧偏置距離
OV‧‧‧第一重疊距離
第1圖顯示為傳統HVNMOS電晶體結構之剖面圖。
第2A至2E圖顯示為依照本揭露一實施例製造之HVNMOS電晶體結構於各製程階段之剖面圖。
第3圖顯示為依照本揭露一實施例製造之HVPMOS電晶體結構之剖面圖
以下將詳述本揭露實施例之製造及使用。然而，可知的是，這些實施例係提供本發明之概念實施於各種特定內容中。在此所述的這些實施例係僅用以舉例，但並非用以限定本揭露。在本揭露中，除示特別聲明，不同圖示中的對應的參考標號及符號通常係具有相同的對應部分。此外，這些元件比例可能不是以等比例繪示，以使圖示能清楚顯示本揭露實施例。
第2E圖顯示為依照本發明一實施例之HVNMOS電晶體結構之剖面圖。此HVNMOS結構201包含一基材200、一具有第一導電型態之第一離子井區220及一具有第二導電型態之第二離子井區230於基材200上，及一閘極204位於第一離子井區220及第二離子井區230上，其中第二導電型態與第一導電型 態不同。基材200可為P型基材。第一離子井區220可為N型井區，其摻雜第一濃度之N型摻質，並可與閘極204之第一側壁205a鄰接。第二離子井區230可為P型卒區，其摻雜第一濃度之P型摻質之，並可鄰接閘極204之第一側壁205b。在某些實施例中，第一摻雜濃度可為1E13~1E14 cm-2。第一離子井區220及第二離子井區230可相互鄰接，並於接面處形成P-N接面240。第一離子井區220及第二離子井區230可由隔離區260環繞並予以定義。隔離區260可例如為淺溝槽隔離或其他合適隔離元件。
閘極204可包含閘極電極205形成於閘極介電層208上。閘極側壁物215可形成於閘極204之側壁上。閘極電極205可包含多晶矽、金屬或其他合適材料。閘極介電層208可包含氧化物或高電介常數介電質。在一實施例中，高介電常數介電質可包含HfO2、LaO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)或前述之組合。閘極間隔物215可為氧化物、氮氧化物或前述之組合。在一實施例中，閘極204可為不對稱地設置於第一離子井區220及第二離子井區230上。例如，閘極204與第一離子井區220及第二離子井區230各自具有第一重疊長度(OV)及第二重疊長度，第一重疊長度為自第一及第二離子井區之P-N接面240至閘極204之第一側壁205a，第二重疊長度為自第一及第二離子井區之P-N接面240至閘極204之第二側壁205b，且第一重疊長度小於第二重疊長度。易言之，閘極204與第一離子井區220具有相對較小的重疊區域，而與第二離子井區230具有相對較大的重疊區域。在一實施例中，此第一重 疊長度可為約0.1 μm至約0.3 μm。
汲極區250及源極區255皆具有第一導電型態，並各自形成於第一離子井區220及第二離子井區230中。在一實施例中，汲極區250及源極區255可為N+區，具有高於第一離子井區220及第二離子井區230之第二摻雜濃度。此第二摻雜濃度可例如為3E15~3E16 cm-2。汲極區250與閘極204之第一側壁205a可間隔有一偏置距離(offset distance，OS)。在一實施例中，此偏置距離可為約0.2 μm至約0.5 μm，或為0.2 μm至約0.4 μm，或為約0.3 μm。此偏移距離可提供一額外的間距，以提供形成高電阻區，並防止高濃度之摻質自汲極區250擴散至閘極介電層208及/或P-N接面240。因此，可增加汲極側之電壓降，並可改善位於閘極204之汲極區250之間的閘極介電層208的依時性介電崩潰(TDDB)。此外，可維持第一離子井區220及第二離子井區230之P-N接面240之品質，並因此可減少熱載子注入(HCI)效應。源極區255可包含一具有第二摻雜濃度之N+區255a及一N型輕摻雜區255實質上對齊於閘極204之第二側壁205b。
矽化層280’可形成於閘極電極205、源極區255及一部分的汲極區255上。易言之，可具有一未矽化區275，自閘極204之第一側壁205a之間隔物延伸至汲極區250之未被矽化層280’所覆蓋之部分。在一實施例中，未矽化區之275長度可為0.1~0.5 um。矽化層280’可為矽與金屬之合金，用以作為矽裝置中的接觸材料，例如TiSi2、CoSi2、NiSi、其他矽化物或前述之任意組合。阻擋保護氧化層(resist protect oxide layer)270覆蓋於未矽化區275上。層間介電層290形成於矽化層280’及阻 擋保護氧化層270上。在一實施例中，層間介電層290及阻擋保護氧化層270可包含二氧化矽或其他合適介電材料。阻擋保護氧化層270可防止矽化層280’形成於未矽化區275上，並可阻擋由汲極區250及第一離子井區220之上表面傳輸之汲極至柵極電流(drain-to-gate current)或汲極至接面電流(drain-to-junction current)。因此，更可改善汲極250與P-N接面240之間的電場。
在一實施例中，可視需要形成具有第一導電型態之深井區210於第一離子井區220及第二離子井區230下方。在某些實施例中，可視需要形成具有第一導電型態之第三離子井區235(例如N型井區)於淺溝槽隔離260下方並與第二離子井區230鄰接。
第2A至2E圖顯示為依照本揭露之一實施例製造HVNMOS電晶體結構於各製程階段之剖面圖。第2A圖顯示一閘極204設於具有第一導電型態之第一離子井區220(例如P型井區)及一具有與第二導電型態之第二離子井區(例如N型井區)230上，其中第二導電型態與第一導電型態不同。第一離子井區及第二離子井區230可相互鄰接，並於接面處形成P-N接面240。閘極204與第一離子井區220及第二離子井區230可各自具有一第一重疊長度及第二重疊長度，且第一重疊長度小於第二重疊長度。例如，此第一重疊長度為自第一及第二離子井區之P-N接面240至閘極204之第一側壁205a，此第二重疊長度為自第一及第二離子井區之P-N接面240至閘極204之第二側壁205b(位於第一側壁205a對側)。第一重疊長度(OV)可例如為約 0.1 μm至約0.3 μm。N+汲極區250及源極區255可各自形成於第一離子井區220及第二離子井區230中。N+汲極區250可與閘極204之第一側壁205a具有一偏置距離(offset distance，OS)，以改善依時性介電崩潰及熱載子注入效應。此偏置距離可為約0.2 μm至約0.5 μm、或約0.2 μm至約0.4 μm、或約為0.3 μm。源極區255可包含一N+區255a及一N型輕摻雜區255，此N型輕摻雜區255實質上對齊於閘極204之第二側壁205b。源/汲極區250、255可由合適之佈植製程形成。此外，亦可視需要形成N型深井區210及第三離子井區(N型井區)235。
參見第2B圖，可沉積罩幕層於基材上並予以部分蝕刻，留下阻擋保護氧化層270於閘極204之第一側壁205a之間隔物215上，並延伸至一部分的N+汲極區250。阻擋保護氧化層270可為二氧化矽或其他合適之氧化物，且可由施予濕蝕刻或乾蝕刻定義。
參見第2C圖，可形成金屬層280覆蓋閘極204、源極區255、汲極區250及阻擋保護氧化層270。金屬層280可為鎳、鈷、鈦或前述之組合。接著，參見第2D圖，進行矽化製程以形成矽化層280’於源極區255、閘極204及汲極區250之未被阻擋保護氧化層270覆蓋之部分上，並留下未矽化區275。此未矽化區275自第一側壁205a上之間隔物215延伸至汲極區250之被阻擋保護氧化層270所覆蓋之部分。於未矽化區275上之阻擋保護氧化層270可阻擋由汲極區250及第一離子井區220之上表面傳輸之汲極至柵極電流(drain-to-gate current)或汲極至接面電流(drain-to-junction current)。因此，更可改善汲極250與P-N 接面240之間的電場。在形成矽化層280’後，移除金屬層280之未被矽化的部分。
第2E圖顯示形成層間介電層290於基材上。層間介電層290可為二氧化矽或其化合適氧化物。層間介電層290可僅用與阻擋保護層相同或不同的材料。
雖然上述實施例是針對HVNMOS電晶體結構作舉例，但本領域具有通常知識者應可知道摻質的極性係可反轉。例如，第3圖顯示依照本發明一或多個實施例之HVPMOS電晶體結構之剖面圖。在此實施例中，除了第一導電型態及第二導電型態各自為P型及N型，此HVPMOS電晶體結構與前述之HVNMOS電晶體結構係相類似。
例如，此HVPMOS電晶體結構301可包含一閘極304形成於P型井區320及N型井區330上，其中此P型井區320及N型井區330係形成於N型基材300中。P型井區320及N型井區330可相互鄰接，並於接面處形成P-N接面340。閘極304與P型井區320及N型井區330可各自具有一第一重疊長度及第二重疊長度，且第一重疊長度小於第二重疊長度。例如，此第一重疊長度為自P型井區320及N型井區330之P-N接面340至閘極304之第一側壁305a，此第二重疊長度為自P型井區320及N型井區330之P-N接面340至閘極304之第二側壁305b(位於第一側壁305a對側)。P+汲極區350及源極區355可各自形成於P型井區320及N型井區330中。與前述實施例相似，P+汲極區350與閘極電極305之第一側壁305a可具一偏置距離，以防止或減少高濃度摻質自P+汲極區350至P-N接面340及/或閘極304之擴散，以改善依時性 介電崩潰及熱載子注入效應。此偏置距離(OS)可為約0.2μm至約0.5 μm、或約0.2 μm至約0.4 μm，或約0.3 μm。源極區350可包含P+區355a及實質上對齊閘極304之第二側壁305b之P型輕摻雜區355b。在一實施例中，可視需要形成P型深井區310於P型井區320及N型井區330下方。在某些實施例中，亦可視需要形成另一P型井區335鄰接N型井區330。
矽化層380’可形成於閘極電極305、源極區355及一分的汲極區350上。未矽化區375可自閘極電極305之側壁305a延伸至P+汲極區350之未被矽化層380’覆蓋之部分。層間介電層390可形成於矽化層380’上，並具有阻擋保護氧化層370覆蓋未矽化區375。位於未矽化區375上之阻擋保護層370可阻擋由汲極區350及P型井區320之上表面傳輸之汲極至柵極電流(drain-to-gate current)或汲極至接面電流(drain-to-junction current)。因此，更可改善汲極350與P-N接面340之間的電場。層間介電層390及阻擋保護氧化層370可由相同或不同材料形成。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧基材
201‧‧‧HVNMOS電晶體結構
204‧‧‧閘極
205‧‧‧閘極電極
205a‧‧‧第一側壁
205b‧‧‧第二側壁
208‧‧‧閘極介電層
210‧‧‧N型深井區
215‧‧‧閘極間隔物
220‧‧‧第一離子井區
230‧‧‧第二離子井區
235‧‧‧第三離子井區
250‧‧‧N+汲極區
255‧‧‧源極區
255a‧‧‧N+區
255b‧‧‧輕摻雜區
260‧‧‧隔離區
270‧‧‧阻擋保護氧化層
275‧‧‧未矽化區
280’‧‧‧矽化層
290‧‧‧層間介電層
OS‧‧‧偏置距離
OV‧‧‧第一重疊距離

Claims (21)

  1. 一種HVMOS電晶體結構，包含：一具有一第一導電型態之第一離子井區及一具有與一第二導電型態之第二離子井區形成於一基材上，其中該第二導電型態不同於該第一導電型態，且該第一離子井區及該第二離子井區具有一接面；一閘極，位於該第一離子井區及該第二離子井區上，該閘極具有相對設置之一第一側壁與一第二側壁；一具有該第一導電型態之汲極區，位於該第一離子井區中，並與該閘極之該第一側壁具有一偏置距離，以及該汲極區與該第二側壁具有另一偏置距離；一具有該第一導電型態之源極區，位於該第二離子井區中。
  2. 如申請專利範圍第1項所述之HVMOS電晶體結構，其中該偏置距離為約0.2μm至約0.5μm。
  3. 如申請專利範圍第1項所述之HVMOS電晶體結構，其中該源極及汲極區之摻雜濃度高於該第一離子井區及該第二離子井區之摻雜濃度。
  4. 如申請專利範圍第1項所述之HVMOS電晶體結構，其中該閘極與該第一離子井區具有一第一重疊長度，其為自該第一離子井區及該第二離子井區之該接面至該閘極之該第一側壁，其中該第一重疊長度為約0.1μm至約0.3μm。
  5. 如申請專利範圍第4項所述之HVMOS電晶體結構，其中該閘極與該第二離子井區具有一第二重疊長度，其為自該第一離子井區及該第二離子井區之該接面至該閘極之該第二 側壁，其中該第一重疊長度小於該第二重疊長度。
  6. 如申請專利範圍第1項所述之HVMOS電晶體結構，更包含：閘極間隔物，位於該閘極之該第一及第二側壁上；一矽化層，位於該閘極、該源極區及一部分的該汲極區上；及一未矽化區，自該第一側壁上之該閘極間隔物延伸至該汲極區之未被該矽化層覆蓋之部分上。
  7. 如申請專利範圍第6項所述之HVMOS電晶體結構，更包一阻擋保護氧化層覆蓋於該未矽化區上。
  8. 如申請專利範圍第1項所述之HVMOS電晶體結構，其中該閘極包含多晶矽、金屬或前述之組合。
  9. 如申請專利範圍第1項所述之HVMOS電晶體結構，更包含一具有該第一導電型態之深井區位於該第一離子井區及該第二離子井區下方。
  10. 如申請專利範圍第1項所述之HVMOS電晶體結構，其中該第一導電型態為N型，該第二導電型態為P型。
  11. 如申請專利範圍第1項所述之HVMOS電晶體結構，其中該第一導電型態為P型，該第二導電型態為N型。
  12. 一種HVMOS電晶體結構之製造方法，包含：形成一具有一第一導電型態之第一離子井區及一具有與一第二導電型態之第二離子井區形成於一基材上，其中該第二導電型態不同於該第一導電型態，且該第一離子井區及該第二離子井區具有一接面；形成一閘極於該第一離子井區及該第二離子井區上，該閘 極具有相對設置之一第一側壁與一第二側壁；形成一具有該第一導電型態之汲極區於該第一離子井區中及一具有該第一導電型態之一源極區於該第二離子井區中，且該汲極區與該第一側壁具有一偏置距離，以及該汲極區與該第二側壁具有另一偏置距離。
  13. 如申請專利範圍第12項所述之HVMOS電晶體結構之製造方法，其中該偏置距離為約0.2μm至約0.5μm。
  14. 如申請專利範圍第12項所述之HVMOS電晶體結構之製造方法，其中該源極及汲極區之摻雜濃度高於該第一離子井區及該第二離子井區之摻雜濃度。
  15. 如申請專利範圍第12項所述之HVMOS電晶體結構之製造方法，其中該閘極與該第一離子井區具有一第一重疊長度，其為自該第一離子井區及該第二離子井區之該接面至該閘極之該第一側壁，其中該第一重疊長度為約0.1μm至約0.3μm。
  16. 如申請專利範圍第15項所述之HVMOS電晶體結構之製造方法，其中該閘極與該第二離子井區具有一第二重疊長度，其為自該第一離子井區及該第二離子井區之該接面至該閘極之該第二側壁，其中該第一重疊長度小於該第二重疊長度。
  17. 如申請專利範圍第15項所述之HVMOS電晶體結構之製造方法，更包含：形成一間隔物於該閘極之該第一側壁上；形成一阻擋保護氧化層於該第一側壁上之該間隔物上，並 延伸至一部分的該汲極區；形成一金屬層於該閘極上、該源極區及該汲極區上；對該金屬層進行一矽化製程，以形成一矽化層於該閘極、該源極區及該汲極區之未被該阻擋保護氧化層所覆蓋之另一部分上。
  18. 如申請專利範圍第17項所述之HVMOS電晶體結構之製造方法，更包含形成一層間介電層於該矽化層及該阻擋保護氧化層上。
  19. 如申請專利範圍第12項所述之HVMOS電晶體結構之製造方法，更包含形成一具有該第一導電型態之深井區於該第一及該第二離子井區下方。
  20. 如申請專利範圍第12項所述之HVMOS電晶體結構之製造方法，其中該第一導電型態為N型，該第二導電型態為P型。
  21. 如申請專利範圍第12項所述之HVMOS電晶體結構之製造方法，其中該第一導電型態為P型，該第二導電型態為N型。
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