TWI540719B - 半導體元件 - Google Patents

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Description

半導體元件
本發明實施例是有關於一種半導體元件，且特別是有關於一種高壓半導體元件。
現今的電子產品廣泛地採用高壓半導體元件。隨著輕薄短小以及多功能之產品的需求，結合金氧半場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)以及雙極接面電晶體(bipolar junction transistor，BJT)之特性的絕緣閘雙極電晶體(insulated gate bipolar transistor，IGBT)已成為業界主流。
為了避免高壓半導體元件之邊緣處的電壓崩潰，上述元件設置有終端結構(termination structure)。
有鑑於此，本發明實施例提供一種半導體元件，可提升元件效能。
本發明實施例提供一種半導體元件，包括具有第一導電型之基底、具有第二導電型之半導體層、具有第一導電型之第一摻雜區、具有第二導電型之至少一第二摻雜區、介電層以及第一導體層。基底具有第一區以及第二區。半導體層配置於基底的前 側。第一摻雜區配置於第一區的半導體層中，其中第一摻雜區的摻雜深度隨著遠離第二區而逐漸減少。至少一第二摻雜區配置於第一摻雜區中，其中至少一第二摻雜區的摻雜深度隨著遠離第二區而逐漸增加。介電層配置於半導體層上。第一導體層配置於介電層上。
本發明實施例另提供一種半導體元件，包括具有第一導電型之基底、具有第二導電型之半導體層、具有第一導電型之第一摻雜區、具有第二導電型之至少一第二摻雜區、介電層以及第一導體層。基底具有第一區以及第二區。半導體層配置於基底的前側。第一摻雜區配置於第一區的半導體層中，其中第一摻雜區的摻雜濃度隨著遠離第二區而逐漸減少。至少一第二摻雜區配置於第一摻雜區中，其中至少一第二摻雜區的摻雜濃度隨著遠離第二區而逐漸增加。介電層配置於半導體層上。第一導體層配置於介電層上。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20、30、40‧‧‧半導體元件
100‧‧‧基底
100a‧‧‧第一區
100b‧‧‧第二區
102‧‧‧緩衝磊晶層
103‧‧‧磊晶層
104‧‧‧漂移磊晶層
106、400‧‧‧第一摻雜區
107‧‧‧界面
108、200-1~200-6、402‧‧‧第二摻雜區
110‧‧‧介電層
112‧‧‧第一導體層
114‧‧‧通道阻擋層
116‧‧‧第三摻雜區
118‧‧‧第二導體層
120‧‧‧保護層
404‧‧‧第四摻雜區
圖1是根據本發明一實施例所繪示之一種半導體元件的剖面示意圖。
圖2是根據本發明另一實施例所繪示之一種半導體元件的剖面示意圖。
圖3是根據本發明又一實施例所繪示之一種半導體元件的剖 面示意圖。
圖4是根據本發明再一實施例所繪示之一種半導體元件的剖面示意圖。
終端結構可使用單一個圍繞主動區之環狀的(ring-shaped)摻雜區。然而，空間電荷(space charge)可能會穿透進入終端區中，進而降低終端結構的效能。因此，本發明之一實施例提供了一種具有新穎之邊緣終端結構的半導體元件，其中終端結構可包括一接面終端延伸(junction termination extension，JTE)區域，其可由一第一摻雜區與至少一第二摻雜區所組成，第一摻雜區具有隨著遠離主動區而線性降低的摻雜輪廓(linearly-degraded doping profile)，第二摻雜區具有隨著接近主動區而線性降低的摻雜輪廓，且第一摻雜區與第二摻雜區具有不同的導電類型。此種JTE區域可使JTE之表面區域附近的空間電荷效應有效地降低。因此，可有效減少終端區之表面區域中的電場，進而可改善元件的效能。
圖1是根據本發明一實施例所繪示之一種半導體元件的剖面示意圖。
請參照圖1，本發明之一實施例的半導體元件10包括具有第一導電型之基底100、具有第二導電型之半導體層(例如可為磊晶層103)、具有第一導電型之第一摻雜區106、具有第二導電型之至少一第二摻雜區108、介電層110、第一導體層112以及第二導體層118。
基底100可為P型重摻雜(P+)之含矽基底，其具有P型摻質。舉例來說，P型摻質可包括硼。基底100可作為元件的集極，因此基底100在其他實施例中可為一P型集極層，其與基底100具有相同的摻雜濃度。
此外，基底100具有第一區100a以及第二區100b。第一區100a以及第二區100b彼此相鄰。在一實施例中，第一區100a圍繞第二區100b。在此實施例中，第一區100a可為終端區，其可用於避免半導體元件之邊緣處的電壓崩潰。第二區100b可為主動區或晶胞區，其可用於決定半導體元件的效能(例如切換特性)。
半導體層配置於第一區100a以及第二區100b之基底100的前側。在一實施例中，半導體層可為磊晶層103。磊晶層103係以磊晶的方式成長於基底100的前側，但本發明並不以此為限，磊晶層103也可以佈值的方式佈值入基底100。磊晶層103可具有N型摻質。舉例來說，N型摻質可包括磷或砷。在此實施例中，磊晶層103包括N型重摻雜(N+)之緩衝磊晶層102以及N型輕摻雜(N-)之漂移磊晶層104，且漂移磊晶層104配置於緩衝磊晶層102上。換言之，緩衝磊晶層102的摻雜濃度大於漂移磊晶層104的摻雜濃度。此外，緩衝磊晶層102或漂移磊晶層104的摻雜濃度實質上固定。在此實施例中，磊晶層103是由N型重摻雜(N+)之緩衝磊晶層102以及N型輕摻雜(N-)之漂移磊晶層104所組成，但本發明並不以此為限。舉例來說，磊晶層103可為具有均勻摻雜濃度之單一層，例如，磊晶層103可僅包括N型輕摻雜(N-)之漂移磊晶層104。在其他實施例中，半導體層可為一N型摻雜層。N型摻雜層包括N型重摻雜(N+)之緩衝層以及N型輕摻雜 (N-)之漂移層，且漂移層配置於緩衝層上。在此實施例中，N型摻雜層是由N型重摻雜(N+)之緩衝層以及N型輕摻雜(N-)之漂移層所組成，但本發明並不以此為限。舉例來說，N型摻雜層可為具有均勻摻雜濃度之單一層。後續的實施例將以磊晶層103包括N型重摻雜(N+)之緩衝磊晶層102以及N型輕摻雜(N-)之漂移磊晶層104進行說明。
第一摻雜區106配置於第一區100a之磊晶層103的漂移磊晶層104中。舉例來說，第一摻雜區106可為P型輕摻雜(P-)區。此外，第一摻雜區106的摻雜深度隨著遠離第二區100b而逐漸減少。在一實施例中，第一摻雜區106之最深區域為靠近第二區100b的區域，且此最深區域具有約4~6μm的摻雜深度；第一摻雜區106之最淺區域為遠離第二區100b的區域，且此最淺區域具有約1~3μm的摻雜深度。
同時，第一摻雜區106的摻雜濃度可變化(varied)或呈梯度改變(gradient)。舉例來說，第一摻雜區106的平均摻雜濃度隨著遠離第二區100b而逐漸減少。此處，「平均摻雜濃度」是指在特定水平位置上之所有垂直位點之摻雜濃度的平均值。在一實施例中，第一摻雜區106之最深區域為靠近第二區100b的區域，且此最深區域的摻雜濃度分布為約1×1014/cm3至3×1017/cm3；第一摻雜區106之最淺區域為遠離第二區100b的區域，且此最淺區域的摻雜濃度分布為約1×1015/cm3至1×1016/cm3，其中第一摻雜區106之最深區域的平均摻雜濃度高於第一摻雜區106之最淺區域的平均摻雜濃度。
至少一第二摻雜區108配置於第一摻雜區106中。在此 實施例中，至少一第二摻雜區108可為塊狀的N型輕摻雜(N-)區。此外，第二摻雜區108的摻雜深度隨著遠離第二區100b而逐漸增加。在一實施例中，第二摻雜區108之最淺區域為靠近第二區100b的區域，且此最淺區域具有約0.5~1μm的摻雜深度；第二摻雜區108之最深區域為遠離第二區100b的區域，且此最深區域具有約1~3μm的摻雜深度。
同時，第二摻雜區108的摻雜濃度可變化或呈梯度改變。具體言之，第二摻雜區108的平均摻雜濃度隨著遠離第二區100b而逐漸增加。此處，「平均摻雜濃度」是指在特定水平位置上之所有垂直位點之摻雜濃度的平均值。在一實施例中，第二摻雜區108之最淺區域為靠近第二區100b的區域，且此最淺區域的摻雜濃度分布為約1×1014/cm3至1×1015/cm3；第二摻雜區108之最深區域為遠離第二區100b的區域，且此最深區域的摻雜濃度分布為約1×1016/cm3至1×1017/cm3，其中第二摻雜區108之最淺區域的平均摻雜濃度低於第二摻雜區108之最深區域的平均摻雜濃度。
此處，第一摻雜區106可視為「具有隨著遠離主動區而線性降低之摻雜深度/濃度輪廓(linearly-degraded doping depth/concentration profile)的區域」，而第二摻雜區108可視為「具有隨著接近主動區而線性降低之摻雜深度/濃度輪廓的區域」。
在此實施例中，第一摻雜區106以及第二摻雜區108之摻雜深度和摻雜濃度兩者均隨著遠離第二區100b而變化，可均勻地分布空間電荷，進而避免元件邊緣處的電壓崩潰。然而，本發明並不以此為限。在另一實施例中，視製程需求，第一摻雜區106以及第二摻雜區108中僅有摻雜濃度作調整。舉例來說，第一摻 雜區106的摻雜濃度隨著遠離第二區100b而逐漸減少，且第二摻雜區108的摻雜濃度隨著遠離第二區100b而逐漸增加，但第一摻雜區106及/或第二摻雜區108的摻雜深度保持固定。
介電層110配置於第一區100a以及第二區100b的磊晶層103上。介電層110的材料包括氧化矽、硼磷矽玻璃(borophosphosilicate glass，BPSG)、磷矽玻璃(phosphosilicate glass，PSG)、氟矽玻璃(fluorosilicate glass，FSG)、未摻雜之矽玻璃(undoped silicon glass，USG)、氮化矽、氮氧化矽、具有介電常數大於4的高k(介電常數)材料、或其組合。在此實施例中，介電層110例如為氧化矽層。
第一導體層112配置於第一區100a以及第二區100b的介電層110上。第一導體層112的材料包括金屬，例如鋁、鎢、銅或其合金。在此實施例中，第一導體層112可作為主動區100b的射極(emitter)或場板金屬(field plate metal)。在另一實施例中，第一導體層112可僅僅覆蓋第二區100b。
第二導體層118配置於基底100的背側。第二導體層118的材料包括金屬，例如鈦、鎳、銀或其合金。在此實施例中，第二導體層118作為元件的集極金屬(collector metal)。另外，第二導體層118與第一導體層112的材料可相同或不同。
在此實施例中，終端區100a中的接面終端延伸(JTE)區域可由第一摻雜區106以及第二摻雜區108所組成，且第一摻雜區106以及第二摻雜區108之間具有實質上平滑的界面107。此種JTE區域有助於減少終端區(即第一區100a)表面附近的表面電荷效應，進而改善介電層110中的空間電荷分布。也就是說， 可在終端區100a的表面附近均勻地分布空間電荷，以避免元件邊緣處的電壓崩潰，以及得到元件之最佳高電壓。
另外，本發明之一實施例的半導體元件10可更包括具有第二導電型之通道阻擋層(channel stopper)114、具有第一導電型之第三摻雜區116以及保護層(passivation layer)120。
通道阻擋層114可為N+摻雜區，其配置於第一區100a之磊晶層103的漂移磊晶層104中。在此實施例中，通道阻擋層114與第一摻雜區106以及第二摻雜區108均分開一距離。通道阻擋層114經組態以限制通道區的擴展，或避免寄生通道的產生，進而降低漏電流以及提高崩潰電壓。換言之，藉由通道阻擋層114的配置，半導體元件10可與相鄰元件完全隔絕。
第三摻雜區116可為P-摻雜區，其配置於第二區100b之磊晶層103的漂移磊晶層104中。在此實施例中，第三摻雜區116與第一摻雜區106實體接觸，但本發明並不以此為限。在另一實施例中(未繪示)，第三摻雜區116也可與第一摻雜區106相隔一距離。或者，第三摻雜區116亦可與第一摻雜區106藉由其他構件而彼此耦合。第三摻雜區116可作為主動區100b的基極區(base region)。
保護層120覆蓋第一區100a以及第二區100b的基底100。保護層120經組態以保護下方的元件，可避免下方的元件被破壞，且可提供一個平坦的表面輪廓(planar topography)。保護層120的材料包括氧化矽、氮化矽、氮氧化矽或其組合。
在圖1的實施例中，是以至少一第二摻雜區為塊狀摻雜區108為例來說明之，但並不用以限定本發明。在另一實施例中， 至少一第二摻雜區可包括多數個第二摻雜區，如圖2所示。
圖2是根據本發明另一實施例所繪示之一種半導體元件的剖面示意圖。
圖2之實施例與圖1之實施例類似，其不同之處在於：圖2之多個摻雜區200-1至200-6經配置以取代圖1之塊狀摻雜區108。以下，就不同處說明之，相同處則不再贅述。
如圖2之半導體元件20所示，多數個第二摻雜區200-1至200-6配置於第一摻雜區106中。此處，第(i)個第二摻雜區比第(i+1)個第二摻雜區更靠近第二區100b，第(i)個第二摻雜區的摻雜深度小於第(i+1)個第二摻雜區的摻雜深度，且i為正整數。具體言之，第二摻雜區200-1的摻雜深度小於第二摻雜區200-2的摻雜深度，第二摻雜區200-2的摻雜深度小於第二摻雜區200-3的摻雜深度，第二摻雜區200-3的摻雜深度小於第二摻雜區200-4的摻雜深度，第二摻雜區200-4的摻雜深度小於第二摻雜區200-5的摻雜深度，且第二摻雜區200-5的摻雜深度小於第二摻雜區200-6的摻雜深度。特別要注意的是，在此實施例中，第二摻雜區200-1至200-6互相緊鄰但彼此分開。
同時，第二摻雜區200-1至200-6的摻雜濃度可變化或呈梯度改變。此處，第(i)個第二摻雜區比第(i+1)個第二摻雜區更靠近第二區100b，第(i)個第二摻雜區的摻雜濃度小於第(i+1)個第二摻雜區的摻雜濃度，且i為正整數。具體言之，第二摻雜區200-1的摻雜濃度小於第二摻雜區200-2的摻雜濃度，第二摻雜區200-2的摻雜濃度小於第二摻雜區200-3的摻雜濃度，第二摻雜區200-3的摻雜濃度小於第二摻雜區200-4的摻雜濃度，第二摻雜區200-4 的摻雜濃度小於第二摻雜區200-5的摻雜濃度，且第二摻雜區200-5的摻雜濃度小於第二摻雜區200-6的摻雜濃度。在圖2之實施例中，視製程需求，第二摻雜區200-1至200-6之摻雜深度以及摻雜濃度兩者可同時變化，或者，第二摻雜區200-1至200-6中僅有摻雜濃度作調整。
圖2之第二摻雜區200-1至200-6與圖1之塊狀摻雜區108具有相同的功能，均可用以均勻地分布空間電荷，進而避免元件邊緣處的電壓崩潰。在圖2的實施例中，終端區100a中的JTE區域是由第一摻雜區106以及多個第二摻雜區200-1至200-6所組成。
此外，在圖2中，提供了總共六個第二摻雜區200-1至200-6來說明本發明。然而，本發明並不對第二摻雜區的數目作限制。也就是說，視製程需求，第二摻雜區的數目可為兩個、三個、四個、五個或者超過六個。
在上述圖1以及圖2的實施例中，第一導電型為P型，且第二導電為N型，但本發明並不以此為限。在其他實施例中，如圖3的半導體元件30以及圖4的半導體元件40中，第一導電型可為N型，且第二導電型可為P型。
圖3是根據本發明又一實施例所繪示之一種半導體元件的剖面示意圖。
圖3之實施例與圖1之實施例類似，其不同之處在於：圖3中省略了第二摻雜區108。此處，N型第一摻雜區106配置於第一區100a的P型漂移磊晶層104中，且N型第一摻雜區106的摻雜深度及/或摻雜濃度隨著遠離第二區100b而逐漸減少。在圖3 之實施例中，終端區100a中的JTE區域僅僅是由N型的第一摻雜區106所組成，可用以均勻地分布空間電荷，進而避免元件邊緣處的電壓崩潰。
圖4是根據本發明再一實施例所繪示之一種半導體元件的剖面示意圖。
圖4之實施例與圖1之實施例類似，其不同之處在於：在圖4中，第四摻雜區配置於第二摻雜區中，且第四摻雜區以及第二摻雜區具有不同的導電類型。以下，就不同處說明之，相同處則不再贅述。
如圖4之半導體元件40所示，N型第一摻雜區400、P型第二摻雜區402以及N型第四摻雜區404配置於第一區100a的P型漂移磊晶層104中。第一、第二以及第四摻雜區400、402以及404可均為輕摻雜區。
具體言之，P型第二摻雜區402配置於N型第一摻雜區400中，且N型第四摻雜區404配置於P型第二摻雜區402中。N型第一摻雜區400的摻雜深度及/或摻雜濃度隨著遠離第二區100b而逐漸減少，另一方面，P型第二摻雜區402的摻雜深度及/或摻雜濃度隨著接近第二區100b而逐漸減少。在此實施例中，在第一區100a中，N型第四摻雜區404具有實質上相同的摻雜深度及/或摻雜濃度，但本發明並不以此為限。在另一實施例中(未繪示)，N型第四摻雜區404的摻雜深度及/或摻雜濃度可隨著接近第二區100b而逐漸減少或增加。
此處，在圖4之實施例中，終端區(即第一區100a)中的JTE區域是由N型第一摻雜區400、P型第二摻雜區402以及N 型第四摻雜區404所組成，可用以均勻地分布空間電荷，進而避免元件邊緣處的電壓崩潰。
綜上所述，本發明之一實施例提供一種具有新穎之邊緣終端結構的半導體元件，其中JTE可由「具有隨著遠離主動區而線性降低之摻雜輪廓的區域」(例如，第一摻雜區106)以及「具有隨著接近主動區而線性降低之摻雜輪廓的區域」(例如，第二摻雜區108)所組成。此種JTE區域可有效地避免空間電荷穿透進入終端區中。因此，介電層(例如，氧化層)中以及半導體材料(例如，矽)表面上的移動電荷載子(mobile charge carriers)問題可通過半導體材料表面附近之線性降低的N型摻雜輪廓(例如，第二摻雜區108)而獲得解決。此外，本發明實施例之邊緣終端結構可減少電場以及平均地分布遠離主動區的電場，進而可得到元件之最佳高電壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧半導體元件
100‧‧‧基底
100a‧‧‧第一區
100b‧‧‧第二區
102‧‧‧緩衝磊晶層
103‧‧‧磊晶層
104‧‧‧漂移磊晶層
106‧‧‧第一摻雜區
107‧‧‧界面
108‧‧‧第二摻雜區
110‧‧‧介電層
112‧‧‧第一導體層
114‧‧‧通道阻擋層
116‧‧‧第三摻雜區
118‧‧‧第二導體層
120‧‧‧保護層

Claims (21)

  1. 一種半導體元件，包括：具有一第一導電型之一基底，具有一第一區以及一第二區；具有一第二導電型之一半導體層，配置於該基底的前側；具有該第一導電型之一第一摻雜區，配置於該第一區的該半導體層中，其中該第一摻雜區的摻雜深度隨著遠離該第二區而逐漸減少；具有該第二導電型之至少一第二摻雜區，配置於該第一摻雜區中，其中該至少一第二摻雜區的摻雜深度隨著遠離該第二區而逐漸增加；一介電層，配置於該半導體層上；以及一第一導體層，配置於該介電層上。
  2. 如申請專利範圍第1項所述的半導體元件，其中該至少一第二摻雜區為塊狀摻雜區。
  3. 如申請專利範圍第2項所述的半導體元件，其中該第一摻雜區以及該至少一第二摻雜區之間具有界面。
  4. 如申請專利範圍第1項所述的半導體元件，其中該至少一第二摻雜區包括多數個分開的第二摻雜區，第(i)個第二摻雜區比第(i+1)個第二摻雜區更靠近該第二區，該第(i)個第二摻雜區的摻雜深度小於第(i+1)個第二摻雜區的摻雜深度，且i為正整數。
  5. 如申請專利範圍第1項所述的半導體元件，其中該半導體層為一磊晶層，該磊晶層包括一緩衝磊晶層以及配置於該緩衝磊晶層上的一漂移磊晶層，且該第一摻雜區以及該至少一第二摻雜區配置於該漂移磊晶層中。
  6. 如申請專利範圍第5項所述的半導體元件，其中該緩衝磊晶層的摻雜濃度大於該漂移磊晶層的摻雜濃度。
  7. 如申請專利範圍第1項所述的半導體元件，更包括具有該第二導電型之一通道阻擋層，其配置於該第一區的該半導體層中且與該第一摻雜區以及該至少一第二摻雜區均分開一距離。
  8. 如申請專利範圍第1項所述的半導體元件，更包括具有該第一導電型之一第三摻雜區，其配置於該第二區的該半導體層中且與該第一摻雜區實體連接。
  9. 如申請專利範圍第1項所述的半導體元件，其中該第一導電型為P型以及該第二導電型為N型。
  10. 如申請專利範圍第1項所述的半導體元件，其中該第一導電型為N型以及該第二導電型為P型。
  11. 如申請專利範圍第10項所述的半導體元件，更包括具有該第一導電型之一第四摻雜區，其配置於該至少一第二摻雜區中。
  12. 如申請專利範圍第1項所述的半導體元件，其中該第一區為用以避免該半導體元件之邊緣處之電壓崩潰的終端區，且該第二區為主動區。
  13. 如申請專利範圍第1項所述的半導體元件，更包括第二導體層，其配置於該基底的背側。
  14. 如申請專利範圍第1項所述的半導體元件，其中該半導體層為一摻雜層，該摻雜層包括一緩衝層以及配置於該緩衝層上的一漂移層，且該第一摻雜區以及該至少一第二摻雜區配置於該漂移層中。
  15. 一種半導體元件，包括： 具有一第一導電型之一基底，具有一第一區以及一第二區；具有一第二導電型之一半導體層，配置於該基底的前側；具有該第一導電型之一第一摻雜區，配置於該第一區的該半導體層中，其中該第一摻雜區的摻雜濃度隨著遠離該第二區而逐漸減少；具有該第二導電型之至少一第二摻雜區，配置於該第一摻雜區中，其中該至少一第二摻雜區的摻雜濃度隨著遠離該第二區而逐漸增加；一介電層，配置於該半導體層上；以及一第一導體層，配置於該介電層上。
  16. 如申請專利範圍第15項所述的半導體元件，其中該至少一第二摻雜區為塊狀摻雜區。
  17. 如申請專利範圍第16項所述的半導體元件，其中該第一摻雜區以及該至少一第二摻雜區之間具有界面。
  18. 如申請專利範圍第15項所述的半導體元件，其中該至少一第二摻雜區包括多數個分開的第二摻雜區，第(i)個第二摻雜區比第(i+1)個第二摻雜區更靠近該第二區，該第(i)個第二摻雜區的摻雜濃度小於第(i+1)個第二摻雜區的摻雜濃度，且i為正整數。
  19. 如申請專利範圍第15項所述的半導體元件，更包括具有該第二導電型之一通道阻擋層，其配置於該第一區的該半導體層中且與該第一摻雜區以及該至少一第二摻雜區均分開一距離。
  20. 如申請專利範圍第15項所述的半導體元件，更包括具有該第一導電型之一第三摻雜區，其配置於該第二區的該半導體層中且與該第一摻雜區實體連接。
  21. 如申請專利範圍第15項所述的半導體元件，更包括具有該第一導電型之一第四摻雜區，其配置於該至少一第二摻雜區中，其中該第一導電型為N型以及該第二導電型為P型。
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