TWI533431B - 一半導體器件以及一種改善該半導體器件之擊穿電壓之方法 - Google Patents

一半導體器件以及一種改善該半導體器件之擊穿電壓之方法 Download PDF

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Description

一半導體器件以及一種改善該半導體器件之擊穿電壓之方法
本發明涉及諸如場效應電晶體之半導體器件之性能之改善。
高壓場效應電晶體系已知之。這種器件之性能之局限性系在擊穿機理導致該器件中之電流流動以一種不受控方式增加之前該器件所能承受之該器件兩端之最大電壓。這導致失去了對該器件之控制，並且通常會由於該器件之歐姆加熱而導致器件故障。一種已知之提高該擊穿電壓之方法系對該器件使用“場板”來允許耗盡區在較大距離內延伸，從而減小局部電磁強度。然而，採用這種技術之器件不會如所期望之那樣耐用。
本發明檔公開了用於修正諸如一場效應電晶體(FET)之一有源器件之一半導體區域與佈置為鄰近該半導體區域之一電介層之間之介面處之電場方向之方法和結構。電場方向之這種修正系本發明之發明人修正該器件內由於使用該器件而導致擊穿性能降級之工藝而發現之。
本發明公開了一種半導體部件，其具有位於該半導體部件之有源區域下方之一導電結構，其中該導電結構能夠被驅動到某一電位或浮動到某一電位，從而其引起在該半導體之有源區域與一絕緣體或另一材料 層之間之介面處之一電場分量之修正。
因此，可以提供一種諸如一場效應電晶體之一半導體器件，其具有與一半導體層毗連之第一材料層，該器件還包括至少一個場修正結構，該場修正結構定位成使得：在使用時，該場修正結構處之電位使得修正該半導體層與該第一層之間之介面區域處之一電場向量。
至少一個該場修正結構可以在該半導體器件之下方形成。在該背景下“下方”表示該結構較靠近形成有該器件有源區域之襯底之中部或背面。因此，該器件位於該場修正結構和形成為將器件互連在一起之金屬層之間。
在一些實施方案中，該器件可以具有降低表面電場(RESURF)結構，諸如場板。這種RESURF結構通常處於與一柵極(或一雙極電晶體之基極)或一源極(一雙極器件之發射極)相似之電位。在那些實施方案中，該場修正結構不系該RESURF結構之部分，因為一個或多個該場修正結構不系設置在器件上方，且不系設置為該柵極或源極電位。在一些實施方案中，一場修正結構可與連接到或者處於一漏極(或一雙極器件之集電極)電位。
該檔還公開了一種半導體器件，包括：一RESURF結構，其定位成與一第一半導體區域之表面鄰近，該RESURF結構具有第一邊界區域；該半導體器件還包括：一導電結構，其具有與該第一邊界區域大致對齊之一導電結構邊界區域；以及至少一個部件，其與該導電結構連接以使一電壓能夠施加到該導電結構。
該半導體器件可以系諸如一FET之一電晶體。本發明人認識到，該FET器件物理過程之一些方面使得這種器件，尤其系P型器件，容易由於電荷俘獲而導致失效模式。該FET可以系一橫向FET，其中該溝道與襯底表面大體平行地取向，並且該第一邊界區域可以出現在FET之一漏極與一柵極之間。
通過在該半導體器件內設置附加結構，可以引起例如一場板之邊緣附近之E場方向之修正。E場方向之修正能夠修正由於量子隧道效應引起之電荷俘獲在一電介體內之一錯位內之風險。然而，這不會顯著地改變俘獲之電荷逃逸之可能性。
在一些實施方案中，器件包括兩個以上之場修正結構。器件可以包括位於器件下方之兩個結構。這些結構可以出在器件下方之不同深度和/或不同位置處。在使用時，兩個場修正結構可以被驅動到兩個不同之電壓或者可以浮動到不同之電壓。
本文還公開了一種改善半導體器件之擊穿性能之方法，該半導體器件具有與半導體鄰近之電介層，或者實際系某其他層，該方法包括：修正在半導體與電介體之間之介面區域之至少一部分上之電場，從而修正介面區域之該部分處之電場之方向。
有益之系，半導體器件具有RESURF結構，RESURF結構具有端部或邊界部，並且該介面區域之該部分在該端部或邊界區域附近。在該背景下，“附近”可以忽略沿著與形成有器件之晶片之平面垂直之方向之距離。水準距離將取決於總之器件體系結構和技術節點。
因此，可以提供一種改善半導體器件之擊穿性能之方法，該 半導體器件具有與第一半導體區域之表面鄰近之RESURF結構，並且其中，該RESURF結構具有邊界區域，該方法包括：施加修正電場，從而修正第一半導體區域之與RESURF結構之邊界區域鄰近之表面處之電場梯度。
該檔還公開了用於製造半導體器件之方法，其中半導體之有源(載流)區域與絕緣體之介面鄰近，從而形成用於修正具體區域處之E場之結構。
現在將參考附圖僅通過非限制實施例之方式來描述一些實施方案，其中：第1圖系已知之DMOSFET之示意性截面；第2圖示意性地示出了第1圖之該器件之區域，其中在該器件運行過程中可以存在電荷，並且其中少數載流子之發熱會導致那些少數載流子被俘獲在半導體區域與一絕緣體之間之介面處或鄰近處；第3圖示意性地示出了在一場板之邊界或邊緣處之電場之存在，以及這些如何能夠使得電荷俘獲在與一場板鄰近但是未垂直重疊之一半導體與絕緣體介面區域中；第4圖系示出針對一場效應電晶體內之一系列不同長度之場板之器件持續使用得到之該器件擊穿電壓之演進之一曲線圖；第5圖系已設有一附加結構之一半導體器件之一實施方案之一截面圖；第6圖示意性地示出了當該器件之漏極與源極節點之間存在電位差時第5圖之該器件內之電荷分佈； 第7圖示意性地示出了第6圖之區域62中之電場向量與所得到之電場向量之向量相加；第8圖示意性地示出了當在器件之漏極與源極之間存在電位差時第5圖之器件中之等電位；第9圖示意性地示出了當在器件之漏極與源極之間存在電位差時第5圖之器件中之電場強度；第10a圖示意性地示出了第1圖和第5圖之器件內之一場板，第10b圖系示出作為第1圖之現有技術器件和第5圖之其中形成有一附加結構從而修正該場板端部附近之該半導體與絕緣體邊界處之電場方向之器件而言，作為一位置函數之俘獲電荷密度之一種曲線圖；第11圖系具有一修正結構之一器件之另一實施方案之一示意性截面圖；第12圖系第11圖之該器件之一平面圖；第13圖系具有兩個埋置電場修正結構之一實施方案之一示意性截面圖，該結構彼此隔離而使得他們能夠被驅動到相應電位；第14圖系具有兩個埋置電場修正結構之另一實施方案之一截面圖，該結構相接觸使得它們之部分處於相同電位；第15圖系具有兩個場修正結構之又一實施方案之一截面圖；第16圖系另一實施方案之一截面圖；第17圖系又一實施方案之一截面圖；第18圖系具有靠近一場板製造之一校正結構之一實施方案 之一截面圖；以及第19a至19c圖示出了作為用於形成一FET之一較大之處理步驟序列之部分，可用於在一半導體晶片內形成一場修正結構之處理步驟序列。
在本說明書內，諸如水準、垂直、上方、下方、左右等術語僅用來描述如該圖所示之物體之相對關係，而不解釋為實際之半導體器件內之限制。一器件內供體和受體之相對濃度可指定為N和P，通過“-”來修正以表示減少摻雜或通過“+”來修正以表示增強摻雜。這些表示法對於本領域技術人員而言系公知之。
第1圖系一般表示為1之已知之場效應電晶體之一示意圖。為了便於讀者理解本公開之教導所提供之有益效果，提供了一已知之場效應電晶體之結構之論述以及導致其擊穿性能之降級之一些機理。
第1圖所示之該場效應電晶體包括一主體區域10，在該實施例中，該主體區域10由一P型半導體材料形成。該主體區域10與形成為與第1圖之一電晶體相同之積體電路之部分之其他器件隔離。這種隔離可以通過在該P型主體之周圍形成一反向偏壓結或者如第1圖所示利用絕緣體上矽結構技術來實現。在絕緣體上一矽結構之器件內，該主體10之最下表面由一絕緣層12封住，例如設置在一操作晶片(handle wafer)14上之二氧化矽。在該器件製造過程中，形成垂直之溝槽，然後溝槽也填入一絕緣體16，也可以系諸如二氧化矽。在三維空間中，絕緣壁也形成在第1圖之截面之平面之上方和下方，使得一器件之主體10位於一絕緣盒內。使用 這種製造技術，即SOI或形成反向偏壓結從而在相鄰器件之間形成隔離，對於本領域技術人員而言系公知之，無需進一步說明。
第1圖所示之該器件展現出關於穿過形成器件之漏極20之一P+摻雜區域之對稱平面17成一鏡像對稱。然而，為了方便，為理解其操作，僅需要和描述示出器件1之一半。電晶體1包括一N型半導體之一溝道摻雜區域22。在該溝道區域22內，形成一相對重度摻雜之P+區域24，其用於形成該場效應電晶體之源極。為了器件互連之目之，該區域24可以在其內形成更加重度摻雜之P++區域(未示出)，從而便於與用於將該區域24與金屬層28連接之一金屬通孔26之良好低電阻連接。類似地，該漏極區域20內可以包含有一更加重度摻雜之P++區域(未示出)，以便提供到用於提供與該漏極20之連接之一金屬通孔29之一低電阻接觸區域。一薄之氧化物層30沿該漏極20之方向在該N型溝道22之上方從該P+源極區域24之邊緣延伸出。該相對薄之絕緣區域30恰停止在其穿過該溝道區域22之概念意義之邊緣之後。例如，金屬或多晶矽之一導電元件32形成在一薄之氧化物層30上方。該導電元件32在該實施例中系一層導電多晶矽，形成了通過一薄之絕緣氧化物層30與該N型溝道22絕緣之柵電極。在低電壓電晶體中，該漏極將按照與一源極區域24完全相同之方式形成在該絕緣層30之端部處。在該N型區域22之左邊緣處之通常表示為34之區域中之該P型材料可視為形成相對低電壓之器件之一漏極。然而，對於一示例之器件，還能夠看出，在該區域34與表示為P+以表明其比形成該器件之主體之P型區域10具有更高之摻雜濃度之P型材料注入區域所形成之實際之漏極20之間存在顯著之差別。由於該半導體材料之阻性本質，在該漏極區域20與 該區域34之間有效地形成了一分壓器。該分壓作用賦予了該電晶體高電壓能力。然而，該器件之另一種改善其電壓能力之特徵系提供“RESURF”結構(RESURF意思系“降低表面電場”)，其用於在該半導體材料之選定部分上複製該柵極電壓。因此，在該實施例中，一較厚之氧化物層36，有時稱為一場氧化物，形成在該P型材料10之從該N型溝道22之邊緣延伸到該P型漏極區域20之邊緣之表面上，並且該多晶矽柵電極32在該場氧化物36之一部分上延伸而形成一RESURF結構之部分。該多晶矽柵極導體32之左半部，覆蓋該場氧化物36且通常表示為32a，用來有效地形成第一場板。該場板之部分可通過該距體型半導體材料10之表面11更遠放置之一導電軌道來形成。本領域技術人員公知之系，通常在一半導體襯底上形成多個金屬互連層，並且這些金屬互連層通常稱為金屬1、金屬2、金屬3等等，距該表面11之距離漸增。因此，如第1圖所示，用於建立與該多晶矽層32之連接之一金屬通孔40還可以與形成為例如器件之金屬1層之部分之另一場板42連接。因此，場板42朝向漏極20更遠地延伸柵電位，但是距P型材料之表面11之距離增加。場板42可以形成在一層絕緣層(或多層)44內，該絕緣層可以系二氧化矽或諸如氮化物之某其他絕緣體。
諸如該場板32a和42之RESURF機制之作用系將當該器件與一電源連接時器件內之電場從一個遍佈矽存在之場轉變成基本上遍佈場氧化物36存在之場。該二氧化矽呈現出一更高之擊穿電壓，因此能夠更易於承受這些較高之電場。
場板之使用被廣泛記載。還已知之系場板能夠與該電晶體之源極而不系與該電晶體之柵極連接。場板在雙極器件之背景下也系已知 之，並且本文所公開之技術和方法也能夠應用於這些器件。
公知之系，場效應電晶體還可以具有一背柵極，在第1圖所示之佈置中，這系通過該溝道區域22內之一N+區域46來提供之，並且其能夠通過一通孔48連接到一金屬觸頭47。
通過適當選擇摻雜級別，第1圖之FET能夠構造為一種增強模式或耗盡模式之器件，這系該器件製造領域之技術人員公知之。
第2圖示出了第1圖之器件結構，但是現在已經為在一300伏之電源下工作之一PMOS器件添加了該漏極、柵極和源極上之相對電壓。因此，可假設該源極28處於零伏或者處於+3或+5伏之典型邏輯電壓。柵極40通常可由僅具有幾伏量級之一邏輯信號驅動，並且該漏極可以比該源極電壓負幾百伏，例如300伏。為簡化，假設該源極觸頭28處於+5伏，該柵極也將處於+5伏(因此，一增強模式器件處於非導電狀態)，該漏極處於-300伏。因此，能夠看出，由於該漏極-源極電壓在通常由該鏈線52包圍之一擴展漏極區域50上下降，該場板42處於能夠比位於該場板42緊下面之半導體材料之表面11顯著大之電位。這系通過該場板底部標有“+”以證實其相對帶正電之狀態以及該表面11標有“-”以指示其相對帶負電之狀態來表示之。
雖然第1圖和第2圖中之該器件系一PMOS器件，以及因此在該半導體內之多數載流子系帶正電之空穴，所以不可避免地由於該器件內之熱效應而產生一些少數載流子(電子)。出現在該場板42下面之通常表示為50之擴展漏極區域中之任何少數載流子可能會由該電場從該場板42掃向該場氧化物36。這些自由電子能夠通過量子隧道進入該場氧化物36之 主體並且被俘獲在該氧化物內之錯誤處。還應當注意之系，俘獲之電子會由於熱鬆弛而脫離該氧化物36。然而，隨時間推移，該場氧化物36與該P型半導體10之表面11之間之介面區域能夠獲取負電荷，該負電荷能夠用於降低由該場板產生之電場。反過來，這使得該源極和漏極之間之更多之電場暴露於與表面11鄰近之半導體。一增強之電場之存在增加了電子從該半導體晶格剝離且朝向鄰近之半導體原子加速之機率，從而產生了一雪崩擊穿。
諸如場板之RESURF結構之另一特徵在於，該電場強度在這一種結構之端部處變化。大致上，該電場作為距一場板端部之曲率半徑之函數而變化。這就系為何利用該金屬層在距表面11漸增之距離處形成該場板有益處之原因。參考第3圖，該場板之端部43產生了一增強靜電場區域，其示意性地表示為E場向量61，廣義地講其存在於由該虛線60包圍之區域內。因此，能夠看出，P型材料10之表面11之通常表示為62之一區域也能夠變得帶負電並且該區域62位於該場板42之端部43與該漏極20之間。
對於一既定之器件，在該場板之長度與擊穿電壓以及該擊穿電壓相對於時間之演進之間存在相互作用。對於如下器件進行了一系列實驗：如第3圖所示，該漏極注入物20之邊緣與該溝道注入物22之邊緣之間之距離D系24μm，並且該溝道注入物22之端部與一場板42之邊緣43之間之距離F變化為12、14、15和16微米(μm)。在第4圖中顯示了這些器件之在關態洩漏電流對漏極-源極電壓方面之性能。在該實施例中，該漏極比該源極更負，因此該器件之端電壓之量級隨著從該曲線圖之右邊緣移 動到該曲線圖之左手側而增加。在各幅圖中，該指示符“a”對應於當一器件嶄新時該器件之性能，而該指示符“b”對應於一旦一器件在該場氧化物36內電荷俘獲方面達到其穩態時該器件之性能。因此，對於該場板F從該溝道摻雜區22之邊緣延伸出12微米之一器件而言，該初始擊穿電壓在-300伏之區域中之某處(曲線80a)，但是隨著時間之經過，該初始擊穿電壓演進到近似-220伏，如曲線80b所示。這稱為擊穿電壓之“步入”。對於該距離系14微米之一器件，該初始擊穿電壓近似系-280伏，如線82a所示，但是該初始擊穿電壓降至近似-250伏，如線82b所示。對於該場板延伸出15微米之一器件，該初始擊穿電壓近似為-260伏(曲線84a)，且保持基本不變(曲線84b)。因此，在該情況下，該電壓不會從其初始值“步入”穩態。對於長度F系16微米之一器件，該初始擊穿電壓近似為-240伏(曲線86a)，此處，隨時間經過，電荷俘獲使得該擊穿電壓“步出”到近似-250伏(曲線86b)。因此，在一些大之努力之後，發明人已經獲得了一些在該電晶體使用過程中發生之電晶體擊穿電壓之降級之體驗，並且已經開始理解該現象發生之原因。擊穿電壓相對於該器件使用之變化可視為擊穿電壓之降級。
發明人認識到，通過對產生該半導體與絕緣體介面處之電荷俘獲之電場梯度進行修正，可以抑制或者至少減弱該降級過程。一種實現之方式系在該半導體器件之有源區域下面形成一電場修正結構。在第5圖中示出了該結構。此處，第5圖所示之器件類似於第1圖所示之器件，因為RESURF結構從該溝道注入物22之邊緣朝向該漏極注入物20延伸。此處，該場板42顯示為處於該絕緣體44之上表面處，而不系嵌入其中。這沒有產生功能上之差別，但是包括僅表明該選項存在。然而，更重要之系， 在該電晶體之擴展11漏極區域50之一些部分下方形成了一導電結構100。值得注意之系，在該FET中，大部分該電流在與該體型半導體10之表面11鄰近之一薄層中流動。因此，該電晶體之載流部分實際上系靠近表面11之相對薄之半導體層。因此，通過將該導體結構100埋置在材料10之整體內，該電晶體之有源部分有效地夾在該導電結構100與該RESURF結構42之間。在第5圖中，該導體結構100顯示為從該溝道摻雜區22朝向該場板42之端部43延伸之輕度摻雜之N型半導體材料之一細長指狀件。當然，該摻雜程度將取決於該整體器件體系結構，包括該技術節點以及其他輕度摻雜之區域、極輕度摻雜之區域、重度摻雜之區域或極重度摻雜之區域之相對摻雜。對於圖示之器件之輕度摻雜之導體結構100之典型之摻雜濃度在1014至1017原子/cm3之範圍內。因此，該實施方案之導電結構100具有與該溝道區域22相同之導電類型(儘管濃度較低)，並且具有與擴展漏極區域50相反之導電類型。該導電結構100有效地具有邊界區域或端部區域，通常表示為102，其與該場板42之端部43基板上對齊，或者至少在該端部43附近。因此，對於該RESURF結構而言距離F基本上對應於該導電結構100之邊界區域102與該溝道注入物22之邊緣之間之距離。場板端部43與導電結構端部區域之間之水準距離將取決於該整體器件體系結構和技術節點。對於圖示之器件，例如，該場板42之端部43可以在距該導電結構100之端部102大約0-3μm內，更特別地在大約0-2μm內。與該溝道摻雜區連接之N型材料在該結構100之一端處基本為零伏，而如之前所述，該漏極可處於-200至-300伏之電位。因此，如本領域技術人員公知之，在該導體結構100內之N型材料與該場效應電晶體之主體材料10之間形成了一耗盡區域。第 6圖示出了第5圖之器件，各電場之效果引起了該半導體材料10和100之帶電區域之形成。如此，由於由該導電結構100與材料10之整體之介面產生之耗盡區之存在，該導電結構100之內部變得帶正電，並且一系列負電荷位於其上方。該負電荷還存在於該導電結構100之邊界區域102之周圍。
起初，能夠看出，如果一熱產生之少數載流子存在於例如該溝道注入物22與該場板42之端部43之間半途之Q點處，則現在將系一對重平衡之E場，這在一定程度上將減小該自由電子移向該體型半導體10之表面11之趨勢並且因此減小經過該絕緣體36之量子隧道和截留之機會。
該金屬場板42按定義講充當了一等電位表面，因此，在沿其長度之全途中都存在相同之電壓。作為對比，相對輕度摻雜之N型區域100相對有阻性，因此，在該邊界區域102與其與溝道注入物22之連接處之間橫過該區域存在電位差。因此，促使電子朝向表面11移動之靜電場未完全消除，而系略微減弱，並且這依次提高了電子在到達表面之前重新結合之機率。如此，沿著導電區域100之長度出現了一些改進。然而，且不太直觀地，大部分改進出現在端部102處。
返回參考第3圖，注意到，對於一使用中之器件，一E場超過場板42之端部43而存在，因此，電子也被俘獲在存在於場板42之端部43與漏極20之間之區域62中。類似地，一場超過導電結構100之邊界區域102之端部而存在。
因此，如第6圖中向量110示意性地表示之，一E場沿如下兩方向延伸：向上，即朝向場板42，以及傾斜而使得其具有沿漏極20之方向之分量。換言之，來自導電結構100之邊界區域102之E場110具有朝向 漏極20之水準分量(平行於該襯底表面11)以及垂直分量(垂直於該襯底表面11)。該E場110能夠與區域60內包圍之諸如第3圖中之箭頭61之箭頭所示意性表示之E場進行向量求和。
第7圖圖解地表示了由導電結構100之邊界區域102產生之E場110與源自於例如場板42之RESURF結構之端部之一E場61之一向量求和。通過圖解之方式，能夠看出，向量求和之結果可以系，區域62中與半導體10之表面11和絕緣體44之間之介面鄰近之電場之量級如向量114所示增大，但是修正了該E場之方向而使得其變得相對於表面11之傾斜度小(相對於表面法向更加傾斜)。理論工作表明，E場形成之角度顯著地影響由於一熱產生之自由電子通過量子隧道進入絕緣體並且被捕獲在其中之一錯位處之概率。然而，該E場方向之變化，或者事實上其量級之變化，對於所俘獲之電子由於熱鬆弛而脫離缺陷之概率基本無影響。因此，雖然該E場量級在區域62中實際上增加了，但是由於該E場方向之變化而使得均衡俘獲之電荷值減少了。
第8圖示意性地示出了第5圖所示之器件內之等電位線。因此，對於該等電位線130、132、134、136、138和140中之任一個，在沿該線之任意點處之電壓與沿該線之任意其他點處之電壓相同。能夠看出，在該場板42之下方板與該襯底表面11之間之區域中等電位線彼此非常接近。這證實了，存在大之E場梯度，並且該電壓隨著從該場板42移動通過該氧化物且進入該半導體10之表面區域11而急速變化。但是，第8圖還示出了，因為該導電結構100之N-區域摻雜度極輕，所以該電壓沿該區域100隨著距離而變化。
結果，該邊界區域102浮動到一溝道注入物之電壓(大概為0V)和該漏極20之電壓中間之電壓。對於遍佈電晶體之既定電位差，該區域102所達到之電壓能夠通過設計者選擇改變該導電結構100之摻雜、主體10(包括該擴展漏極區域50)之摻雜或者這兩者來改變。
第9圖示意性地圖示了電場強度，其中每條線150和152具有沿它們之相同之電場強度。該器件之大部分位於由該對應於相對低之電場之線152包圍(這在第9圖之取向中表示下面)之區域內。然而，對應於一較高電場梯度之線150上具有略呈鼻狀之區域154，在該區域中，電場梯度略向下延伸，表明由於通過該場板42之端部43產生之電場與來自導電結構之端部102產生之電場之向量之和引起之較高之電場強度。
第10a圖和第10b圖之提供系為了圖示該俘獲電荷之空間變化。第10a圖系在一場板42附近該電晶體之放大之且簡化之圖。
第10b圖示意性地示出了作為該電晶體內之位置之函數、根據該絕緣體之邊界區域內每立方釐米之電子來講之俘獲電子濃度。值得注意之系，即使在該整個導電結構100上存在一E場，最終，與俘獲電子濃度差別也極小，除了該端部或該邊界區域102附近之外。但是，如果與現有技術之電晶體(即，不具有結構100和102之電晶體)之電荷俘獲密度比較，與具有該導電結構之電晶體相比，則能夠看出，該電荷密度在從該RESURF結構42之端部43跨出幾微米之區域62(第3圖)上方大幅度變化。不具有埋置之導電結構之密度通過曲線170示出，而具有該導電結構之電晶體中之電荷密度由曲線180表示。在第10b圖之對數級上能夠看出，俘獲電荷密度在距該RESURF結構端部1微米之距離處下降了大約50倍左右， 在距該RESURF結構42之端部432微米之距離處下降了大約1000倍。
通過第10b圖之電荷密度類比之檢測，實際上能夠看出，為了通過減少所使用之器件之擊穿電壓步入來實現提高擊穿電壓之益處，提供與該RESURF結構之端部區域基本對準或者至少鄰近之一導電結構102系足夠之。該佈置顯示在第11圖中，其中例如一N型摻雜之埋置結構102形成在該P型主體10內，但是此次，(至少在圖之平面內)一未形成細長指狀件以將其與該溝道注入物22連接。還重要之系，能夠控制該結構102之電壓，如表示與一電壓源202之電連接之鏈線200示意性表示之。這一種電連接能夠通過橫向於該器件結構延伸而形成之導電軌道形成。這一種電晶體結構顯示在第12圖之平面圖中。
在第12圖中，該電晶體展現出關於該漏極20之鏡像對稱性。這樣，溝道注入物22形成在該漏極20之任一側，並且每個溝道注入物22具有注入其中之一源極24。這至此對應於第1圖之電晶體之結構。為圖解簡化，未示出通孔、柵極和RESURF結構。
一更深之導電結構102設置在這樣之位置處，在該成品器件中，該位置將與該場板42或其他RESURF結構之端部43對準。如上所述，該量化為對準以實現本文所述之功能之水準距離將取決於該整體體系結構和技術節點。對於圖示之器件，例如，該RESURF結構之端部43可以在該導電結構102之0-3μm內，或者在大約0-2μm內。該注入物102能夠通過一通孔連接到一金屬層，以使其能夠由一電路驅動到可作為該跨器件之漏極-源極電壓之函數之電壓。通過利用該分壓器，或者甚至系通過外部供給之一電壓，通過形成在一積體電路內之一個或多個另外之電晶體可將注入 區域102主動地驅動到一電位。
通過上面之說明，能夠看出，通過改變該半導體與該節電介體之間之介面之一具體區域(其中預期電荷俘獲會導致擊穿性能降級)之電場方向，能夠改善一器件之擊穿電壓。在至今所描述之實施方案中，這系通過形成一單一導電結構來實現之，單一導電結構採用了該器件之一載流區域從而在該器件之具體部分內形成一修正之電場。然而，本發明不限於僅具有一單個電場修正結構之器件。
第13圖系另一實施方案之一截面圖，其與第5圖所示之相似，但是具有又一個修正結構230，該修正結構具有佈置在該第一修正結構100下方之端部232。該又一修正結構230具有比該結構100更大之一空間範圍，因此從該溝道區域22延伸出更遠從而更靠近該漏極20。在使用時，第一和第二電場修正結構100、230能夠被驅動到不同之電位。因此，如圖所示，通過連接該結構和該電路(未示出)，第一結構100連接到電晶體之源極電壓，而第二結構230不連接到該源極並且可被驅動到不同之電壓，或事實上相同之電壓。在第13圖所示之佈置中，第二電場修正結構100、230通過該體型半導體材料區域彼此分離，該區域在第13圖中表示為234。E場方向由該虛線箭頭236示意性地表示。
第14圖示出了與設置有導電結構100和230形式之第一和第二場修正結構之第13圖類似之佈置，但是在該佈置中，第一和第二場修正結構彼此不分離，缺少該第13圖中之分離區域234。這樣，兩個結構100和230連接到該溝道區域中相同之電位，但是各個端部102和232能夠借助於與該漏極20之分壓器作用而浮動到相應之電壓。
第15圖示出了第13圖所示之佈置之又一變型例，其中第二導電結構230已設置在該絕緣層12之下面，該絕緣層設置在該絕緣體上器件之矽操作晶片14上。可通過借助適當之連接手段與操作晶片之單獨連接，來偏置第二導電結構230。
第16圖示出了另一個實施方案，其在多方面與第5圖類似，其中具有端部區域252之第一導電結構250在該器件之下方形成，並且該端部區域252與該場板42之端部43基本上對準或者在其附近。然而，該導電結構250不再連接到形成溝道之N型區域22。在該實施例中，該導電結構250由一輕度摻雜之P型區域形成，而不系由一N型半導體區域形成，使得其能夠連接到與半導體之體型區域10之電位相比為負之電壓。如同輕度摻雜區域之在先實施例，該濃度將取決於整體體系結構和技術節點。在該實施例中，導電結構250可以具有在大約1x1015與5x1017原子/cm3之間之摻雜濃度。因此，區域250可以經由適當之觸頭連接到該漏極電位，可以通過向下延伸該漏極區域20以接觸區域250來連接到該漏極，或者可容許浮動或被驅動到該漏極電位和該源極電位之間之電位。
第17圖示出了另一個變型例，其中該第16圖和第5圖之實施方案結合，使得該器件具有兩個導電結構，第一導電結構系100如上文參考第5圖所描述，第二導電結構250系如參考第16圖所描述之。該導電結構250和100之相對位置和該電位能夠被修正以改變它們對與該場板42之端部鄰近之區域62中之E場向量之貢獻。
第18圖示出了另一個變型例，其中第二場板類似結構280形成為與該場板42相對，但是該結構280與該漏極電位連接。這樣，如圖 所示，電場環形線存在於該場板42之端部和該第二場板280之端部之間，並且這些E場線能夠修正該場板42之端部下面之介面區域62處之電場方向。該結構可獨立地使用，或者如第18圖所示，與一個或多個該埋置之電場修正結構結合使用，諸如顯示且如上文所描述之結構100，並且任選地與也在上文描述之結構230或250結合使用。
通過對用於形成該電晶體之工藝步驟進行一種相對簡單之修正，就能夠形成該導電結構。第19a圖示出了一類絕緣體上矽(SOI)工藝之典型起始點，其中一操作晶片14上具有一氧化物層12，並且另一種矽層320形成在該氧化物層上，例如通過蒸汽相位沉積，或者通過將兩個矽晶片粘附到一起。該晶片可形成有一種輕度P型摻雜區。接著，可以對該晶片加掩模，並且選擇性地刻蝕，從而顯現一出孔，一摻雜劑能夠通過孔注入而形成一N型區域330，如第19b圖所示。接著，更多之矽340沉積到該層320之表面上，從而埋置該區域330，如第19c圖所示。該矽330可以形成為一外延層。一旦已形成層330，可進行常規之形成該電晶體之工藝步驟。在該成品器件中，該區域330形成了該導電結構100(以及該導電結構邊界區域120)並且與該RESURF結構之邊緣對準。
因此，可以提供一具有改善之擊穿性能並且其擊穿電壓之利用具有極小變化或沒有變化之器件。
10‧‧‧主體(區域)
11‧‧‧表面
20‧‧‧漏極(區域)
22‧‧‧溝道(區域)
24‧‧‧源極(區域)
42‧‧‧場板
43‧‧‧端部
44‧‧‧絕緣體
50‧‧‧擴展漏極區域
100‧‧‧導電結構/導體結構
102‧‧‧邊界區域/端部

Claims (23)

  1. 一種半導體器件，其包括：一第一層，其與一半導體層毗連；一降低表面電場(RESURF)結構，位在該半導體層的一表面的鄰近處，該降低表面電場結構具有一第一邊界區域；以及一場修正結構，其具有與該第一邊界區域基本對齊之一邊界區域，該場修正結構與該第一層相隔開，並且經定位以使得：該半導體層的至少一局部在該第一層與該場修正結構之間，其中，在使用時，該場修正結構處之電位使得在該半導體層和該第一層之間之一介面的一區域處之一E場向量係被修正。
  2. 如申請專利範圍第1項所述之半導體器件，其中該場修正結構進一步包括至少一個部件，其與該場修正結構連接，使得來自一電壓源的一電壓能夠施加到該場修正結構。
  3. 如申請專利範圍第1項所述之半導體器件，其中該場修正結構包括一半導體材料，並且其中，如果該半導體層係一P型半導體，則該半導體材料係一N型半導體，反之亦然。
  4. 如申請專利範圍第1項所述之半導體器件，其中該半導體器件係一場效應電晶體，並且該降低表面電場結構從該場效應電晶體之一柵極朝向該場效應電晶體之漏極延伸。
  5. 如申請專利範圍第4項所述之半導體器件，其中該場修正結構接觸該場效應電晶體之一溝道摻雜區。
  6. 如申請專利範圍第5項所述之半導體器件，其中該第一邊界區域與 該溝道之間之一連接區域比該溝道摻雜區摻雜程度輕。
  7. 如申請專利範圍第1項所述之半導體器件，其中該半導體器件係一場效應電晶體，並且還包括一電路以將該場修正結構之一邊界區域偏置到一偏壓，該偏壓作為該場效應電晶體之該漏極與源極之間或漏極與柵極之間之電位差之函數。
  8. 如申請專利範圍第1項所述之半導體器件，其中該降低表面電場結構包括一場板。
  9. 如申請專利範圍第1項所述之半導體器件，其中該場修正結構包括一場板，在使用時，該場板連接到一高壓節點。
  10. 如申請專利範圍第9項所述之半導體器件，其中該場板與一電晶體之一漏極連接，並且朝向與該電晶體之該柵極或一源極連接之降低表面電場結構進行延伸。
  11. 如申請專利範圍第1項所述之半導體器件，其中該器件包括第一和第二導電結構，其各者都具有一各自的邊界區域。
  12. 如申請專利範圍第11項所述之半導體器件，其中該第一和第二導電結構設置在該器件內之一相似深度處。
  13. 如申請專利範圍第1項所述之半導體器件，其進一步包括一介於該第一層和該降低表面電場結構之間的絕緣體，其中該第一層係一電介層，而該降低表面電場結構包括一場板。
  14. 如申請專利範圍第1項所述之半導體器件，其中在該場修正結構處的該電位造成在該半導體層與該第一層之間之該介面的一區域之一E場向量變得相對於在該半導體層與該第一層之間之該介面較不傾斜。
  15. 如申請專利範圍第1項所述之半導體器件，其中該場修正結構係電連接至一電壓源。
  16. 一種積體電路，其包括至少一個如申請專利範圍第1項所述之器件。
  17. 一種改善一半導體器件之擊穿性能之方法，該半導體器件包括與一第一半導體材料之一區域鄰近之電介體，位在該第一半導體材料之該區域的一表面鄰近處之一降低表面電場(RESURF)結構，以及一場修正結構，該場修正結構與該電介體相隔開並且經定位以使得：該半導體層的至少一局部在該第一層與該場修正結構之間，該方法包括：在該第一半導體與該電介體之間之一介面區域之至少一部分上施加一修正電場，從而修正該介面區域之該部分處之一電場方向。
  18. 如申請專利範圍第17項所述之改善一半導體器件之擊穿性能之方法，其進一步包括：施加一修正電場從而修正該第一半導體區域之與該降低表面電場結構之該邊界區域鄰近之一表面處之電場梯度。
  19. 如申請專利範圍第18項所述之方法，其中該第一半導體區域之該表面處之電場被改變從而變得相對於該表面之法向更加傾斜。
  20. 如申請專利範圍第18項所述之方法，其中由一導電或半導電材料構成之一校正結構經設置，使得該第一半導體區域在該降低表面電場結構與該校正結構之間延伸，並且向該校正結構施加一電壓。
  21. 如申請專利範圍第20項所述之方法，其中該校正結構通過一輕度摻雜之半導體區域而與該半導體器件之一端子連接，使得在存在一電場之情況下，沿著該輕度摻雜之半導體區域之電位隨著沿該輕度摻雜之半導體 區域之位置而變化。
  22. 如申請專利範圍第17項所述之方法，其中該半導體器件係具有一源極、一柵極和一漏極之場效應電晶體，並且該降低表面電場結構從該電晶體之該柵極或源極朝向該電晶體之該漏極延伸，並且形成一校正結構使得該第一半導體區域在該校正結構與該降低表面電場結構之該邊界區域之間延伸，並且其中該校正結構係與該柵極或源極電位連接的半導體區域，使得在該第一半導體區域與該校正結構之間之該介面處形成一耗盡區域，並且由於該耗盡區域引起之一電荷不平衡使得與該第一半導體之該表面鄰近之電場梯度得以修正。
  23. 一種製造半導體器件之方法，該方法包括：藉由對一半導體之區域進行摻雜來形成一場修正結構的一導電區域，在一成品器件中，該半導體將具有與一降低表面電場結構之一邊緣大致對齊之一邊界區域，該降低表面電場結構位於該半導體的一表面鄰近處；在摻雜區域上以及周圍繼續沉積半導體；以及在該摻雜區域上形成一大致水平之器件；以及形成該降低表面電場結構於該摻雜區域上方的該半導體上的一電介層上，使得該降低表面電場結構與該電介層相隔開。
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