CN104282745A - 半导体器件以及改善半导体器件的击穿电压的方法 - Google Patents

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Abstract

一种半导体器件，具有与半导体层毗连的第一层，还包括至少一个场修正结构，所述场修正结构定位成使得，在使用时，所述场修正结构处的电位使得修正所述半导体层与所述第一层之间的界面区域处的E场向量。

Description

半导体器件以及改善半导体器件的击穿电压的方法
技术领域
本公开涉及诸如场效应晶体管的半导体器件的性能的改善。
背景技术
高压场效应晶体管是已知的。这种器件的性能的局限性是在击穿机理导致器件中的电流流动以不受控方式增加之前器件所能承受的器件两端的最大电压。这导致失去了对器件的控制，并且通常会由于器件的欧姆加热而导致器件故障。一种已知的提高击穿电压的方法是对器件使用“场板”来允许耗尽区在较大距离内延伸，从而减小局部电磁强度。然而，采用这种技术的器件不会如所期望的那样耐用。
发明内容
本文件披露了用于修正诸如场效应晶体管(FET)的有源器件的半导体区域与布置为邻近该半导体区域的电介层之间的界面处的电场方向的方法和结构。电场方向的这种修正是本发明的发明人修正器件内由于使用器件而导致击穿性能降级的工艺而发现的。
本文公开了一种半导体部件，其具有位于半导体部件的有源区域下方的导电结构，其中所述导电结构能够被驱动到某电位或浮动到某电位，从而其引起在半导体的有源区域与绝缘体或另一材料层之间的界面处的电场分量的修正。
因此，可以提供一种诸如场效应晶体管的半导体器件，其具有与半导体层毗连的第一材料层，所述器件还包括至少一个场修正结构，所述场修正结构定位成使得，在使用时，所述场修正结构处的电位使得修正所述半导体层与所述第一层之间的界面区域处的电场向量。
至少一个场修正结构可以形成在半导体器件的下方。在该背景下“下方”表示该结构较靠近形成有器件有源区域的衬底的中部后或背面。因此，器件位于场修正结构和形成为将器件互连在一起的金属层之间。
在一些实施方案中，器件可以具有降低表面电场(RESURF)结构，诸如场板。这种RESURF结构通常处于与栅极(或双极晶体管的基极)或源极(双极器件的发射极)相似的电位。在那些实施方案中，场修正结构不是RESURF结构的部分，因为一个或多个场修正结构不是设置在器件上方，且不是设置为栅极或源极电位。在一些实施方案中，场修正结构可与连接到或者处于漏极(或双极器件的集电极)电位。
该文件还公开了一种半导体器件，包括：
RESURF结构，其定位成与第一半导体区域的表面邻近，所述RESURF结构具有第一边界区域；
所述半导体器件还包括：导电结构，其具有与所述第一边界区域大致对齐的导电结构边界区域；以及至少一个部件，其与所述导电结构连接以使电压能够施加到所述导电结构。
所述半导体器件可以是诸如FET的晶体管。发明人认识到，FET器件物理过程的一些方面使得这种器件，尤其是P型器件，容易由于电荷俘获而导致失效模式。FET可以是横向FET，其中沟道与衬底表面大体平行地取向，并且第一边界区域可以出现在FET的漏极与栅极之间。
通过在半导体器件内设置附加结构，可以引起例如场板的边缘附近的E场方向的修正。E场方向的修正能够修正由于量子隧道效应引起的电荷俘获在电介体内的错位内的风险。然而，这不会显著地改变俘获的电荷逃逸的可能性。
在一些实施方案中，器件包括两个以上的场修正结构。器件可以包括位于器件下方的两个结构。这些结构可以出在器件下方的不同深度和/或不同位置处。在使用时，两个场修正结构可以被驱动到两个不同的电压或者可以浮动到不同的电压。
本文还公开了一种改善半导体器件的击穿性能的方法，所述半导体器件具有与半导体邻近的电介层，或者实际是某其他层，所述方法包括：修正在半导体与电介体之间的界面区域的至少一部分上的电场，从而修正界面区域的该部分处的电场的方向。
有益的是，半导体器件具有RESURF结构，RESURF结构具有端部或边界部，并且所述界面区域的所述部分在所述端部或边界区域附近。在该背景下，“附近”可以忽略沿着与形成有器件的晶片的平面垂直的方向的距离。水平距离将取决于总的器件体系结构和技术节点。
因此，可以提供一种改善半导体器件的击穿性能的方法，所述半导体器件具有与第一半导体区域的表面邻近的RESURF结构，并且其中，所述RESURF结构具有边界区域，所述方法包括：施加修正电场，从而修正第一半导体区域的与RESURF结构的边界区域邻近的表面处的电场梯度。
该文件还公开了用于制造半导体器件的方法，其中半导体的有源(载流)区域与绝缘体的界面邻近，从而形成用于修正具体区域处的E场的结构。
附图说明
现在将参考附图仅通过非限制实施例的方式来描述一些实施方案，其中：
图1是已知的DMOS FET的示意性截面；
图2示意性地示出了图1的器件的区域，其中在器件运行过程中可以存在电荷，并且其中少数载流子的发热会导致那些少数载流子被俘获在半导体区域与绝缘体之间的界面处或邻近处；
图3示意性地示出了在场板的边界或边缘处的电场的存在，以及这些如何能够使得电荷俘获在与场板邻近但是未垂直重叠的半导体与绝缘体界面区域中；
图4是示出针对场效应晶体管内的一系列不同长度的场板的器件持续使用得到的器件击穿电压的演进的曲线图；
图5是已设有附加结构的半导体器件的实施方案的截面图；
图6示意性地示出了当器件的漏极与源极节点之间存在电位差时图5的器件内的电荷分布；
图7示意性地示出了图6的区域62中的电场向量与所得到的电场向量的向量相加；
图8示意性地示出了当在器件的漏极与源极之间存在电位差时图5的器件中的等电位；
图9示意性地示出了当在器件的漏极与源极之间存在电位差时图5的器件中的电场强度；
图10a示意性地示出了图1和图5的器件内的场板，图10b是示出作为图1的现有技术器件和图5的其中形成有附加结构从而修正场板端部附近的半导体与绝缘体边界处的电场方向的器件而言，作为位置函数的俘获电荷密度的曲线图；
图11是具有修正结构的器件的另一实施方案的示意性截面图；
图12是图11的器件的平面图；
图13是具有两个埋置电场修正结构的实施方案的示意性截面图，所述结构彼此隔离而使得他们能够被驱动到相应电位；
图14是具有两个埋置电场修正结构的另一实施方案的截面图，所述结构相接触使得它们的部分处于相同电位；
图15是具有两个场修正结构的又一实施方案的截面图；
图16是另一实施方案的截面图；
图17是又一实施方案的截面图；
图18是具有靠近场板制造的校正结构的实施方案的截面图；以及
图19a至19c示出了作为用于形成FET的较大的处理步骤序列的部分的可用于在半导体晶片内形成场修正结构的处理步骤序列。
具体实施方式
在本说明书内，诸如水平、垂直、上方、下方、左右等术语仅用来描述如图所示的物体的相对关系，而不解释为实际的半导体器件内的限制。器件内供体和受体的相对浓度可指定为N和P，通过“-”来修正以表示减少掺杂或通过“+”来修正以表示增强掺杂。这些表示法对于本领域技术人员而言是公知的。
图1是一般表示为1的已知的场效应晶体管的示意图。为了便于读者理解本公开的教导所提供的有益效果，提供了已知的场效应晶体管的结构的论述以及导致其击穿性能的降级的一些机理。
图1所示的场效应晶体管包括主体区域10，在该实施例中，主体区域10由P型半导体材料形成。主体区域10与形成为与图1的晶体管相同的集成电路的部分的其他器件隔离。这种隔离可以通过在P型主体的周围形成反向偏压结或者如图1所示利用绝缘体上硅结构技术来实现。在绝缘体上硅结构的器件内，主体10的最下表面由绝缘层11封住，例如设置在操作晶片(handle wafer)14上的二氧化硅。在器件制造过程中，形成垂直的沟槽，然后沟槽也填入绝缘体16，也可以是诸如二氧化硅。在三维空间中，绝缘壁也形成在图1的截面的平面的上方和下方，使得器件的主体10位于绝缘盒内。使用这种制造技术，即SOI或形成反向偏压结从而在相邻器件之间形成隔离，对于本领域技术人员而言是公知的，无需进一步说明。
图1所示的器件展现出关于穿过形成器件的漏极20的P+掺杂区域的对称平面17成镜像对称。然而，为了方便，为理解其操作，仅需要和描述示出器件1的一半。晶体管1包括N型半导体的沟道掺杂区域22。在沟道区域22内，形成相对重度掺杂的P+区域24，其用于形成场效应晶体管的源极。为了器件互连的目的，区域24可以在其内形成更加重度掺杂的P++区域(未示出)，从而便于与用于将区域24与金属层28连接的金属通孔26的良好低电阻连接。类似地，漏极区域20内可以包含有更加重度掺杂的P++区域(未示出)，以便提供到用于提供与漏极20的连接的金属通孔29的低电阻接触区域。薄的氧化物层30沿漏极20的方向在N型沟道22的上方从P+源极区域24的边缘延伸出。相对薄的绝缘区域30恰停止在其穿过沟道区域22的概念意义的边缘之后。例如为金属或多晶硅的导电元件32形成在薄的氧化物层30上方。该导电元件32在该实施例中是一层导电多晶硅，形成了通过薄的绝缘氧化物层30与N型沟道22绝缘的栅电极。在低电压晶体管中，漏极将按照与源极区域24完全相同的方式形成在绝缘层30的端部处。在P型区域22的左边缘处的通常表示为34的区域中的P型材料可视为形成相对低电压的器件的漏极。然而，对于示例的器件，还能够看出，在区域34与表示为P+以表明其比形成器件的主体的P型区域10具有更高的掺杂浓度的P型材料注入区域所形成的实际的漏极20之间存在显著的差别。由于半导体材料的阻性本质，在漏极区域20与区域34之间有效地形成了分压器。该分压作用赋予了晶体管高电压能力。然而，器件的另一种改善其电压能力的特征是提供“RESURF”结构(RESURF意思是“降低表面电场”)，其用于在半导体材料的选定部分上复制栅极电压。因此，在该实施例中，较厚的氧化物层36，有时称为场氧化物，形成在P型材料10的从N型沟道22的边缘延伸到P型漏极区域20的边缘的表面上，并且多晶硅栅电极32在场氧化物36的部分上延伸而形成RESURF结构的部分。多晶硅栅极导体32的左半部，覆盖场氧化物36且通常表示为32a，用来有效地形成第一场板。场板的部分可通过距体型半导体材料10的表面11更远放置的导电轨道来形成。本领域技术人员公知的是，通常在半导体衬底上形成多个金属互连层，并且这些金属互连层通常称为金属1、金属2、金属3等等，距表面11的距离渐增。因此，如图1所示，用于建立与多晶硅层32的连接的金属通孔40还可以与形成为例如器件的金属1层的部分的另一场板42连接。因此，场板42朝向漏极20更远地延伸栅电位，但是距P型材料的表面11的距离增加。场板42可以形成在一层绝缘层(或多层)44内，该绝缘层可以是二氧化硅或诸如氮化物的某其他绝缘体。
诸如场板32a和42的RESURF机制的作用是将当器件与电源连接时器件内的电场从一个遍布硅存在的场转变成基本上遍布场氧化物36存在的场。二氧化硅呈现出更高的击穿电压，因此能够更易于承受这些较高的电场。
场板的使用被广泛记载。还已知的是场板能够与晶体管的源极而不是与晶体管的栅极连接。场板在双极器件的背景下也是已知的，并且本文所公开的技术和方法也能够应用于这些器件。
公知的是，场效应晶体管还可以具有背栅极，在图1所示的布置中，这是通过沟道区域22内的N+区域46来提供的，并且其能够通过通孔48连接到金属触头47。
通过适当选择掺杂级别，图1的FET能够构造为增强模式或耗尽模式的器件，这是器件制造领域的技术人员公知的。
图2示出了图1的器件结构，但是现在已经为在300伏的电源下工作的PMOS器件添加了漏极、栅极和源极上的相对电压。因此，可假设源极28处于零伏或者处于+3或+5伏的典型逻辑电压。栅极40通常可由仅具有几伏量级的逻辑信号驱动，并且漏极可以比源极电压负几百伏，例如300伏。为简化，假设源极触头28处于+5伏，栅极也将处于+5伏(因此，增强模式器件处于非导电状态)，漏极处于-300伏。因此，能够看出，由于漏极-源极电压在通常由链线52包围的扩展漏极区域50上下降，场板42处于能够比位于场板42紧下面的半导体材料的表面110显著大的电位。这是通过场板底部标有“+”以证实其相对带正电的状态以及表面11标有“-”以指示其相对带负电的状态来表示的。
虽然图1和图2中的器件是PMOS器件，以及因此在半导体内的多数载流子是带正电的空穴，所以不可避免地由于器件内的热效应而产生一些少数载流子(电子)。出现在场板42下面的通常表示为50的扩展漏极区域中的任何少数载流子可能会由电场从场板42扫向场氧化物36。这些自由电子能够通过量子隧道进入场氧化物36的主体并且被俘获在氧化物内的错误处。还应当注意的是，俘获的电子会由于热松弛而脱离氧化物36。然而，随时间推移，场氧化物36与P型半导体10的表面11之间的界面区域能够获取负电荷，该负电荷能够用于降低由场板产生的电场。反过来，这使得源极和漏极之间的更多的电场暴露于与表面11邻近的半导体。增强的电场的存在增加了电子从半导体晶格剥离且朝向邻近的半导体原子加速的机率，从而产生了雪崩击穿。
诸如场板的RESURF结构的另一特征在于，电场强度在这种结构的端部处变化。大致上，电场作为距场板端部的曲率半径的函数而变化。这就是为何利用金属层在距表面11渐增的距离处形成场板有益处的原因。参考图3，场板的端部43产生了增强静电场区域，其示意性地表示为E场向量61，广义地讲其存在于由虚线60包围的区域内。因此，能够看出，P型材料10的表面11的通常表示为62的区域也能够变得带负电并且区域62位于场板42的端部43与漏极20之间。
对于既定的器件，在场板的长度与击穿电压以及击穿电压相对于时间的演进之间存在相互作用。对于如下器件进行了一系列实验：如图3所示，漏极注入物20的边缘与沟道注入物22的边缘之间的距离D是24μm，并且沟道注入物22的端部与场板42的边缘43之间的距离F变化为12、14、15和16微米(μm)。在图4中显示了这些器件的在关态泄漏电流对漏极-源极电压方面的性能。在该实施例中，漏极比源极更负，因此器件的端电压的量级随着从曲线图的右边缘移动到曲线图的左手侧而增加。在各幅图中，指示符“a”对应于当器件崭新时器件的性能，而指示符“b”对应于一旦器件在电荷俘获在场氧化物36内这方面达到其稳态时器件的性能。因此，对于场板F从沟道掺杂区22的边缘延伸出12微米的器件而言，初始击穿电压在-300伏的区域中的某处(曲线80a)，但是随着时间的经过，初始击穿电压演进到近似-220伏，如曲线80b所示。这称为击穿电压的“步入”。对于距离是14微米的器件，初始击穿电压近似是-280伏，如线82a所示，但是该初始击穿电压降至近似-250伏，如线82b所示。对于场板延伸出15微米的器件，初始击穿电压近似为-260伏(曲线84a)，且保持基本不变(曲线84b)。因此，在该情况下，电压不会从其初始值“步入”稳态。对于长度F是16微米的器件，初始击穿电压近似为-240伏(曲线86a)，此处，随时间经过，电荷俘获使得击穿电压“步出”到近似-250伏(曲线86b)。因此，在一些大的努力之后，发明人已经获得了一些在晶体管使用过程中发生的晶体管击穿电压的降级的体验，并且已经开始理解该现象发生的原因。击穿电压相对于器件使用的变化可视为击穿电压的降级。
发明人认识到，通过对产生半导体与绝缘体界面处的电荷俘获的电场梯度进行修正，可以抑制或者至少减弱降级过程。一种实现的方式是在半导体器件的有源区域下面形成电场修正结构。在图5中示出了该结构。此处，图5所示的器件类似于图1所示的器件，因为RESURF结构从沟道注入物22的边缘朝向漏极注入物20延伸。此处，场板42显示为处于绝缘体44的上表面处，而不是嵌入其中。这没有产生功能上的差别，但是包括仅表明该选项存在。然而，更重要的是，在晶体管的扩展漏极区域50的一些部分下方形成了导电结构100。值得注意的是，在该FET中，大部分电流在与体型半导体10的表面11邻近的薄层中流动。因此，晶体管的载流部分实际上是靠近表面11的相对薄的半导体层。因此，通过将导体结构100埋置在材料10的整体内，晶体管的有源部分有效地夹在导电结构100与RESURF结构42之间。在图5中，导体结构100显示为从沟道掺杂区22朝向场板42的端部43延伸的轻度掺杂的N型半导体材料的细长指状件。当然，掺杂程度将取决于整体器件体系结构，包括技术节点以及其他轻度掺杂的区域、极轻度掺杂的区域、重度掺杂的区域或极重度掺杂的区域的相对掺杂。对于图示的器件的轻度掺杂的导体结构100的典型的掺杂浓度在1014至1017原子/cm3的范围内。因此，该实施方案的导电结构100具有与沟道区域22相同的导电类型(尽管浓度较低)，并且具有与扩展漏极区域50相反的导电类型。导电结构100有效地具有边界区域或端部区域，通常表示为102，其与场板42的端部43基板上对齐，或者至少在端部43附近。因此，对于RESURF结构而言距离F基本上对应于导电结构100的边界区域102与沟道注入物22的边缘之间的距离。场板端部43与导电结构端部区域之间的水平距离将取决于整体器件体系结构和技术节点。对于图示的器件，例如，场板42的端部43可以在距导电结构100的端部102大约0-3μm内，更特别地在大约0-2μm内。与沟道掺杂区连接的N型材料在结构100的一端处基本为零伏，而如之前所述，漏极可处于-200至-300伏的电位。因此，如本领域技术人员公知的，在导体结构100内的N型材料与场效应晶体管的主体材料10之间形成了耗尽区域。图6示出了图5的器件，各电场的效果引起了半导体材料10和100的带电区域的形成。如此，由于由导电结构100与材料10的整体的界面产生的耗尽区的存在，导电结构100的内部变得带正电，并且一系列负电荷位于其上方。负电荷还存在于导电结构100的边界区域102的周围。
起初，能够看出，如果热产生的少数载流子存在于例如沟道注入物22与场板42的端部43之间半途的Q点处，则现在将是对重平衡的E场，这在一定程度上将减小自由电子移向体型半导体10的表面11的趋势并且因此减小经过绝缘体36的量子隧道和截留的机会。
金属场板42按定义讲充当了等电位表面，因此，在沿其长度的全途中都存在相同的电压。作为对比，相对轻度掺杂的N型区域100相对有阻性，因此，在边界区域102与其与沟道注入物22的连接处之间横过该区域存在电位差。因此，促使电子朝向表面11移动的静电场未完全消除，而是略微减弱，并且这依次提高了电子在到达表面之前重新结合的机率。如此，沿着导电区域100的长度出现了一些改进。然而，且不太直观地，大部分改进出现在端部102处。
返回参考图3，注意到，对于使用中的器件，E场超过场板42的端部43而存在，因此，电子也被俘获在存在于场板42的端部43与漏极20之间的区域62中。类似地，场超过导电结构100的边界区域102的端部而存在。
因此，如图6中向量110示意性地表示的，E场沿如下两方向延伸：向上，即朝向场板42，以及倾斜而使得其具有沿漏极20的方向的分量。换言之，来自导电结构100的边界区域102的E场110具有朝向漏极20的水平分量(平行于衬底表面11)以及垂直分量(垂直于衬底表面11)。该E场110能够与区域60内包围的诸如图3中的箭头61的箭头所示意性表示的E场进行向量求和。
图7图解地表示了由导电结构100的边界区域102产生的E场110与源自于例如场板42的RESURF结构的端部的E场61的向量求和。通过图解的方式，能够看出，向量求和的结果可以是，区域62中与半导体10的表面11和绝缘体44之间的界面邻近的电场的量级如向量114所示增大，但是修正了E场的方向而使得其变得相对于表面11的倾斜度小(相对于表面法向更加倾斜)。理论工作表明，E场形成的角度显著地影响由于热产生的自由电子通过量子隧道进入绝缘体并且被捕获在其中的错位处的概率。然而，E场方向的变化，或者事实上其量级的变化，对于所俘获的电子由于热松弛而脱离缺陷的概率基本无影响。因此，虽然E场量级在区域62中实际上增加了，但是由于E场方向的变化而使得均衡俘获的电荷值减少了。
图8示意性地示出了图5所示的器件内的等电位线。因此，对于等电位线130、132、134、136、138和140中的任一个，在沿该线的任意点处的电压与沿该线的任意其他点处的电压相同。能够看出，在场板42的下方板与衬底表面11之间的区域中等电位线彼此非常接近。这证实了，存在大的E场梯度，并且电压随着从场板42移动通过氧化物且进入半导体10的表面区域11而急速变化。但是，图8还示出了，因为导电结构100的N-区域掺杂度极轻，所以电压沿区域100随着距离而变化。
结果，边界区域102浮动到沟道注入物的电压(大概为0V)和漏极20的电压中间的电压。对于遍布晶体管的既定电位差，该区域102所达到的电压能够通过设计者选择改变导电结构100的掺杂、主体10(包括扩展漏极区域50)的掺杂或者这两者来改变。
图9示意性地图示了电场强度，其中每条线150和152具有沿它们的相同的电场强度。器件的大部分位于由对应于相对低的电场的线152包围(这在图9的取向中表示下面)的区域内。然而，对应于较高电场梯度的线150上具有略呈鼻状的区域154，在该区域中，电场梯度略向下延伸，表明由于通过场板42的端部43产生的电场与来自导电结构的端部102产生的电场的向量之和引起的较高的电场强度。
图10a和图10b的提供是为了图示俘获电荷的空间变化。图10a是在场板42附近晶体管的放大的且简化的图。
图10b示意性地示出了作为晶体管内的位置的函数、根据绝缘体的边界区域内每立方厘米的电子来讲的俘获电子浓度。值得注意的是，即使在整个导电结构100上存在E场，最终，与俘获电子浓度差别也极小，除了端部或边界区域102附近之外。但是，如果与现有技术的晶体管(即，不具有结构100和102的晶体管)的电荷俘获密度比较，与具有导电结构的晶体管相比，则能够看出，电荷密度在从RESURF结构42的端部43跨出几微米的区域62(图3)上方大幅度变化。不具有埋置的导电结构的密度通过曲线170示出，而具有导电结构的晶体管中的电荷密度由曲线180表示。在图10b的对数级上能够看出，俘获电荷密度在距RESURF结构端部1微米的距离处下降了大约50倍左右，在距RESURF结构42的端部432微米的距离处下降了大约1000倍。
通过图10b的电荷密度模拟的检测，实际上能够看出，为了通过减少所使用的器件的击穿电压步入来实现提高击穿电压的益处，提供与RESURF结构的端部区域基本对准或者至少邻近的导电结构102是足够的。该布置显示在图11中，其中例如N型掺杂的埋置结构102形成在P型主体10内，但是此次，(至少在图的平面内)未形成细长指状件以将其与沟道注入物22连接。还重要的是，能够控制结构10的电压，如表示与电压源202的电连接的链线200示意性表示的。这种电连接能够通过横向于器件结构延伸而形成的导电轨道形成。这种晶体管结构显示在图12的平面图中。
在图12中，晶体管展现出关于漏极20的镜像对称性。这样，沟道注入物22形成在漏极20的任一侧，并且每个沟道注入物22具有注入其中的源极24。这至此对应于图1的晶体管的结构。为图解简化，未示出通孔、栅极和RESURF结构。
更深的导电结构102设置在这样的位置处，在成品器件中，该位置将与场板42或其他RESURF结构的端部43对准。如上所述，量化为对准以实现本文所述的功能的水平距离将取决于整体体系结构和技术节点。对于图示的器件，例如，RESURF结构的端部43可以在导电结构102的0-3μm内，或者在大约0-2μm内。注入物102能够通过通孔连接到金属层，以使其能够由电路驱动到可作为跨器件的漏极-源极电压的函数的电压。通过利用分压器，或者甚至是通过外部供给的电压，通过形成在集成电路内的一个或多个另外的晶体管可将注入区域102主动地驱动到一电位。
通过上面的说明，能够看出，通过改变半导体与节电介体之间的界面的预期会由于电荷俘获导致击穿性能降级的具体区域的电场方向，能够改善器件的击穿电压。在至今所描述的实施方案中，这是通过形成单一导电结构来实现的，单一导电结构采用了器件的载流区域从而在器件的具体部分内形成修正的电场。然而，本发明不限于仅具有单个电场修正结构的器件。
图13是另一实施方案的截面图，其与图5所示的雷系，但是具有又一个修正结构230，该修正结构具有布置在第一修正结构100下方的端部232。又一修正结构230具有比结构100更大的空间范围，因此从沟道区域22延伸出更远从而更靠近漏极20。在使用时，第一和第二电场修正结构100、230能够被驱动到不同的电位。因此，如图所示，通过连接结构和电路(未示出)，第一结构100连接到晶体管的源极电压，而第二结构230不连接到源极并且可被驱动到不同的电压，或事实上相同的电压。在图13所示的布置中，第二电场修正结构100、230通过体型半导体材料区域彼此分离，该区域在图13中表示为234。E场方向由虚线箭头236示意性地表示。
图14示出了与设置有导电结构100和230形式的第一和第二场修正结构的图13类似的布置，但是在该布置中，第一和第二场修正结构彼此不分离，缺少图13中的分离区域234。这样，两个结构100和230连接到沟道区域中相同的电位，但是各个端部102和232能够借助于与漏极20的分压器作用而浮动到相应的电压。
图15示出了图13所示的布置的又一变型例，其中第二导电结构230已设置在绝缘层12的下面，绝缘层设置在绝缘体上硅结构的器件的操作晶片14上。可通过借助适当的连接手段与操作晶片连接的单独的连接件来偏置第二导电结构230。
图16示出了另一个实施方案，其在多方面与图5类似，其中具有端部区域252的第一导电结构250形成在器件的下方，并且端部区域252与场板42的端部43基本上对准或者在其附近。然而，导电结构250不再连接到形成沟道的N型区域22。在该实施例中，导电结构250由轻度掺杂的P型区域形成，而不是由N型半导体区域形成，使得其能够连接到与半导体的体型区域10的电位相比为负的电压。如同轻度掺杂区域的在先实施例，浓度将取决于整体体系结构和技术节点。在该实施例中，导电结构250可以具有在大约1x1015与5x1017原子/cm3之间的掺杂浓度。因此，区域250可以经由适当的触头连接到漏极电位，可以通过向下延伸漏极区域20以接触区域250来连接到漏极，或者可容许浮动或被驱动到漏极电位和源极电位之间的电位。
图17示出了另一个变型例，其中图16和图5的实施方案结合，使得器件具有两个导电结构，第一导电结构是100如上文参考图5所描述，第二导电结构250是如参考图16所描述的。导电结构250和100的相对位置和电位能够被修正以改变它们对与场板42的端部邻近的区域62中的E场向量的贡献。
图18示出了另一个变型例，其中第二场板类似结构280形成为与场板42相对，但是结构280与漏极电位连接。这样，如图所示，电场环形线存在于场板42的端部和第二场板280的端部之间，并且这些E场线能够修正场板42的端部下面的界面区域62处的电场方向。该结构可独立地使用，或者如图18所示，与一个或多个埋置的电场修正结构结合使用，诸如显示且如上文所描述的结构100，并且任选地与也在上文描述的结构230或250结合使用。
通过对用于形成晶体管的工艺步骤进行相对简单的修正，就能够形成导电结构。图19a示出了绝缘体上硅(SOI)工艺的典型起始点，其中操作晶片14上具有氧化物层12，并且另一硅层320形成在氧化物层上，例如通过蒸汽相位沉积，或者通过将两个硅晶片粘附到一起。晶片可形成有轻度P型掺杂区。接着，可以对晶片加掩模，并且选择性地刻蚀，从而显现出孔，掺杂剂能够通过孔注入而形成N型区域330，如图19b所示。接着，更多的硅340沉积到层320的表面上，从而埋置区域330，如图19c所示。硅330可以形成为外延层。一旦已形成层330，可进行常规的形成晶体管的工艺步骤。在成品器件中，区域330形成了导电结构100(以及导电结构边界区域120)并且与RESURF结构的边缘对准。
因此，可以提供具有改善的击穿性能并且其击穿电压的利用具有极小变化或没有变化的器件。

Claims (21)

1.半导体器件，其具有与半导体层毗连的第一层，还包括至少一个场修正结构，所述场修正结构定位成使得，在使用时，所述场修正结构处的电位使得修正所述半导体层和所述第一层之间的界面区域处的E场向量。
2.如权利要求1所述的半导体器件，其中所述至少一个场修正结构是除了降低表面电场结构之外的。
3.如权利要求2所述的半导体器件，其中：
所述降低表面电场结构定位成邻近第一半导体区域的表面，所述降低表面电场结构具有第一边界区域；
并且所述场修正结构包括：导电结构，其具有与所述第一边界区域基本对齐的导电结构边界区域；以及至少一个部件，其与所述导电结构连接以使电压能够施加到所述导电结构。
4.如权利要求3所述的半导体器件，其中所述导电结构包括第二半导体区域，并且其中，如果所述第一半导体区域是P型半导体，则所述第二半导体区域是N型半导体，反之亦然。
5.如权利要求3所述的半导体器件，其中所述半导体器件是场效应晶体管，并且所述降低表面电场结构从所述场效应晶体管的栅极朝向所述场效应晶体管的漏极延伸。
6.如权利要求5所述的半导体器件，其中所述第二半导体区域接触所述场效应晶体管的沟道掺杂区。
7.如权利要求6所述的半导体器件，其中所述导电结构边界区域与所述沟道之间的连接区域比所述沟道掺杂区掺杂程度轻。
8.如权利要求1所述的半导体器件，其中所述半导体器件是场效应晶体管，并且还包括将所述场修正结构的边界区域偏置到作为所述场效应晶体管的所述漏极与源极之间或漏极与栅极之间的电位差的函数的偏压的电路。
9.如权利要求3所述的半导体器件，其中所述降低表面电场结构包括场板。
10.包括至少一个如权利要求1所述的器件的集成电路。
11.如权利要求3所述的半导体器件，其中所述场修正结构包括场板，在使用时，所述场板连接到高压节点。
12.如权利要求11所述的半导体器件，其中所述场板与晶体管的漏极连接，并且朝向与所述晶体管的所述栅极或源极连接的降低表面电场结构延伸。
13.如权利要求1所述的半导体器件，其中所述器件包括第一和第二导电结构，每个导电结构都具有各自的边界区域。
14.如权利要求13所述的半导体器件，其中所述第一和第二导电结构：
a)设置在所述器件内的相似深度处；
b)设置在所述器件内的不相似深度处；
c)处于不同电位；或者
d)处于相同电位。
15.改善半导体器件的击穿性能的方法，所述半导体器件具有与第一半导体材料的区域邻近的电介体，所述方法包括：在所述第一半导体与所述电介体之间的界面区域的至少一部分上施加修正电场，从而修正所述界面区域的该部分处的电场方向。
16.如权利要求15所述的改善半导体器件的击穿性能的方法，所述器件具有与所述第一半导体区域的表面邻近的降低表面电场结构，并且其中，所述降低表面电场结构具有边界区域，所述方法包括：施加修正电场从而修正所述第一半导体区域的与所述降低表面电场结构的所述边界区域邻近的表面处的电场梯度。
17.如权利要求16所述的方法，其中所述第一半导体区域的所述表面处的电场被改变从而变得相对于所述表面的法向更加倾斜。
18.如权利要求16所述的方法，其中由导电或半导电材料构成的校正结构设置为使得所述第一半导体区域在所述降低表面电场结构与所述校正结构之间延伸，并且向所述校正结构施加电压。
19.如权利要求18所述的方法，其中所述校正结构通过轻度掺杂的半导体区域与所述半导体器件的端子连接而使得，在存在电场的情况下，沿着所述轻度掺杂的半导体区域的电位随着沿所述轻度掺杂的半导体区域的位置而变化。
20.如权利要求15所述的方法，其中所述半导体器件是具有源极、栅极和漏极的场效应晶体管，并且降低表面电场结构从所述晶体管的所述栅极或源极朝向所述晶体管的所述漏极延伸，并且形成校正结构使得所述第一半导体区域在所述校正结构与所述降低表面电场结构的所述边界区域之间延伸，并且其中所述校正结构是与栅极或源极电位连接而使得在所述第一半导体区域与所述校正结构之间的界面处形成耗尽区域的半导体区域，并且由于所述耗尽区域引起的电荷不平衡起到修正与所述第一半导体的所述表面邻近的电场梯度的作用。
21.制造半导体器件的方法，所述方法包括：通过掺杂半导体的区域来形成导电区域，在成品器件中，所述半导体将具有与降低表面电场结构的边缘大致对齐的边界；在掺杂区域上以及周围继续沉积半导体；以及在所述掺杂区域上形成大致水平的器件。
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