TWI529944B - 高介電金屬閘極技術中用於無嵌入式矽鍺之改進的矽化物形成而自ｐ型場效電晶體源極汲極區之通道矽鍺的移除 - Google Patents

高介電金屬閘極技術中用於無嵌入式矽鍺之改進的矽化物形成而自ｐ型場效電晶體源極汲極區之通道矽鍺的移除 Download PDF

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Description

高介電金屬閘極技術中用於無嵌入式矽鍺之改進的矽化物形成而自P型場效電晶體源極汲極區之通道矽鍺的移除
基本上，本揭露是關於積體電路，並且更尤指包含矽/鍺合金層沉積在電晶體的主動區表面上的電晶體。
電子設備朝向愈加複雜積體電路的持續趨勢是要求減小電子裝置的尺寸，以便達到愈來愈高的集成密度。
電晶體在目前的積體電路中為主導性電路元件。在目前可得如微處理器、CPU、存儲晶片及諸如此類的複雜積體電路中，目前可提供數百萬個電晶體。接著至關重要的是，為了實現高集成密度，積體電路中所含括電晶體的典型尺寸具有盡可能小的典型尺寸。
在各種積體電路製造技術中，CMOS技術目前是最有前途的方法，因為其能夠依據操作速度、功率消耗及成本效益生產特性優越的裝置。在CMOS電路中，互補式電晶體，也就是P通道電晶體與N通道電晶體，是用於形成如反相器和其他邏輯閘之類的電路元件以設計高度複雜的電路總成。在使用CMOS技術 製造複雜積體電路期間，百萬個電晶體，也就是N通道電晶體與P通道電晶體，是於基板所支撐的半導體層內所界定的主動區中形成。
目前，大部分積體電路形成於其中的層件是由可以結晶、多晶或非晶形式提供的矽所製成。舉例來說，可將如摻雜原子或離子等其他材料引進原始半導體層。
MOS電晶體或一般講的場效電晶體，無論考慮的是N通道電晶體或P通道電晶體，都包含以同種類摻質高度摻雜的源極與汲極區。接著，在汲極與源極間佈置反相或弱式摻雜通道區。通道區的導電性，也就是導電通道的驅動電流能力，可受於通道區附近所形成並且通過薄絕緣層與其分離的閘極電極所控制。除了別的之外，通道區的導電性還取決於電荷載子的遷移率，以及介於源極與汲極區之間，沿著電晶體寬度方向，也稱為通道長度的距離。例如，藉由縮減通道長度，得以降低通道電阻率。因此，可藉由縮減電晶體通道長度而提升電晶體的切換速度並且使其驅動電流更高。
然而，無法無限制縮減電晶體通道長度而不引發其他問題。例如，閘極電極與通道間的電容隨著通道長度縮減而降低。此效應接著必須通過縮減閘極與通道間的絕緣層的厚度而予以補償。例如，對於大約80奈米(nm)的閘極長度而言，高速電晶體元件中可必需有基於2奈米厚度的二氧化矽的閘極介電材料。然而，絕緣層如此小的厚度可能導致漏電流增加，此漏電流是由穿過極薄閘極介電材料的電荷載子的熱載子注射及直接穿隧所造成。由於基於閘極介電材料的二氧化矽的厚度進一步縮減可逐漸 變得不符合尖端積體電路的熱功率要求，已開發其他替代方案，用於提升通道區的電荷載子遷移率，藉以另外增強場效電晶體的總體效能。
就這一點來說，一種有前途的方法是在通道區內產生特定類型的應變，理由在於矽中的電荷載子遷移率強烈取決於結晶材料的應變情況。例如，對於基於矽的通道區的標準晶體組態，P通道電晶體中的壓縮應變分量可導致優越的電洞遷移率，藉以提升P通道電晶體的切換速度及驅動電流。
在基於矽的電晶體中，具有晶體結構如同矽但晶格常數稍高的半導體合金可用於在PFET電晶體的通道區中施加期望量的壓縮應力。例如，可使用鍺(Ge)濃度可變的矽/鍺(SiGe)合金。
SiGe或其他半導體合金可用於以兩種不同方式製造改進的P通道FET。
一種方法的組成是將半導體合金內嵌於通道區的端部的主動區中。例如，在形成閘極電極結構後，可毗連主動區中的閘極電極結構側向形成對應的凹部。從而形成的凹部接著可用矽/鍺合金予以填充，其在矽材料上生長時，基本上經歷內部壓縮應變。此應變接著可在毗連的通道區中誘發對應的壓縮應變分量。因此，過去已開發多個程序策略，以便在P通道電晶體的汲極與源極區中加入高應變矽/鍺材料。上述方法中所使用的矽/鍺或通稱的半導體合金材料在下文中將分別稱為“嵌入式SiGe”或“嵌入式半導體合金”。
或者或另外，可將薄SiGe層直接沉積在單晶矽層， 以便形成PFET用的SiGe通道。半導體合金層主要是提供用於調製P通道FET的功函數。由於結晶Si與SiGe之間的晶格不匹配，Si表面上生長的薄SiGe層為高應變，其提升半導體合金層中的電洞遷移率。根據某些製造技術，通道區中的薄SiGe層需用於調製P通道FET的功函數。例如，情況就是根據閘極先製高k/金屬閘極程序的實現，尤其是長度等於或小於32奈米的閘極電極。一般而言，如上所述的SiGe或半導體合金層在下文中將分別稱為“通道SiGe層”或“通道半導體合金層”。
PFET製造期間使用如SiGe之類半導體合金時的已知問題是關於對應半導體結構表面曝露SiGe的部分形成“斷續性(spotty)”金屬矽化物，也就是非連續性。
較佳為鎳矽化物(NiSi)的金屬矽化物層是形成於半導體結構為了降低矽接觸區的片電阻而呈電接觸的表面部分上。然而，在對應於曝露SiGe的表面區而形成時，由於後續裝置製造程序流程階段期間半導體結構經受的熱預算，已觀察到矽化物層凝聚(agglomerate)以及團簇(cluster)。尤其是，如下文將闡明的是與SiGe形成介面(interface)的SiNi層，在形成SiNi層之後及/或形成受應力材料層於半導體結構曝露面頂部之後，於400-500℃溫度範圍進行加熱步驟期間，傾向於凝聚成隔離團簇。
第1a圖表示如遵循先前技術教義所產生，包括通道SiGe層的典型PFET中，斷續性SiNi層的形成。
第1a圖概要描述先進製造階段中半導體結構100的剖面圖。如圖所示，裝置100包含基板101，如半導體材料等等，其上形成半導體層102。半導體層102通常由矽單晶所製成。半導 體層102是側切成複數個主動區102a，要理解其為其中或其上有一個或多個電晶體形成的半導體區。為了方便起見，所示為單一主動區102a，其由淺溝槽隔離之類的隔離區102b予以側向定界。取決於總體裝置要求，基板101以及例如初始提供作為矽材料的半導體層102，可在埋置型絕緣材料(圖未示)直接形成於半導體層102下時，形成SOI(絕緣體上的矽)。在其他情況下，首先，當主體組態待用於裝置100時，半導體層102代表基板101的結晶材料的一部分。
半導體結構100包括形成於主動區102a中及上的P通道FET 150。電晶體150包括形成於主動區102a中的高摻雜汲極與源極區151。汲極與源極區151也包括擴展區151e，其為決定通道區155長度的區域。
通常為SiGe層的半導體合金層104位於半導體層102上表面102u頂部。尤其是，SiGe層104是形成於主動區102a內矽層102的上表面102u上。半導體層102的上表面102u可對應主動區102a而內縮，以便容納SiGe層104，如第1a圖所示。半導體合金層104是形成於矽上表面102u上，以至於其一部分包括於電晶體通道區155內，從而形成其一部分。因此，半導體合金104為通道半導體合金層。
電晶體150更包括閘極電極結構160，閘極電極結構160形成於通道半導體合金層104上，尤其是其上或曝露表面104u。閘極電極160例如按照長度及寬度可具有適當的幾何組態。例如，閘極長度，也就是，第1a圖中閘極電極結構160的電極材料162的水準擴展，可等於或小於50奈米。絕緣層161將閘極電 極材料162實體並且電性隔離自電晶體150的通道區155。
取決於閘極電極結構160的組態，可用不同方式形成絕緣層161及閘極電極材料162。例如，若閘極電極160為現有的氧化物/多晶矽閘極電極(polySiON)，則閘極絕緣層161可形成自現有的閘極介電材料，舉例如二氧化矽、矽氮氧化物等等，而閘極電極材料162則可包含多晶矽。或者，對於閘極電極結構160，較佳可為高k介電質/金屬閘極電極(HKMG)組態。在此情況下，絕緣層161可為所屬領域廣為人知的高k閘極介電材料之一。對於高k材料，較佳的是介電常數“k”高於10的材料。閘極電極中當作絕緣層的高k材料實施例有鉭氧化物(Ta2O5)、鍶鈦氧化物(SrTiO3)、鉿氧化物(HfO2)、鉿矽氧化物(HfSiO)、鋯氧化物(ZrO2)等等。
閘極電極結構160也可具有閘極金屬層162a，例如呈鉭氮化物等等的形式，有可能結合功函數金屬種類，如鋁等等。閘極金屬層162a通常形成於絕緣層161上方，藉以調整適當的功函數和這樣的電晶體150的閾值電壓。此外，閘極電極結構160可由間隔物結構163予以側向定界，其可包括一或多種介電材料，舉例如矽氮化物、二氧化矽、矽氮氧化物等等。例如，結構163可包括適當的保護襯墊材料，用於側向包封敏感閘極材料，如絕緣層161以及尤其是金屬層162a。
第1b圖表示製造程序流程後續階段中的半導體結構100，其中耐火金屬層108是沉積在半導體結構的曝露面上。尤其是，使用合適的材料沉積程序，如化學氣相沉積(CVD)、物理氣相沉積(PVD)等等，將耐火金屬層108沉積在半導體合金層104的上 表面104u上。層件108包括一或多種經調整用以形成金屬矽化物層的耐火金屬，金屬矽化物層是對應於半導體結構曝露閘極電極材料162及源極或汲極區151的部分。因此，耐火金屬層108可包含例如一種金屬，如鎳、鈦、鈷等等。較佳的是，耐火金屬層108包含鎳。耐火金屬層108也可包含鉑，其在某些情況下可令鎳單矽化物的形成更均勻。
在沉積耐火金屬層108後，可進行熱處理程序180，以便引發層件108中鎳原子與在源極和汲極區151及閘極電極材料162那些與鎳接觸的區域中鎳原子之間的化學反應，藉以形成實質包含低電阻率鎳單矽化物的鎳矽化物區。熱處理程序180基本上是一種兩步驟程序。第一熱處理步驟是在大約300-400℃的範圍內進行大約30-90秒的時間週期。在第一熱處理步驟之後，藉由各種廣為人知的蝕刻/清理程序之一自耐火金屬層108選擇性移除所有未反應鎳材料。最後，在大約400-500℃的範圍內進行大約30-90秒時間週期的第二熱處理步驟。應注意的是，側壁間隔物結構163和隔離區102b內含的矽材料實質未參與熱處理程序180期間誘發的化學反應，因為其目前在那些特徵中僅作為熱穩定二氧化矽及/或矽氮化物材料。
在第1c圖中，所示的是沉積耐火金屬層108並且施用熱處理180後的半導體結構100。由於熱處理180，閘極電極材料162內已部分形成金屬矽化物層162b以及閘極電極材料162頂部已部分形成金屬矽化物層162b，其在沉積耐火金屬層108之前予以曝露。類似地，金屬矽化物層153已部分形成於半導體合金層104內並且部分形成於其上表面104u頂部，其在沉積耐火金屬 層108之前予以曝露。
如第1d圖所示，在形成金屬矽化物層後，較佳為鎳矽化物層162b和153，通過舉例如電漿增強型化學氣相沉積法(PECVD)之類廣為人知的沉積技術，將材料層121沉積在半導體結構100的曝露面上。例如，可於大約400-500℃的溫度，在範圍大約300-1200毫托(mTorr)的壓力下，進行受應力材料層121的沉積。
受應力材料層121包含介電材料，通常是矽氮化物(SiN)，對之後製造階段期間(請參閱例如第1e圖)期間半導體結構100上方形成的介電材料層120具有蝕刻選擇性。因此，受應力材料層121也作用為蝕刻終止層。
在沉積受應力材料層121之後，對半導體結構100施用UV固化程序182，以便增加矽氮化物受應力材料層121的拉伸應力，從而進一步增強電晶體元件150的總體速度及效能。UV固化182通常是在大約400-500℃的溫度範圍內進行。
已觀察到的是，主要由於受應力材料層121和UV固化182的沉積，對應源極或汲極區151而與SiGe層104形成介面的鎳矽化物層153傾向於凝聚成隔離團簇，從而在相鄰團簇之間形成孔洞或空洞153a。因此，源極或汲極區151中的SiGe層104透過鎳矽化物層153中的孔洞153a而與SiN受應力材料層121形成介面。
因此，金屬矽化物層153傾向於凝聚，在形成金屬矽化物層153之後以介於大約400-500℃的溫度進行製造步驟期間而形成隔離團簇。
源極與汲極區151頂部上“斷續性”，也就是簇生性，非連續性金屬矽化物層153的存在，於製造半導體結構100期間屬於高度不宜。由於金屬矽化物153是為了降低電晶體150的接觸電阻而特別予以提供，故斷續性矽化物層的存在基本上降低總體導電性。此外，金屬矽化物層153中孔洞153a存在的可能負面結果是示於第1e圖中，其概要描述第1d圖所示步驟的後續製造程序步驟。
將夾層介電材料層120沉積在受應力材料層121上。可包含舉例如二氧化矽(SiO2)之類任何適用介電材料的介電層120基本上是沉積為連續層。之後，在半導體結構100上進行如反應性離子蝕刻(RIE)之類的蝕刻程序184。可在結構100的表面上安置適當圖案化蝕刻遮罩122後進行蝕刻184。進行蝕刻184以便形成貫孔開口124與126，其分別曝露金屬矽化物層153接觸源極與汲極區151的部分以及金屬矽化物層162b接觸閘極電極材料162的部分。尤其是，可在兩道後續步驟中進行蝕刻184。在第一步驟中，通過使用不影響受應力材料層121的選擇性蝕刻移除部分介電層120。在蝕刻程序184的第二步驟中，移除受應力材料層121位於開口124與126底部的部分，以便分別曝露金屬矽化物層153與162b的下方部分。
由於金屬矽化物層153中存在孔洞153a，在蝕刻184的第二步驟期間，貫孔開口124在源極與汲極區151中及頂部僅可與鎳矽化物153部分對齊，藉此有可能導致產品缺陷。尤其是，蝕刻的第二步驟可能穿過孔洞153a深入主動區102a，藉以在電晶體150的源極及/或汲極區151中形成通道124pt。
在後續的製造步驟中，貫孔開口124與126是以諸如鎢的高導電性金屬予以填充。若已在蝕刻184期間形成通道124pt，則其也以鎢予以填充，從而形成所謂的接觸“穿隧效應”，也就是，在源極或汲極區151內部延展的金屬接觸。接觸“穿隧效應”顯著改變電晶體150的特性，因為其甚至可經由不同電晶體的井區導致PN接面的完全短路以及毗連接觸元件的短路。
因此，期望的是，接觸源極與汲極區151的金屬矽化物層153呈連續並且無孔洞或切口部分。
已認知的是，孔洞153a的存在與材料153內的高鍺濃度強烈相關。此假設遵循對金屬矽化物153的觀察，在源極與汲極區151中及頂部所形成並且從而形成與SiGe層104的介面的金屬矽化物153，傾向於在形成金屬矽化物153後以高於大約400℃的溫度進行任何加熱處理時凝聚成團簇。相比之下，在實質由多晶矽材料162構成的閘極電極160的上部分中的鎳矽化物層162b中沉積受應力材料層121或曝露於UV固化182的情況下未出現鎳矽化物凝聚。因此，據信鎳矽化物凝聚可能因鍺的存在而產成，其可傾向於在紫外線曝照下或以高溫加熱以使微結構“不穩定(destabilize)”，藉以出現某種程度的鎳矽化物及/或矽/鍺材料擴散。
避免在加入金屬矽化物153後進行任何高溫程序會導致劣等的裝置特性，並且也會在為了製造複雜半導體裝置而設計製造流程時限制總體靈活性。類似地，降低鍺濃度也不太理想，即使對應降低鍺濃度將受限於材料153的上部分也是這樣，原因 是，尤其在高度比例縮小的裝置中，雖然如此，可觀察通道區155中的總體應變明顯降低，從而也降低電晶體150的總體效能。
已就含嵌入式SiGe的P通道FET提出這些問題的解決方案，也就是，如以上所界定，通道區端部處內嵌於主動區中的半導體合金部分。解決方案包括使用具有較小鍺濃度的“覆蓋(cap)”層。其他解決方案提出在其中鎳矽化物層於之後形成的嵌入式SiGe的表面部分內布植雜質離子，如碳及氮離子之類。此較後所述方法已在例如第US 2012/0241816 A1號及第US 2012/0261725 A1號美國專利申請案中予以提出。
然而，到目前為止，對於在結晶矽主動區頂部包括通道半導體合金層但無嵌入式半導體合金的P通道FET，尚未提出方法。此類P通道FET可例如根據閘極先製HKMG方法予以製造。
因此，本發明的一個目的在於為具有通道SiGe層但無嵌入式SiGe的P通道FET提供改進的製造方法，其能夠減輕或最小化以上所提的缺點及問題。尤其是，本發明提出製造具有通道SiGe層並且無嵌入式SiGe的P通道FET的方法，其使接觸源極與汲極區的金屬矽化物層免於在製造程序流程期間凝聚。
下文介紹簡化的發明內容，用以對本發明的若干方面有基本的瞭解。本綜述不是本發明的詳盡概觀。目的在於識別本發明的主要或關鍵元件，或敍述本發明的範疇。其唯一目的在於以簡化形式介紹若干概念，作為下文所述更詳細說明的引言。
本發明是基於底下所述的創意，可在誘發形成接觸 FET源極與汲極區的金屬矽化物層之前，通過移除通道SiGe層不在閘極電極下方的部分、以及尤其是通道SiGe層位在FET源極與汲極區頂部的部分，改進含通道SiGe層並且較佳是無嵌入式SiGe層的P通道FET電晶體的製造方法。因此，提出經調整成為P通道FET的半導體結構的形成方法。本方法包括形成具有至少一主動區的半導體層，半導體層具有上表面，在半導體層的上表面上沉積半導體合金層，在半導體合金層上形成閘極電極結構，為了曝露半導體層的一或多個表面部分而移除半導體合金層的一或多個預定部分，以及在移除半導體合金層一或多個預定部分的步驟後，形成與半導體層形成介面的的金屬矽化物層。
根據本發明的一個具體實施例，在閘極電極形成之後，並且在汲極與源極區至少一部分形成程序之前，移除通道SiGe層位在源極或汲極區上的部分。
根據本發明另一具體實施例，在形成汲極與源極區以及其通過加熱活化之後，並且在金屬矽化物層形成之前，移除通道SiGe層位在源極或汲極區上的部分。
100、300‧‧‧半導體結構
101‧‧‧基板
102、202、302‧‧‧半導體層
102a‧‧‧主動區
102b‧‧‧隔離區
102u、104u、202u、302u‧‧‧上表面
104、204‧‧‧半導體合金層
120‧‧‧介電層
121、221‧‧‧受應力材料層
122‧‧‧圖案化蝕刻遮罩
124、126‧‧‧開口
124pt‧‧‧通道
150‧‧‧P通道FET
151‧‧‧汲極與源極區
151e、251e、351e‧‧‧擴展區
153、162b、253、353‧‧‧金屬矽化物層
153a‧‧‧孔洞
160、260、360‧‧‧閘極電極結構
161‧‧‧閘極絕緣層
162、262、362‧‧‧閘極電極材料
162a‧‧‧金屬層
163‧‧‧間隔物結構
180‧‧‧熱處理程序
182‧‧‧UV固化
184‧‧‧蝕刻程序
200‧‧‧半導體裝置
202a、302a‧‧‧主動區
220‧‧‧夾層介電層
222‧‧‧圖案化遮罩
224、226‧‧‧貫孔開口
250‧‧‧電晶體
251、351‧‧‧源極與汲極區
251d、351d‧‧‧深度區
255‧‧‧通道區
261‧‧‧介電絕緣層
262b‧‧‧金屬半導體層
263‧‧‧間隔物結構
272、284‧‧‧蝕刻
282‧‧‧UV固化程序
304‧‧‧半導體合金層
350‧‧‧P通道FET
361‧‧‧絕緣層
362a‧‧‧閘極金屬層
362b‧‧‧金屬矽化物
363‧‧‧間隔物
372‧‧‧蝕刻
本揭露可配合附圖參照底下說明予以理解，其中相同的元件符號視為相稱的元件，以及其中：第1a至1e圖根據先前技術概要描述製造程序流程後續階段期間含P通道電晶體的半導體結構的剖面圖；第2a至2g圖根據本發明概要描述根據本方法一個具體實施例後續製造階段期間半導體結構的剖面圖；以及第3a至3d圖根據本發明概要描述根據本方法另一個具體實 施例後續製造階段期間半導體結構的剖面圖。
儘管本文所揭示的專利標的(subject matter)易受各種改進和替代形式所影響，其特定具體實施例仍已通過圖式中的實施例予以表示並且在本文中予以詳述。然而，應理解的是，本文對特定具體實施例的說明其用意不在於限制本發明於所揭露的特殊形式，相反地，用意在於含括落於如申請專利範圍所界定本發明精神與範疇內的所有改進、均等件、以及替代。
底下說明的是本發明的各種描述性具體實施例。為了厘清，未在本說明書中說明實際實現的所有特徵。當然將領會的是，在任何此實際具體實施例的研製中，必須施作許多實現特定性決策以達成研製者的特定目的，如符合系統相關與商業相關限制條件，其視實現而不同。再者，將領會的是，此研製計畫可能複雜且耗時，不過卻屬本技術上具有普通技能者所從事具有本揭露效益的例行事務。
現在將參照附圖說明本專利標的。圖式中所示意的各種結構、系統及裝置其目的僅在於說明而非為了以所屬領域技術人員所熟知的細節混淆本揭露。雖然如此，仍含括附圖以說明並且解釋本揭示的描述性實施例。應該理解並且解讀本文的用字及片語與所屬相關領域的技術人員所理解的用字及片語具有相容的意義。術語或片語的特殊定義，也就是，有別於所屬領域技術人員所理解的普通及慣用意義的定義，用意是要通過本文對於術語或片語的一致性用法予以隱喻。就術語或片語用意在於具有特殊意義，也就是，不同於所屬領域技術人員所理解的術語或片語， 的方面來說，此特殊定義將在說明書中以直接並且明確提供術語或片語特殊定義的明確方式予以清楚提出。
應注意的是，在適當情況下，說明第2a至2g圖以及第3a至3d圖所示各個元件時用到的元件符號實質對應於以上第1a至1e圖所示對應的元件，不同的是，對應特徵的前置元件符號已由“1”改為“2”或由“1”改為“3”。例如，半導體裝置“100”對應於半導體裝置“200”與“300”，閘極絕緣層“161”對應於閘極絕緣層“261”與“361”，閘極電極“160”對應於閘極電極“260”與“360”，以此類推。因此，用於識別現揭專利標的若干元件的元件符號名稱可示於第2a至2g圖及/或第3a至3d圖中，但可不在下文揭露中予以具體說明。在那些情況下，應瞭解的是，第2a至2g圖及/或第3a至3d圖所示未在下面詳述的標號元件與其在第1a至1e圖中所示並且在上面所提相關揭露中所述的相稱標號對應件實質對應。
類似地，第3a至3d圖中用到的元件符號實質對應於說明第2a至2g圖中所示對應元件時用到的元件符號，不同的是，前置元件符號已由“2”改為“3”。例如，第3a至3d圖中的半導體合金層“304”對應於第2a至2g圖中的半導體合金層“204”，第3d圖中的金屬矽化物層353對應於第2e至2g圖中的金屬矽化物層253，第3c圖中的蝕刻372對應於第2c圖中的蝕刻272。
此外，應瞭解的是，除非另有具體指示，如“上”、“下”、“之上”、“毗連於”、“上面”、“下面”、“上方”、“底下”、“頂部”、“底部”、“垂直”、“水準”等等可用 於下面說明的相對定位性或方向性術語應鑒於術語相對於引用圖示中元件或元件說明的標準既日用意義予以解釋。例如，參照第2b圖中所示半導體裝置200的概要橫截面，應瞭解的是，閘極電極結構260是形成於主動區202a與半導體合金層204“上面”，以及半導體層202位於半導體合金層204“下方”或“底下”。類似地，也應注意的是，側壁間隔物結構263是“毗連於”閘極電極材料262的側壁而置，而在特殊情況下，間隔物結構263在那些具體實施例中可位於閘極電極材料262的側壁“之上”，其中其他層件或結構未插置於其之間。
第2a至2g圖根據本發明的第一具體實施例表示半導體結構200及其製造方法。
第2a圖表示早期製造階段期間的半導體結構200。表示的是半導體層202，其中主動區202a已予以建立。雖然未表示，瞭解的是，可在基板之上形成半導體結構200，如上面引用第1a至1e圖所述。如引用裝置100所示，取決於總體程序及裝置要求，可代表任何適當載子材料的基板及半導體層202可形成SOI組態或主體組態。此外，可通過隔離區側向劃定複數個主動區。為了方便起見，在第2a圖中描述單一主動區202a。在所示的具體實施例中，主動區202a可對應於P通道電晶體的主動區而予以形成於主動區202a之中及上面。
在一個具體實施例中，半導體層202包含矽。在特定具體實施例中，半導體層202包含單晶矽。
半導體層202具有上表面202u，其上通過任何合適的層件沉積技術形成通道半導體合金層204。半導體合金層204 主要是提供用於調製P通道FET的功函數，從而調整其閾值電壓，如上面所述。通道半導體合金層204在使用FET通道區長度等於或小於32奈米的閘極先製HKMG技術時尤其必要。
較佳的是，半導體合金層204包含鍺濃度介於10%至30%之間的矽/鍺(SiGe)。半導體合金層204的厚度範圍可為5至50奈米，較佳是6至10奈米。
在沉積半導體合金層204之後，將閘極電極結構260形成於半導體合金層204之上，如第2b圖所示。閘極電極結構260包括閘極電極材料262，其可包含矽，例如，多晶矽。此外，閘極電極結構260在半導體層202主動區202a中電晶體通道區255與閘極電極材料262之間設有介電絕緣層261。如引用第1a圖在上面所述，閘極電極結構260可為現有的氧化物/多晶矽閘極電極。較佳的是，可根據HKMG組態以及尤其根據閘極先製HKMG技術形成閘極電極結構260。
形成閘極電極結構260後，可進行一或多道布植程序，以便形成源極或汲極區的高摻雜擴展區251e，如第2b圖所示。因此，得以界定電晶體250的通道區255。
由於閘極電極結構260是在半導體層202的上表面202u上已沉積半導體合金層204之後予以形成，故一部分半導體合金層204位於閘極電極結構260下方或底下，而半導體合金層204的剩餘部分則依然曝露於半導體結構200的表面。因此，若如第1b圖概要所示在結構200的曝露表面上沉積耐火金屬層，則金屬層將與半導體合金層204部分形成介面。所以，上述矽化程序將形成(例如斷續性鎳矽化物層的)斷續性金屬矽化物。
為了避免形成對應於電晶體源極與汲極區的斷續性鎳矽化物層，本發明提出將通道半導體合金層204的所有曝露部分移除。換句話說，本發明提出將半導體合金層204所有未位於閘極電極結構260底下並且從而未遭受遮罩的部分移除。
如第2c圖所示，根據本發明具體實施例的方法提出在閘極電極260形成後對半導體結構200的表面實施蝕刻272，以便移除半導體合金層204所有不在閘極電極260下方的部分。在實施蝕刻272之前，可令間隔物263稍微側向展開。尤其是，若已為了形成擴展區251e而用合適的雜質布植一部分半導體合金層204，則可擴大間隔物263，以至於閘極電極260在半導體合金層204所含一部分擴展區251上方擴展。
蝕刻272較佳是可通過舉例如RIE之類建置良好的技術予以進行的等向性蝕刻。可調整蝕刻272的參數，使半導體結構200已移除表面層的厚度大約等於半導體合金層204的厚度。尤其是，根據本發明的具體實施例，得以調整蝕刻272的參數，使厚度介於6至10奈米之間的表面層移除自半導體結構200。因此，半導體合金層204是對應於所有其不在閘極電極260底下並且未遭閘極電極260遮罩的部分通過蝕刻272予以移除，而半導體層202則實質不受蝕刻272影響，但至多對於厚度不大於約1奈米的薄表面層除外。尤其是，半導體合金層204所有位在擴展區251e頂部的部分都通過蝕刻272予以移除。
由於蝕刻272，半導體層202的表面部分得以曝露。應領會的是，由於調整蝕刻272的參數，所曝露的表面理想是半導體層202其上先前已沉積半導體合金層204的相同原始上表面 202u。然而，由於對蝕刻參數的容限，蝕刻272可能移除原始半導體層202的薄表面層，從而還有原始上表面202u。無論如何，建置良好的蝕刻程序有足夠的精確度令半導體層202由蝕刻272曝露的表面至多偏離半導體層202原始上表面202u大約1奈米的距離。
進行蝕刻272之後，製造程序流程按照現有方式持續進行。
如第2d圖所示，進行蝕刻272之後，可完成或進行源極與汲極區251的形成。尤其是，可在半導體層202的主動區202a中形成源極與汲極區251的深度區251d。在形成深度區251d之前，可為了符合總體程序及裝置要求而進一步擴大間隔物結構263。可為了加入汲極與源極摻質種類、或許反向摻雜的種類等等，例如通過進行布植程序，以任何適當的製造策略為基礎，形成汲極與源極區251。之後，可為了重新結晶化布植誘發型破壞並且活化摻雜劑，實施適當的退火程序。特定量摻雜種類的擴散可能導因於退火程序的實施。第2e圖概要表示半導體結構200已進行活化退火後的情形。
在源極與汲極區151形成後，程序流程繼續在半導體結構200的表面上沉積耐火金屬層(圖未示)，如第1b圖所示以及上面引用第1b圖所述。耐火金屬較佳是包含鎳。
應領會的是，第2d圖所示在半導體結構200的表面上沉積耐火金屬時，金屬僅沉積在曝露半導體層202的半導體(例如矽)的表面部分、閘極電極材料262(例如，多晶矽)或間隔物263的介電質上。因此，耐火金屬層無部分沉積在SiGe之類的 半導體合金上或與如SiGe的半導體合金形成介面。
沉積耐火金屬層之後，實施類似於第1b圖所示並引用第1b圖所述熱處理180的矽化程序。第2e圖表示矽化程序後的半導體結構200。由於所實施的熱處理，金屬半導體層262b是形成於閘極電極260邊緣之上，以及金屬半導體層253是對應於源極/汲極區251而形成。金屬半導體層253與262b較佳為鎳矽化物層，但其仍可包括其他種類。
可為了對源極與汲極區251形成一或多個接觸區而在半導體層202中及/或之上部分地形成金屬矽化物層253。金屬矽化物層253是毗連於半導體層202。因此，金屬矽化物層253與半導體層202形成介面，其可由結晶矽所製成。尤其是，金屬矽化物層253使得其僅與半導體結構200形成介面的部分為半導體層200及間隔物263的底部表面部分。金屬矽化物層253無任何部分與半導體合金形成介面。
由於金屬半導體層253偏離並且空間隔離自半導體結構所有含SiGe的部分，以及尤其是自半導體合金層204，故金屬矽化物層253內部無鍺雜質。因此，金屬矽化物層253在製造流程後續階段期間，將不經受如有關先前技術已知程序所述的凝聚程序。
如第2f圖所示，矽化物層253與262b形成後，在半導體結構200的表面上沉積受應力材料層221。隨後，如上面引用第1d圖所述，以範圍由400至500℃的溫度實施UV固化程序282。對照所屬領域已知的製造方法，接觸源極與汲極區251的金屬矽化物層253未凝聚，並且未在沉積受應力材料層221及實施UV 固化282時產生斷續層(spotty layer)。此主要發生原因在於金屬矽化物層253中無鍺或其濃度可忽略。
第2g圖表示第2f圖所示後續製造程序流程階段。已在受應力材料層221上沉積夾層介電層220。蝕刻284接著例如透過圖案化遮罩222予以實施，以便形成貫孔開口224與226。開口224曝露金屬半導體層253接觸源極與汲極區251的預定部分。另一方面，貫孔開口226曝露金屬半導體層262b接觸閘極電極材料262的預定部分。
由於金屬矽化物層253具連續性並且不具有任何孔洞或切口部分，蝕刻284按照要求終止於金屬矽化物層253的上表面。依此方式，得以防止形成在電晶體250的源極與汲極區251內部延展的接觸穿隧效應發生。
最後，可用例如鎢之類的金屬填充貫孔開口224與226，以便對源極與汲極區251以及對電晶體250的閘極電極材料262形成電接觸。
因此，根據本發明的第一具體實施例，提出製造P通道FET的方法，其中其包含SiGe的部分以及尤其是通道SiGe層是與半導體結構上沉積的耐火金屬層完全隔離。尤其是，耐火金屬層沉積在源極與汲極區頂部的部分是與任何SiGe結構部分完全隔離並且僅與矽形成介面。因此，在耐火金屬層矽化時，毗連於電晶體的源極與汲極區的金屬矽化物層不含鍺。由於矽化階段後以高溫進行加熱程序，這使接觸源極與汲極區的金屬矽化物層免於凝聚成隔離團簇。
第3a至3d圖根據本發明概要表示本方法的第二具體 實施例，其中P通道FET是根據現有的製造程序流程予以產生，以及通道半導體合金層的預定部分是在現有製造程序結束時進行活化加熱步驟之後予以移除。
第3a圖表示對應於第2b圖所示製造階段期間含P通道FET 350的半導體結構300。
已在半導體層302的上表面302u之上形成半導體合金層304，較佳是包含SiGe。半導體合金層304的厚度可落在大約5至50奈米的範圍內，以及較佳是在大約6至10奈米的範圍內。半導體層302，較佳是結晶矽，設有至少一其中及頂部待形成電晶體350的主動區302a。閘極電極結構360接著已在半導體合金層304之上形成。閘極電極結構360包含閘極電極材料362、絕緣層361以及任選的閘極金屬層362a。閘極電極結構360接著受限於間隔物363。接著可如上面所述，形成電晶體350的源極與汲極區的擴展區351e。
隨後，如第3b圖所示，可擴大間隔物363，並且可通過形成源極與汲極區351的深度區351d而完成主動區302a中的源極與汲極區351的形成。之後，如所屬領域已知並且如上面引用第2d圖所述，可為進行退火步驟以便活化布植於源極與汲極區351中的摻雜種類。
在活化退火之後，根據所述具體實施例的方法提出進行蝕刻372，如第3c圖所示。蝕刻372可用相同方式予以進行，以及具有類似於第2c圖所示並且引用第2c圖所述蝕刻272的目的。因此，蝕刻372較佳呈等向性，以及可例如通過RIE予以進行。得以進行蝕刻372以至於半導體結構300的需移除表面層的 厚度大約等於半導體合金層304的厚度。因此，例如，可調整蝕刻372的參數而得以自半導體結構300移除厚度介於約6至10奈米之間的表面層。因此，半導體合金層304是對應於所有其不在閘極電極360底下且未遭閘極電極360遮罩的部分通過蝕刻372予以移除，而半導體層302實質不受蝕刻372所影響，不同的是，對於薄表面層大部分不厚於約1奈米。尤其是，通過蝕刻372移除半導體合金層304所有位在源極與汲極區351頂部的部分。
又，根據第二具體實施例，蝕刻372曝露半導體層302的表面，其如同或極靠近上已沉積半導體合金層304的原始上表面302u。通過說明曝露的表面“極靠近”半導體層的原始上表面，要瞭解的是，在這個及前述具體實施例中，蝕刻372無法個別移除厚於約1奈米的半導體層302的表層。
實施蝕刻372後，舉例如第1b圖中所示，在半導體結構300的曝露表面上沉積耐火金屬層(圖未示)。耐火金屬層較佳是包含鎳。
接著實施第1b圖中元件符號180所示並且引用所述的矽化步驟，以便得到金屬矽化物層件362b及353(請參閱第3d圖)。接觸源極與汲極區351的金屬矽化物層353與半導體層302形成寬面積介面。此外，金屬矽化物層353與半導體合金層304朝外曝露的側部分形成小面積介面。
按照這個方式，鍺對金屬矽化物層353的擴散受限於金屬矽化物層353與半導體合金層304之間有限的介面面積。
按照類似第1d至1e圖及第2f至2g圖所示的方式繼續製造程序。尤其是，在半導體結構300沉積受應力材料層，並 且接著如第1d圖與第2f圖所示實施UV固化程序。應領會的是，金屬矽化物層353未因為沉積受應力材料層及/或實施UV固化而凝聚成團簇。隨後，在半導體結構300上沉積夾層介電層並且接著進行蝕刻，以便打開曝露金屬矽化物層353與362b的預定部分的貫孔開口。最後，可用例如鎢的金屬填充開口，以便對源極與汲極區以及電晶體350的閘極電極材料形成電接觸。
因此，本發明提供製造P通道FET的方法，其中SiGe是完全移除自P通道FET的源極與汲極區。按照這個方式，可對應於源極與汲極區形成毗連並且相連於半導體層的金屬矽化物層。接觸源極與汲極區的金屬矽化物層從而不含鍺或其濃度可忽略，這使得其在以高溫加熱半導體結構穩定。所以，源極與汲極區之上的金屬矽化物層在矽化後以高溫進行加熱步驟時未凝聚。
本發明尤其有利於，但不受限於，製造含通道SiGe層用於調製電晶體的功函數的P通道FETs。舉例而言，從32奈米技術開始，使用閘極先製高k/金屬閘極程序的實現是必要的。此外，本發明在製造含通道SiGe層並且於通道區的端部的主動區中無嵌入式SiGe的P通道FET時找到有利的應用。
以上所揭示的特殊具體實施例僅屬描述性，正如本發明可以所屬領域的技術人員所明顯知道的不同但均等方式予以改進並且實踐而具有本文的指導效益。例如，前述製程步驟可用不同順序實施。另外，除了作為申請專利範圍中所述，對於本文所示構造或設計的細節無限制用意。因此，得以證實以上所揭示特殊具體實施例可予以改變或改進並且所有此等變化皆視為落於本發明的範疇及精神內。因此，本文所謀求的保護如申請專利範 圍中所提者。
200‧‧‧半導體裝置
202‧‧‧半導體層
202a‧‧‧主動區
202u‧‧‧上表面
204‧‧‧半導體合金層
251e‧‧‧擴展區
253‧‧‧金屬矽化物層
260‧‧‧閘極電極結構
262‧‧‧閘極電極材料
250‧‧‧電晶體
251‧‧‧源極與汲極區
251d‧‧‧深度區
255‧‧‧通道區
261‧‧‧介電絕緣層
262b‧‧‧金屬半導體層
263‧‧‧間隔物結構

Claims (13)

  1. 一種形成經調整以形成為P通道FET的半導體結構的方法，該方法包含：形成包含至少一主動區的半導體層，該半導體層包含上表面；在該半導體層的該上表面上沉積半導體合金層；在該半導體合金層上形成閘極電極結構；移除該半導體合金層的一或多個預定部分，以便曝露該半導體層的一或多個表面部分；形成與該半導體層形成介面的金屬矽化物層，該金屬矽化物層的形成係在移除該半導體合金層的該一或多個預定部分之後進行；以及在該半導體層的該主動區中形成源極區與汲極區，其中，形成該源極區與該汲極區的該步驟係在移除該半導體合金層的該一或多個預定部分的該步驟之前進行。
  2. 如申請專利範圍第1項所述的方法，其中，該半導體層包含矽。
  3. 如申請專利範圍第1項所述的方法，其中，該半導體合金層包含矽/鍺合金。
  4. 如申請專利範圍第1項所述的方法，其中，該半導體合金層具有範圍約6至10奈米的厚度。
  5. 如申請專利範圍第1項所述的方法，其中，自該半導體合金層移除該一或多個預定部分包含該半導體合金層未位於該閘極結構下方的一或多個部分。
  6. 如申請專利範圍第1項所述的方法，其中，移除該半導體合金 層的該一或多個預定部分的該步驟係藉由等向性蝕刻予以進行。
  7. 如申請專利範圍第1項所述的方法，其中，該半導體合金層的該一或多個預定移除部分包含該半導體合金層直接位在該源極區與該汲極區上的所有部分。
  8. 如申請專利範圍第1項所述的方法，還包含在該半導體層的該一或多個曝露表面部分上沉積耐火金屬層，沉積該耐火金屬層的該步驟係在移除該半導體合金層的該一或多個預定部分的該步驟之後以及形成該金屬矽化物層的該步驟之前進行。
  9. 如申請專利範圍第1項所述的方法，還包含在該半導體結構的該曝露表面上沉積受應力材料層，該受應力材料層的該沉積係在形成該金屬矽化物層的該步驟之後進行。
  10. 如申請專利範圍第9項所述的方法，其中，沉積受應力材料層的該步驟後進行UV固化。
  11. 如申請專利範圍第1項所述的方法，還包含在該半導體結構的該曝露表面上沉積介電材料層，該介電材料層的該沉積係在形成該金屬矽化物層的該步驟之後進行。
  12. 如申請專利範圍第1項所述的方法，還包含形成曝露該金屬矽化物層的預定部分的複數個貫孔開口。
  13. 如申請專利範圍第12項所述的方法，還包含以一或多種導電材料填充該複數個開口的該開口。
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