JP2000223709A

JP2000223709A - 半導体装置及びその製造方法

Info

Publication number: JP2000223709A
Application number: JP11027208A
Authority: JP
Inventors: Yasushi Akasaka; 泰志赤坂
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-02-04
Filing date: 1999-02-04
Publication date: 2000-08-11
Anticipated expiration: 2019-02-04
Also published as: JP3805917B2

Abstract

(57)【要約】【課題】ソース／ドレイン領域の間に高抵抗の電流経路
を生じさせない半導体装置及びその製造方法を提供す
る。【解決手段】シリコン基板１と、シリコン基板１上に選
択的に互いに分離して形成されたソース／ドレイン領域
１０と、ソースとドレインの間に形成されたチャネル領
域として動作する半導体膜１３と、半導体膜１３上にゲ
ート絶縁膜１４を介して形成された金属膜１６とを具備
したＭＯＳＦＥＴであって、半導体膜１３とソース／ド
レイン領域１０との境界面で、半導体膜１３の上面の高
さはソース／ドレイン領域１０の上面の高さよりも低く
形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャネル領域に非
常に急峻な不純物または組成分布をもつＭＯＳＦＥＴ等
の半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】ＬＳＩの高集積化のために、ＭＯＳＦＥ
Ｔの微細化が進んでいる。近年ではゲート長が０．１μ
ｍ以下の微細なトランジスタを製造する必要があり、ゲ
ート長を縮小するだけでなく、ゲート絶縁膜の膜厚を薄
くすることや、チャネル領域の不純物プロファイルを非
常に厳密に制御することが必要とされている。

【０００３】ＳｉＯ₂を主成分とするゲート絶縁膜では
薄膜化が限界に達しつつある。ゲート長０．１μｍ以下
の世代では、ゲート容量を確保するためにはＳｉＯ₂膜
厚３ｎｍ以下の非常に薄い膜が必要になってくる。この
ような薄膜ではトンネリングによる漏れ電流が大きく、
ＬＳＩの待機時における電流消費量が大きくなること
や、ＤＲＡＭにおけるデータ保持時間が短くなること等
の問題がある。また、ゲート電極に不純物を高濃度にド
ーピングした多結晶シリコンを用いる場合、ゲート電極
のゲート絶縁膜と接する領域で空乏化が生じ、ゲート絶
縁膜に対して直列に空乏層容量が接続されるためゲート
容量が減少する。この容量の減少は、ＳｉＯ₂のゲート
絶縁膜に換算すると０．３〜０．４ｎｍに相当する。

【０００４】ゲート絶縁膜としてＳｉＯ₂より誘電率の
高い物質を用いれば、同じ容量を得るために物理的膜厚
を厚くすることができるため、リーク電流を低減するこ
とができる。また、ゲート電極に金属を用いることによ
りゲート電極の空乏化によるゲート容量の減少を防ぐこ
とができる。

【０００５】しかし、Ｔａ₂Ｏ₅，Ｂａ_xＳｒ_1-xＴｉＯ₃
等の高誘電体膜に関しては、ＳｉＯ₂膜ほど熱的に安定
ではないという問題がある。また、ゲート電極として用
いられるＡｌ，Ｗ，Ｃｕ等の金属に関しても多結晶シリ
コンほど熱的に安定でなく、また金属のエッチングはＳ
ｉＯ₂膜、Ｔａ₂Ｏ₅等に対する選択比が高くないため、
ＲＩＥによるゲート加工が困難である。

【０００６】この熱工程による影響を低減すべく、図６
に示す方法が提案されている。以下、ｎＭＯＳの製造方
法について説明するが、不純物の導電型を逆にするだけ
でまったく同様にｐＭＯＳを作成することができる。

【０００７】まず、図６（ａ）に示すようにｐ型シリコ
ン基板１の表面に素子分離絶縁膜２および厚さ５ｎｍ程
度のＳｉＯ₂などからなる絶縁膜６１を形成し、さらに
シリコン窒化物、多結晶シリコンなどからなるダミーゲ
ート６２をゲート電極を形成する領域に形成する。

【０００８】次に、図６（ｂ）に示すように半導体装置
の全面にＳｉＯ₂膜などからなる厚さ１０ｎｍ程度の絶
縁膜６３を堆積し、ダミーゲート６２をマスクとしてＡ
ｓ⁺などのｎ型不純物をイオン注入することにより、エ
クステンション６４を形成する。

【０００９】次に、図６（ｃ）に示すようにダミーゲー
ト６２の側面にシリコン窒化膜などからなるゲート側壁
６５を形成する。次に、図７（ｄ）に示すようにゲート
側壁６５をマスクにしてＡｓ⁺などのｎ型不純物をイオ
ン注入することによりソース／ドレイン領域６６を形成
する。さらに、９５０℃で３０秒程度のアニールを行
い、エクステンション６４およびソース／ドレイン領域
６６の導電性不純物を電気的に活性化する。この活性化
のための熱工程はチャネル領域の不純物を導入する工程
よりも前に行えば、図７（ｄ）に示す工程の直後に行う
必要はない。

【００１０】次に、図７（ｅ）に示すようにシリコン酸
化物などからなる層間絶縁膜６７を形成し、さらに図７
（ｆ）に示すようにＣＭＰ法などを用いて層間絶縁膜６
７を平坦化し、ダミーゲート６２の上面が露出するまで
研削する。次に、図８（ｇ）に示すようにダミーゲート
６２を選択的に除去する。この場合、ダミーゲート６２
がシリコン窒化物の場合、熱燐酸などを用い、多結晶シ
リコンの場合ＣＦ₄とＯ₂を用いたＣＤＥ法を用いればよ
い。

【００１１】次に、ダミーゲート６２を除去した後にで
きた溝の底部のシリコン基板１を露出させ、図８（ｈ）
に示すようにゲート絶縁膜６８，反応防止膜６９，金属
膜７０を堆積する。ゲート絶縁膜６８と金属膜７０が熱
的に十分に安定で反応することがなければ反応防止膜６
９は省略することができる。ゲート絶縁膜６８としては
ＳｉＯ₂，Ｓｉ₃Ｎ₄，Ｔａ₂Ｏ₅，Ｂａ_xＳｒ_1-xＴｉＯ
₃（ＢＳＴ）等の膜、またはこれらの組み合わせによる
膜が望ましく、また、反応防止膜６９としてはＴｉＮ，
Ｗ₂Ｎ，ＴａＮ等を含む膜、またはこれらにＳｉを含む
膜等が望ましい。また、金属膜７０としては、Ｗ，Ａ
ｌ，Ｃｕ等を主成分とする膜が望ましい。

【００１２】次に、図８（ｉ）に示すように溝からはみ
出して形成されたゲート絶縁膜６８、反応防止膜６９，
金属膜７０をＣＭＰ法などを用いて除去し、ＭＯＳＦＥ
Ｔの形状を得る。

【００１３】この方法によれば、ＭＯＳＦＥＴの製造工
程の中で主たる熱工程であるソース／ドレイン領域６６
の活性化はゲート絶縁膜６８およびゲート電極となる金
属膜７０の形成前に終了しているため、ゲート絶縁膜６
８および金属膜７０は非常に少ない熱工程を受けるのみ
である。また、金属のＲＩＥを用いずにゲート電極の加
工を行うことができる。

【００１４】また、この方法においてダミーゲート６２
を除去した後にチャネル領域を形成すれば、チャネル領
域の不純物を導入してからの熱工程を非常に少なくする
ことができる。特にＳｉの選択成長を用いてチャネル領
域を形成したＭＯＳＦＥＴの横断面図を図９に示す。図
９において、シリコン基板１表面にはゲート絶縁膜６８
との間にチャネル領域９１が形成されている点のみが図
６〜図８により形成されたＭＯＳＦＥＴと異なる。

【００１５】微細なトランジスタにおいて、ショートチ
ャネル効果を抑制し、しきい値を低く設定するためには
チャネル領域の浅い部分の不純物濃度を低く、深い部分
での濃度が高いいわゆるretro-grade profileが有効で
あり、例えばＳｉのエピタキシャル成長を用いることで
理想的なプロファイルを形成することができる。導電性
不純物を含むガスを導入しながらＣＶＤを行うことで、
成長層内に任意の濃度の不純物を導入することができる
からである。

【００１６】また、さらに低いしきい値を実現するには
基板と逆導電型の非常に浅い不純物層を形成することが
有効であり、この場合もＳｉのエピタキシャル成長を用
いることで理想的なプロファイルを形成することができ
る。

【００１７】また、このようなチャネル領域に選択的に
Ｓｉを成長させる方法を用いると、例えばＳｉ中にＧｅ
を含有させることも容易であり、これによって基板のバ
ンドギャップや電子・正孔に対する易動度を変えること
もできる。

【００１８】このような方法はソース／ドレイン領域の
形成が終了した後に行う方法において特に有効である。
その理由は、ソース／ドレイン領域の活性化のための熱
工程を経ることがないので、急峻なプロファイルを維持
することができるからである。

【００１９】しかしながら、このような方法でチャネル
領域を形成すると、図９に示すように既に形成されたソ
ース／ドレイン領域６６に対して高い位置にチャネル領
域９１が形成されるため、いわゆるオフセット構造にな
る場合がある。

【００２０】このチャネル領域９１がオフセットとなら
ないようにするために考えられる半導体装置の製造方法
として、図１０（ａ），（ｂ）に示す方法が考えられ
る。図１０（ａ）は、ダミーゲートを除去した後に露出
したシリコン基板１表面を露出して、この露出した基板
１表面をあらかじめ掘り込み、チャネル領域１０２を形
成する方法である。また、図１０（ｂ）は、エクステン
ション１０３を持ち上げ、同じシリコン基板１上にエク
ステンション１０３とチャネル領域１０４を形成する方
法である。しかしながら、これらの方法をとるだけで
は、ダミーゲート除去後に側面に露出したエクステンシ
ョン１０１及び１０３からも選択成長が起こるため、や
はりオフセットになってしまう。

【００２１】このようなオフセット構造が好ましくない
理由を以下図１１を用いて説明する。図１１は、図９に
示した半導体装置を簡略化した図である。図１１におい
て、１１１はゲート電極となる金属膜７０に印加される
バイアスによりチャネル領域９１内に形成された反転層
である。この構造においては、反転層１１１はエクステ
ンション６４とは接続していないことから、電流の経路
である反転層１１１とエクステンション６４間に非常に
高い抵抗１１２を含むことになる。この抵抗１１２が生
じると、トランジスタの電流駆動力を著しく損なう。

【００２２】

【発明が解決しようとする課題】上述したように従来の
半導体装置の製造方法では、半導体基板上に形成された
ダミーゲートをマスクとして半導体基板中に不純物層を
形成し、これをアニールすることにより、ソース／ドレ
イン領域を形成する。そして、その後にダミーゲートを
除去し、チャネル層を形成する。これにより、ゲート絶
縁膜及びゲート電極は非常に少ない熱工程を受けるのみ
であり、また金属のＲＩＥを用いずにゲート電極の加工
を行うことができる。しかしながら、この製造方法で
は、形成されたチャネル領域がソース／ドレイン領域に
対して高い位置に形成されるため、いわゆるオフセット
構造が生じ、電流の経路中に非常に抵抗の高い部分を含
むことになる。このことはトランジスタの電流駆動力を
著しく損なう。

【００２３】このオフセット構造を防止すべくあらかじ
め半導体基板のチャネル領域を形成する部分を掘り込
み、あるいはソース／ドレイン領域を持ち上げておく等
の方法をとることも考えられるが、チャネル領域形成の
際、側面に露出したエクステンション領域からも選択成
長が起こるため、やはりオフセット構造となる。

【００２４】本発明は上記課題を解決するためになされ
たもので、その目的とするところは、ソース／ドレイン
領域の間に高抵抗の電流経路を生じさせない半導体装置
及びその製造方法を提供することにある。

【００２５】

【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、半導体基板と、この半導体基板上に選択
的に互いに分離して形成されたソース領域及びドレイン
領域と、前記半導体基板上であって前記ソース領域及び
ドレイン領域の間に形成されたチャネル領域と、このチ
ャネル領域の上にゲート絶縁膜を介して形成されたゲー
ト電極とを具備した半導体装置であって、前記チャネル
領域と前記ソース領域の境界面、および前記チャネル領
域と前記ドレイン領域の境界面で、該チャネル領域上面
の高さは該ソース領域及びドレイン領域の高さよりも低
く形成されてなることを特徴とする。

【００２６】本発明の望ましい形態を以下に示す。

【００２７】（１）ソース領域及びドレイン領域は、半
導体基板上に形成された領域以外にも、チャネル領域と
の境界面から離れた位置に、半導体基板表面より低く形
成された領域をも有するＬＤＤ構造(Lightly Doped Dra
in)をなす。

【００２８】また、本発明の請求項２に係る半導体装置
の製造方法は、半導体基板上にダミーゲートを形成する
工程と、前記半導体基板の露出した表面に、前記ダミー
ゲートを挟んでソース領域及びドレイン領域を形成する
工程と、前記ダミーゲート及び前記ソース領域及びドレ
イン領域を覆うように前記半導体基板上に層間絶縁膜を
形成する工程と、前記ダミーゲートを除去して凹部を形
成し、前記半導体基板を露出する工程と、前記凹部底面
に、前記ソース領域及びドレイン領域との境界面におい
て該ソース領域及びドレイン領域上面よりも低くチャネ
ル領域を形成する工程と、前記チャネル領域上にゲート
絶縁膜を介してゲート電極を形成する工程とを含むこと
を特徴とする。

【００２９】また、本発明の請求項３に係る半導体装置
の製造方法は、半導体基板上に第１の膜、第２の膜及び
第３の膜を順次積層してダミーゲートを形成する工程
と、前記半導体基板の露出した表面に、前記ダミーゲー
トを挟んでソース領域及びドレイン領域を形成する工程
と、前記ダミーゲート及び前記ソース領域及びドレイン
領域を覆うように前記半導体基板上に層間絶縁膜を形成
する工程と、前記第３の膜を除去して凹部を形成する工
程と、前記凹部表面を覆うように第４の膜を形成する工
程と、前記凹部側壁に前記第２及び第４の膜が残存する
ように前記第２及び第４の膜を選択的に除去する工程
と、前記第１の膜を除去して前記凹部に前記半導体基板
表面付近で広がりを持たせる工程と、前記半導体基板表
面にチャネル領域を形成する工程と、前記第２及び第４
の膜を除去する工程と、前記チャネル領域上にゲート絶
縁膜を介してゲート電極を形成する工程とを含むことを
特徴とする。

【００３０】本発明の望ましい形態を以下に示す。

【００３１】（１）ソース領域及びドレイン領域の形成
は、半導体層を形成し、この半導体層に不純物を導入す
ることにより行う。

【００３２】（２）（１）において、半導体層を形成し
た後に、該半導体層表面とダミーゲート側面を覆うよう
に絶縁膜を形成する。

【００３３】（３）チャネル領域には、その表面付近で
の濃度が低く、底面付近での濃度が高い分布を持つ不純
物を導入する。

【００３４】（４）チャネル領域には基板あるいはウェ
ルと逆導電型の不純物を導入する。

【００３５】（５）チャネル領域は、導電性の不純物を
含むガスを導入しながらＣＶＤを行うことによりＳｉを
エピタキシャル成長させて形成し、不純物導入量を制御
することにより、表面付近での不純物濃度が低く、底面
付近での不純物濃度が高い分布とする。

【００３６】（６）チャネル領域は、不純物を含むガス
を導入しながらＣＶＤを行うことにより基板あるいはウ
ェルと逆導電型の不純物を導入する。

【００３７】（５）（５）又は（６）において、不純物
としてＧｅを導入する。

【００３８】（７）ソース領域及びドレイン領域の下面
の高さがチャネル領域上面の高さよりも低くなるように
形成する。

【００３９】（８）ソース領域及びドレイン領域形成後
にダミーゲート側面にゲート側壁を形成し、その後半導
体基板及びダミーゲート全面に層間絶縁膜を形成し、そ
の後ダミーゲート上面が露出するまで層間絶縁膜を平坦
化除去する。

【００４０】（９）（８）において、ゲート側壁を形成
した後、該ゲート側壁をマスクとして半導体基板表面よ
り深い位置までソース領域及びドレイン領域を形成す
る。

【００４１】（作用）本発明では、半導体膜からなるソ
ース領域及びドレイン領域の間に半導体膜からなるチャ
ネル領域が形成され、トランジスタ構造をなす。これに
より、チャネル領域とソース領域及びドレイン領域が不
連続に形成されるオフセット構造とならずに連続的にチ
ャネル領域とソース／ドレイン領域が形成されるため、
電流経路に高抵抗の部分を生じないですむ。また、チャ
ネル領域とソース領域及びドレイン領域が接する位置に
おいては、チャネル領域上面の高さはソース領域及びド
レイン領域の上面よりも低く位置するため、従来のよう
にチャネル領域とソース領域及びドレイン領域の境界付
近でチャネル表面に形成される反転層がソース領域及び
ドレイン領域と離れて形成されずにソース領域及びドレ
イン領域に接続され、オフセット構造とならずにソース
領域及びドレイン領域間で電流経路に高抵抗の部分を生
じない。

【００４２】また、このオフセットを抑制した半導体装
置の製造は、請求項２及び請求項３では、ソース領域、
ドレイン領域及びチャネル領域を構成する半導体膜が同
一の半導体基板上に形成することにより達成される。ま
た、請求項３では、まず、半導体基板上に第１〜第３の
膜からなる積層構造を持つダミーゲートを選択的に形成
し、このダミーゲートの形成されていない半導体基板上
にソース領域及びドレイン領域を形成する。この際に、
ソース領域及びドレイン領域の膜厚を第１の膜よりも厚
く形成することにより、後に形成されるチャネル領域上
面の高さがソース領域及びドレイン領域の上面の高さよ
りも低く位置する。従って、チャネル領域表面付近に形
成される反転層がソース領域及びドレイン領域に接続さ
れるため、オフセット構造とならない。

【００４３】また、表面付近での濃度が低く底面付近で
の濃度が高い分布を持つ不純物を半導体層に導入してチ
ャネル領域を形成することにより、短チャネル効果を抑
制し、しきい値を低く設定することができる。

【００４４】

【発明の実施の形態】以下、図面を参照しながら本発明
の一実施形態を説明する。

【００４５】図１〜図４は本発明の一実施形態に係る半
導体装置の製造方法の工程断面図である。本実施形態で
はｎＭＯＳの製造方法について説明するが、不純物の導
電型を逆にするだけでまったく同様にｐＭＯＳを製造す
ることができる。

【００４６】図１（ａ）に示すように、素子分離絶縁膜
２を形成したｐ型のシリコン基板１の上に、シリコン窒
化膜３、シリコン酸化膜４及びシリコン窒化膜５を順次
積層して形成し、パターニングして後にゲート電極を形
成すべき領域に選択的にダミーゲートを形成する。この
シリコン窒化膜３の厚みは後に選択ＣＶＤ法により形成
されるチャネル領域の厚みを決定するもので、チャネル
領域の厚みと等しく形成される。

【００４７】次に、図１（ｂ）に示すようにシリコン基
板１表面が露出した領域をシードにして選択的ＣＶＤ法
により、エクステンションを構成するＳｉまたはＳｉＧ
ｅ等からなる半導体層６を堆積する。このとき、半導体
層６の厚さはシリコン窒化膜３よりも厚くする。

【００４８】次に、図１（ｃ）に示すようにダミーゲー
トから半導体層６、素子分離絶縁膜２を含む半導体装置
の全面にシリコン酸化膜７をＣＶＤ法により堆積する。
次に、このシリコン酸化膜７の上からＡｓ⁺等のイオン
注入を行うことにより、半導体層６中にエクステンショ
ン８を形成する。ゲート長Ｌ＝０．１μｍ程度のトラン
ジスタを例に取ると、エクステンション８の深さは０．
０３μｍ程度であることが望ましい。このとき、エクス
テンション８の下面の高さは少なくともシリコン窒化膜
３の上面の高さよりも低く形成する。図１（ｃ）では、
エクステンション８は半導体層６内に完全に含まれるよ
うに示されているが、例えばさらにイオンの加速エネル
ギーを上げることにより一部がシリコン基板１中にはみ
出すように形成する場合であっても構わない。

【００４９】次に、図２（ｄ）に示すようにダミーゲー
トの側面にシリコン酸化膜７を介して例えばシリコン窒
化膜からなるゲート側壁９を形成する。ゲート側壁９の
上端はシリコン窒化膜５の上端より低くなるように形成
する。さらにこのゲート側壁をマスクとしてＡｓ⁺等の
イオン注入を行い、半導体層６から半導体基板１にかけ
てソース／ドレイン領域１０を形成する。

【００５０】さらにこの後、９５０℃で３０秒程度の加
熱を行うことにより、ソース／ドレイン領域１０の不純
物を電気的に活性化させる。この活性化は、ゲート側壁
９のイオン注入の直後に行う必要はなく、チャネル領域
を形成する以前に行えばいつでもよい。また、後に行う
ゲート絶縁膜の形成時の熱工程などで十分に活性化が行
われる場合は省略してもよい。

【００５１】次に、図２（ｅ）に示すようにシリコン酸
化膜などからなる層間絶縁膜１１を形成し、さらに図２
（ｆ）に示すように層間絶縁膜１１の表面をＣＭＰ法な
どを用いて平坦化し、シリコン窒化膜５の上面を露出さ
せる。このとき、ゲート側壁９の上面は露出しないよう
にする。

【００５２】次に、図３（ｇ）に示すように熱燐酸など
を用いて、シリコン窒化膜５を選択的に除去して凹部を
形成する。次に、図３（ｈ）に示すように凹部表面を覆
うようにシリコン酸化膜を堆積し、異方性エッチングを
行うことで側壁１２を形成する。側壁１２は４と同じシ
リコン酸化膜で形成されているため、シリコン酸化膜４
の一部は側壁１２を形成する際にエッチングされ、シリ
コン窒化膜３の表面が露出する。さらに、熱燐酸等によ
り、シリコン窒化膜３を選択的に除去してシリコン基板
１を露出させ、図３（ｉ）に示す断面形状を得る。ここ
で、半導体層６の側面は、シリコン窒化膜３の厚みの分
だけ露出している。

【００５３】次に、図４（ｊ）に示すように露出したシ
リコン基板１表面をシードにして選択的ＣＶＤ法を用い
てチャネル領域を形成する領域にＳｉ等からなる半導体
膜１３を形成する。この半導体膜１３の半導体層６に接
する部分の厚みはゲート長０．１μｍのトランジスタの
場合０．０３μｍ程度であり、またこの半導体膜１３の
形成に際しては、半導体層６の露出した側面の上端に残
存するシリコン酸化膜４がストッパとして働くため、半
導体膜１３と半導体層６との境界面における半導体膜１
３の上面の高さは、半導体層６の上面の高さを越えるこ
とはない。半導体膜１３の厚みは、望ましくは０．０２
５μｍ程度である。半導体膜１３はＳｉでもよいし、
Ｂ，Ａｓ等の導電性不純物をドーピングしたＳｉでもよ
いしＳｉＧｅでもよい。また、導電性不純物の濃度はシ
リコン窒化膜３の深さ方向に異なっていてもよいし、表
面だけをシリコン基板１と逆導電型にしてもよい。

【００５４】このように、チャネル領域を形成する半導
体膜１３の形成をダミーゲートを除去した後に行うこと
で、チャネル不純物を導入してからの熱工程を非常に少
なくすることができる。

【００５５】また、チャネル領域に注入する不純物の濃
度を半導体膜１３の表面付近で低く、底面に近い部分で
高くするretro-grade profile とすることにより、短チ
ャネル効果を抑制し、しきい値を低く設定することがで
きる。このプロファイルを実現するためには、Ｓｉのエ
ピタキシャル成長を用いることが望ましい。また、この
不純物のプロファイルを形成する方法としてエピタキシ
ャル成長させたＳｉ層に不純物としてＧｅを導入するこ
とにより、基板のバンドギャップや電子・正孔に対する
易動度を調整することができる。

【００５６】図５に図４（ｊ）のチャネル領域付近を拡
大した図を示す。半導体膜１３は両端を側壁１２で押さ
えられているために、シリコン酸化膜４と接する部分に
は段差が形成される。この段差部ではチャネル領域の厚
さに応じて部分的にチャネル領域が反転する際のしきい
値が異なるが、全体のしきい値はエクステンション８と
接する部分で決定されるため、エクステンション８と接
する部分における半導体膜１３の厚さが半導体層６より
も薄く制御されていれば、トランジスタ全体としての性
能を損なうことはない。

【００５７】次に、図４（ｋ）に示すように側壁１２及
び残存するシリコン酸化膜４を希弗酸等を用いて除去す
る。このとき、シリコン酸化膜７も同時に除去されても
よい。次に、溝の内部にゲート絶縁膜１４と反応防止層
１５と金属膜１６を形成し、ＣＭＰ法等で溝の外部に形
成された部分を除去することにより図４（ｌ）に示すト
ランジスタの形状を得る。このとき、金属膜１６とゲー
ト絶縁膜１４が熱的に十分安定で反応することがなけれ
ば反応防止層１５を省略することができる。ゲート絶縁
膜１４としてはＳｉＯ₂，Ｓｉ₃Ｎ_4，Ｔａ₂Ｏ₅，ＢＳＴ
等の膜、またはこれらの組み合わせによる膜が望まし
く、また、反応防止層１５としては、ＴｉＮ，Ｗ₂Ｎ，
ＴａＮ等を含む膜、またはこれらにＳｉを含む膜等が望
ましい。また、金属膜１６としては、Ｗ，Ａｌ，Ｃｕ等
を主成分とする膜が望ましい。

【００５８】図４（ｌ）においては、ＣＶＤ法で形成さ
れたチャネル領域の側面がエクステンション８の側面に
接触しており、かつチャネル領域上面がエクステンショ
ン８との境界面でエクステンション８上面よりも深く形
成されるため、チャネル領域表面に形成された反転層は
エクステンション８に接続され、オフセット状態になる
ことがない。

【００５９】

【発明の効果】以上詳述したように本発明によれば、半
導体基板上にソース領域及びドレイン領域が形成され、
かつチャネル領域とソース領域及びドレイン領域との境
界面で、チャネル領域上面の高さはソース領域及びドレ
イン領域の上面の高さよりも低く形成されるため、ソー
ス領域及びドレイン領域に対してチャネル領域がオフセ
ットとならずに連続的にチャネル領域とソース領域及び
ドレイン領域が形成され、電流経路に高抵抗の部分が生
じない。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体装置の製造方
法の工程断面図。

【図２】同実施形態に係る半導体装置の製造方法の工程
断面図。

【図３】同実施形態に係る半導体装置の製造方法の工程
断面図。

【図４】同実施形態に係る半導体装置の製造方法の工程
断面図。

【図５】同実施形態に係る半導体装置の製造工程途中に
おけるチャネル領域付近を拡大した図。

【図６】従来の半導体装置の製造方法の工程断面図。

【図７】従来の半導体装置の製造方法の工程断面図。

【図８】従来の半導体装置の製造方法の工程断面図。

【図９】ダミーゲートを除去した後にチャネル領域が形
成される従来の半導体装置の横断面図。

【図１０】オフセット構造の発生を防止するための従来
の半導体装置の製造方法を示す図。

【図１１】オフセット構造により生じる問題点を説明す
るための図。

【符号の説明】

１…シリコン基板２…素子分離絶縁膜３，５…シリコン窒化膜４，７…シリコン酸化膜５…シリコン窒化膜６…半導体層８…エクステンション９…ゲート側壁１０…ソース／ドレイン領域１１…絶縁膜１２…側壁１３…半導体膜１４…ゲート絶縁膜１５…反応防止層１６…金属膜

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板上に選択
的に互いに分離して形成されたソース領域及びドレイン
領域と、前記半導体基板上であって前記ソース領域及び
ドレイン領域の間に形成されたチャネル領域と、このチ
ャネル領域の上にゲート絶縁膜を介して形成されたゲー
ト電極とを具備した半導体装置であって、前記チャネル領域と前記ソース領域の境界面、および前
記チャネル領域と前記ドレイン領域の境界面で、該チャ
ネル領域上面の高さは該ソース領域及びドレイン領域の
高さよりも低く形成されてなることを特徴とする半導体
装置。
【請求項２】半導体基板上にダミーゲートを形成する
工程と、前記半導体基板の露出した表面に、前記ダミーゲートを
挟んでソース領域及びドレイン領域を形成する工程と、前記ダミーゲート及び前記ソース領域及びドレイン領域
を覆うように前記半導体基板上に層間絶縁膜を形成する
工程と、前記ダミーゲートを除去して凹部を形成し、前記半導体
基板を露出する工程と、前記凹部底面に、前記ソース領域及びドレイン領域との
境界面において該ソース領域及びドレイン領域上面より
も低くチャネル領域を形成する工程と、前記チャネル領域上にゲート絶縁膜を介してゲート電極
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
【請求項３】半導体基板上に第１の膜、第２の膜及び
第３の膜を順次積層してダミーゲートを形成する工程
と、前記半導体基板の露出した表面に、前記ダミーゲートを
挟んでソース領域及びドレイン領域を形成する工程と、前記ダミーゲート及び前記ソース領域及びドレイン領域
を覆うように前記半導体基板上に層間絶縁膜を形成する
工程と、前記第３の膜を除去して凹部を形成する工程と、前記凹部表面を覆うように第４の膜を形成する工程と、前記凹部側壁に前記第２及び第４の膜が残存するように
前記第２及び第４の膜を選択的に除去する工程と、前記第１の膜を除去して前記凹部に前記半導体基板表面
付近で広がりを持たせる工程と、前記半導体基板表面にチャネル領域を形成する工程と、前記第２及び第４の膜を除去する工程と、前記チャネル領域上にゲート絶縁膜を介してゲート電極
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。