TWI521614B - 作為積體電路封裝件系統之封裝的滴模整合材料 - Google Patents

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TWI521614B TW097139698A TW97139698A TWI521614B TW I521614 B TWI521614 B TW I521614B TW 097139698 A TW097139698 A TW 097139698A TW 97139698 A TW97139698 A TW 97139698A TW I521614 B TWI521614 B TW I521614B
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Description

作為積體電路封裝件系統之封裝的滴模整合材料 [相關申請案之交互參照]
本申請案主張於2007年11月16日提出申請之美國暫時專利申請案第60/988,724號的優先權。
本申請案含有關於同時申請的美國專利申請案第12/121,752號之內容。該相關的申請案係讓渡給史特斯晶片封裝公司(STATS ChipPAC Ltd.)。
本申請案也含有關於同時申請的美國專利申請案第12/126,684號之內容。該相關的申請案係讓渡給史特斯晶片封裝公司(STATS ChipPAC Ltd.)。
本發明大體上係關於積體電路，且詳言之，係關於利用滴模整合材料(drop-mold conformable material)作為積體電路之封裝的系統。
快速成長的可攜式電子裝置市場，例如行動電話、筆記型電腦、以及PDA，是現代生活不可或缺之一環。眾多的可攜式裝置對下一世代的封裝而言，意味著一個最大的潛在市場機會。這些裝置具有對製造整合度造成很大衝擊之獨特特性，包括它們大體上必需要小、輕量和多功能，並且它們必須以相對較低的成本進行大量生產。
作為半導體產業的延伸，電子封裝產業見證了跟隨成長的消費者期待所帶來之不斷增加的商業競爭壓力，以及在市場上能造成有意義的產品區別的消逝機會。
封裝、材料工程和發展是這些下一世代電子裝置的嵌入策略的重要核心，而這些嵌入策略是用於發展下一世代產品的準則(road map)所描繪。未來的電子系統可能更聰明、具有更高的密度、使用更少的電力、更高的操作速度以及可能包含比現今成本更低的混合技術裝置和組件結構。
目前的封裝供應商正為了要容納在可見的未來推斷會超過一兆赫茲(THz)的高速電腦裝置而努力。目前的技術、材料、裝備和結構提供了對這些新裝置的基本組件的挑戰，然而卻仍無法適當處理冷卻和可靠性方面的顧慮。
由於，對於下一層次的互連組件的技術能力的限制還無法瞭解，並且也還沒有找到清楚的成本效益技術。因此，在要求下一世代裝置的性能需求之外，對於企圖達成利潤目標，產業界現在要求成本將是產品能否成功的主要區別。
因此，該準則正在驅使電子封裝朝向精密化、超微型要素，而需要自動化以達成可接受的良率。這些挑戰要求的不只是生產自動化，同時也要求資料流(data flow)和資訊自動傳達至產品經理和消費者。
目前已有許多技術方案用以處理具有次世代半導體的微處理器和可攜式電子裝置對先進封裝的需求。許多產業準則已經找出在目前的半導體能力與有效的電子封裝支援技術之間的巨大差距。關於目前技術的限制和問題包含提高的時脈速率(clock rate)、電磁干擾(EMI)輻射、熱負載、第二層組件的可靠性的重要性和成本。
當這些封裝件系統隨著變化的環境需要而進化以合併更多元件時，推展技術極限的壓力變的越來越具挑戰性。更重要的是，隨著不斷增加的複雜度，在製造時發生錯誤的潛在風險也大幅增加。
有鑑於跟隨成長的消費者期待所帶來之不斷增加的商業競爭壓力，以及在市場上能造成有意義的產品區別的消逝機會，找到這些問題的答案是關鍵的。此外，對於降低成本、降低生產時間、增進效率和性能以及應付競爭壓力的需要，帶來了找到這些問題的答案的關鍵必要性有增加的更大急迫性。
因此，仍維持有對較小的覆蓋區(footprint)和更堅固的封裝件以及製造方法的需求。已長時間尋找這些問題的解決方案，但是先前的技術發展並沒有教示或建議任何解決方案，因而，對這些問題的解決方案還一直困擾著本領域相關技術者。
本發明提供一種積體電路封裝方法，包含：設置積體電路；安裝導線於該積體電路的周圍上；利用互連將該積體電路連接到該導線；以及藉由將整合材料壓在該積體電路、該導線和該互連上以形成該整合材料。
本發明的某些實施例具有其它態樣用以增加或取代先前所提及者。對於本領域相關技術者而言，經由閱讀以下的細節描述並參考隨附的圖式，該等態様將變的清晰易懂。
以下詳細充分描述的實施例將使本領域相關技術者得以製作和使用本發明。要瞭解到基於本發明的內容能使其它的實施例清楚呈現，並且可以在不脫離本發明的範疇之情況下進行系統、製程或機械的改變。
在以下的描述中，會給予許多特定的細節以提供對本發明的通盤瞭解。然而，很明顯地，在沒有這些特定細節時也可實施本發明。為了避免對本發明造成混淆，一些習知的電路、系統組構和製程步驟係沒有詳細揭露。
同樣地，顯示該系統的實施例的圖式係為示意圖，並沒有依照實際的比例，特別是一些尺寸為了增進說明時的清晰度，而在圖式中大幅地誇張化。在所有的圖式中所使用的相同編號是與相同的元件相關聯。已經編號為第一實施例、第二實施例等的實施例係為了方便敘述，並沒有意欲要具有任何其它重要性或提供對本發明的限制。
為說明的目的，在此使用的用語“水平(horizontal)”係定義為平行該積體電路的平面或表面，無論其方位；用語“垂直(vertical)”係指垂直先前所定義的“水平”之方向，諸如“在…上面(above)”、“在…下面(below)”、“底部(bottom)”、“上方(top)”、“側邊”(如在“側壁”)、“較高(higher)”、“較低(lower)”、“上面的(upper)”、“覆在…之上(over)”以及“在…之下(under)”的用語，係相對該水平平面而定義。用語“在…上(on)”係指在元件間有直接接觸。
在此使用的用語“處理(processing)”係包含材料或光阻(photoresist)沈積、圖案化(patterning)、曝光、顯影、蝕刻、清潔、以及/或依照需要移除材料或光阻以形成上述結構。在此使用的用語“系統(system)”係依照上下文中所使用的用語而意指且定義為本發明之方法及裝置。
現在參見第1圖，係顯示本發明的第一實施例中的積體電路封裝件系統100的底視圖。該積體電路封裝件系統100顯示具有積體電路102。
在該積體電路102的周圍上是導線(lead)104。而部份地封裝該積體電路102和該導線104的是整合材料106。
現在參見第2圖，係顯示沿著第1圖的線2--2所採取的積體電路封裝件系統100的剖面圖。該積體電路封裝件系統100顯示具有該積體電路102，該積體電路102例如為具有主動側(active side)204的打線接合晶粒(wire-bonded die)。
在該積體電路102的周圍上，該導線104係顯示具有上表面208。該導線104的上表面208利用例如為接合線(bond wire)的互連210連接至該積體電路102的該主動側204。
該導線104係顯示在該導線104的上表面208下面具有半蝕刻部份212。該導線104進一步顯示沿著側面214和底面216而暴露，因此在板層次(board level)安裝時提供更多用於濕潤(wetting)的暴露面積，並且可增進板層次的可靠性。
該導線104可用鎳、鉑、金或其任何組合預先電鍍。該導線104可安置成單一或多重列型式以符合堆疊晶粒(stacked die)的多重層。
該整合材料106封裝該互連210以及部份封裝該積體電路102和該導線104。該整合材料106具有低黏度(viscosity)並且當溫度上升時該黏度下降。
因此，該整合材料106可輕易地壓覆在該互連201之上，以及壓在該積體電路102和該導線104上面和周邊，然後再硬化(cure)使該整合材料106變硬。
該導線104可以是任何形狀和截面，例如T形、梯形、L形等，以強化對該整合材料106的機械固鎖效應(mechanical locking effect)。該整合材料106係顯示只有部份封裝該導線104的半蝕刻部份212。
該整合材料106業已發現應為熱傳導介電材料。該整合材料106可由B階(B-stage)材料製成，該B階材料在硬化後變硬。
在硬化之前，當封裝該積體電路102時，該整合材料106應該大約為100℃。該整合材料106的黏度可在10Pa至2000Pa的範圍內。同時又發現，在硬化前的該整合材料106(B階)的彈性模數(elastic modulus)應該低於300MPa，而在硬化後應該要大於3000MPa。
在硬化前和硬化後較佳地應要有大約10倍的差異。在硬化前和硬化後該彈性模數隨著溫度的上升應該也要降低。在該整合材料106上面安裝有緩衝層220。
該緩衝層220係用來補償該整合材料106和附接在該緩衝層220上面的黏著層(adhesive layer)222之間的熱膨脹係數不相配。較佳地，該緩衝層220是由絕緣材料製成。
該黏著層222可施加以固定加強件(stiffener)224於該緩衝層220上面。該緩衝層220、該黏著層222和該加強件224較佳地是有熱傳導性，用以散發(shed)由操作該積體電路102所產生的多餘熱。
該加強件224可以由有機、金屬、陶瓷或其它材料製成，該加強件224係足夠堅固而能在該整合材料106的未硬化或黏滯狀態作為支撐。
當該加強件224是藉由熱或電傳導材料製成時，該加強件可以作用為散熱座或電磁干擾屏蔽層。在該整合材料106硬化後，可以在任何時間移除該加強件224。
現在參見第3圖，該圖是第2圖的積體電路封裝件系統100處於後導線供給之製造階段。該積體電路封裝件系統100係顯示具有安裝在暫時性晶片載體302上面的該積體電路102和該導線104。
該暫時性晶片載體302可以是假矽晶圓(dummy silicon wafer)、金屬箔、帶子或任何已知形式的臨時晶片載體。該暫時性晶片載體302可設置在傳送帶304上。
該傳送帶304可將該積體電路封裝件系統100運輸至各種製造階段。
現在參見第4圖，該圖是第2圖的積體電路封裝件系統100處於打線接合(wire-bonding)之製造階段。該積體電路封裝件系統100係顯示利用該互連210將該積體電路102的主動側204連接至該導線104。
現在參見第5圖，該圖是第2圖的積體電路封裝件系統100處於滴落整合材料附接(drop conformable material-attaching)之製造階段。該積體電路封裝件系統100係顯示具有連同該緩衝層220、該黏著層222和該強化層224的該整合材料106，這些層全部附接在該整合材料106上面並壓覆於該積體電路102和該導線104之上。
現在參見第6圖，該圖是第2圖的積體電路封裝件系統100處於硬化(curing)之製造階段。該積體電路封裝件系統100係顯示藉由例如紅外線或紫外線輻射的輻射(radiation)602而硬化的該整合材料106。
現在參見第7圖，該圖是第2圖的積體電路封裝件系統100處於後切割(post singulation)之製造階段。該積體電路封裝件系統100係顯示具有硬化及切割的該整合材料106，並且只有部份封裝該導線104的半蝕刻部份212。
因為附接及硬化階段可以替換習知的模壓製程(molding process)，製造成本可以因較簡化的製程和減少的製程步驟而降低。因此，可以達成較低的設備投資和成本的降低。
因為沒有使用模壓化合物(mold compound)，所以不會有為了從外部I/O去除模壓溢料(mold flash)的化學或機械去溢料製程(特別是多列組構於製造時所遇到在導線上的模壓溢料)。
因為製造製程已經被簡化，所以可以使用直插式組件系統(in-line assembly system)來提升產能、縮短循環時間和最小化人誤因素(human error factor)。
現在參見第8圖，係顯示沿著第1圖的線8--8的剖面圖。該積體電路封裝件系統100係顯示具有連同兩個縱向側面802、該上表面208和該底面216的該導線104。該兩個縱向側面802具有靠近該底面216的半蝕刻部份212。
該整合材料106只有於該上表面208和部份的該半蝕刻部份212之上部份封裝該導線104，留下該導線104的底面216從該整合材料106暴露出來。
現在參見第9圖，係顯示本發明的第二實施例中的積體電路封裝件系統900的剖視圖。該積體電路封裝件系統900係顯示具有連同主動側904的例如為打線接合晶粒的積體電路902。
在該積體電路902的周圍上，係具有上表面908的導線906。該導線906的上表面908利用例如為接合線的互連910而連接至該積體電路902的主動側904。
該導線906係顯示在該導線906的上表面908下面具有半蝕刻部份912。該導線906進一步顯示沿著側面914和底面916而暴露。該導線906可用鎳、鉑、金或其任何組合預先電鍍。該導線906可安置成單一或多重列型式以符合堆疊晶粒的多重層。
該整合材料918封裝該互連910以及部份封裝該積體電路902和該導線906。該整合材料918具有低黏度並且當溫度上升時該黏度下降。
因此，該整合材料918可輕易地壓覆在該互連910之上，以及壓在該積體電路902和該導線906上面和周邊，然後再硬化使該整合材料918變硬。
該導線906可以是任何形狀和截面，例如T形、梯形、L形等，以強化對該整合材料918的機械固鎖效應。該整合材料918係顯示封裝該導線906的半蝕刻部份912至與該導線906的底面916共面的點。
該整合材料918業已發現應要為熱傳導介電材料。該整合材料918可由B階(B-stage)材料製成，該B階材料在硬化後會變硬並且可維持預先決定的厚度。
在硬化之前，當封裝該積體電路902時，該整合材料918應該大約為100℃。該整合材料918的黏度可在10Pa至2000Pa的範圍內。同時又發現，在硬化前的該整合材料918(B階)的彈性模數應該低於300MPa，而在硬化後應該要大於3000MPa。
在硬化前知硬化後較佳地應要有大約10倍的差異。在硬化前和硬化後該彈性模數隨著溫度的上升應該也要降低。在該整合材料918上面安裝有緩衝層920。
該緩衝層920係用來補償該整合材料918和附接在該緩衝層920上面的黏著層922之間的熱膨脹係數不相配。較佳地，該緩衝層920是由絕緣材料製成。
該黏著層922可施加以固定加強件924於該緩衝層920上面。該緩衝層920、該黏著層922和該加強件924較佳地是有熱傳導性，用以散發藉由操作該積體電路902所產生的多餘熱。
該加強件924可以由有機、金屬、陶瓷或其它材料製成，該加強件924係足夠堅固而能在該整合材料918的未硬化或黏滯狀態作為支撐。當該加強件924是藉由熱或電傳導材料製成時，該加強件可以作用為散熱座或電磁干擾屏蔽層。
現在參見第10圖，係顯示本發明的第三實施例中的積體電路封裝件系統1000的剖視圖。該積體電路封裝件系統1000係顯示具有例如為打線接合晶粒的積體電路1002。
該積體電路1002安裝在晶粒墊(dip pad)1003之上。該積體電路1002具有主動側1004。該積體電路1002利用晶粒附接黏著劑1005附接至該晶粒墊1003。
在該積體電路1002的周圍上，係具有上表面1008的導線1006。該導線1006的上表面1008利用例如為接合線的互連1010而連接至該積體電路1002的主動側1004。
該導線1006係顯示在該導線1006的上表面1008下面具有半蝕刻部份1012。該晶粒墊1003係也顯示在該晶粒墊1003的上表面1013下面具有該半蝕刻部份1012。
該導線1006進一步顯示沿著側面1014、底面1016和沿著部份的該半蝕刻部份1012而暴露。該導線1006可用鎳、鉑、金或其任何組合預先電鍍。該導線1006也可安置成單一或多重列型式以符合堆疊晶粒的多重層。
該整合材料1018封裝該互連1010和該積體電路1002以及部份封裝該導線1006。該整合材料1018具有低黏度並且當溫度上升時該黏度下降。
因此，該整合材料1018可輕易地壓覆在該互連1010之上，以及壓在該積體電路1002和該導線1006上面和周邊，然後再硬化使該整合材料1018變硬。
該導線1006可以是任何形狀和截面，例如T形、梯形、L形等，以強化對該整合材料1018的機械固鎖效應。該整合材料1018係顯示只有部份封裝該導線1006的半蝕刻部份1012。
該整合材料1018係也顯示只有部份封裝該晶粒墊1003的半蝕刻部份1012。
該整合材料1018業已發現應為熱傳導介電材料。該整合材料1018可由B階(B-stage)材料製成，該B階材料在硬化後會變硬並且可維持預先決定的厚度。
在硬化之前，當封裝該積體電路1002時，該整合材料1018應該大約為100℃。該整合材料1018的黏度位在10Pa至2000Pa的範圍內。同時又發現，在硬化前的該整合材料1018(B階)的彈性模數應該低於300MPa，而在硬化後應該要大於3000MPa。
在硬化前和硬化後較佳地應要有大約10倍的差異。在硬化前和硬化後該彈性模數隨著溫度的上升應該也要降低。在該整合材料1018上面安裝有加強件1024。
該加強件1024可以由有機、金屬、陶瓷或其它材料製成，該加強件924係足夠堅固而能在該整合材料1018的未硬化或黏滯狀態作為支撐。當該加強件1024是藉由熱或電傳導材料製成時，該加強件可以作用為散熱座或電磁干擾屏蔽層。
現在參見第11圖，係顯示本發明的第四實施例中的積體電路封裝件系統1100的剖視圖。該積體電路封裝件系統1100係顯示具有例如為打線接合晶粒的積體電路1102。
該積體電路1102安裝在晶粒墊1103之上。該積體電路1102具有主動側1104。該積體電路1102利用晶粒附接黏著劑1105附接至該晶粒墊1103。
在該積體電路1102的周圍上，係具有上表面1108的導線1106。該導線1106的上表面1108利用例如為接合線的互連1110而連接至該積體電路1102的主動側1104。
該導線1106係顯示在該導線1106的上表面1108下面具有半蝕刻部份1112。該晶粒墊1103係也顯示在該晶粒墊1103的上表面1113下面具有該半蝕刻部份1112。
該導線1106進一步顯示沿著側面1114、底面1116和沿著部份的該半蝕刻部份1112而暴露。該導線1106可用鎳、鉑、金或其任何組合預先電鍍。該導線1106也可安置成單一或多重列型式以符合堆疊晶粒的多重層。
該整合材料1118封裝該互連1110和該積體電路1102以及部份封裝該導線1106。該整合材料1118具有低黏度並且當溫度上升時該黏度下降。
因此，該整合材料1118可輕易地壓覆在該互連1110之上，以及壓在該積體電路1102和該導線1106上面和周邊，然後再硬化使該整合材料1118變硬。
該導線1106可以是任何形狀和截面，例如T形、梯形、L形等，以強化對該整合材料1118的機械固鎖效應。該整合材料1118係顯示只有部份封裝該導線1106的半蝕刻部份1112。
該整合材料1118係也顯示只有部份封裝該晶粒墊1103的半蝕刻部份1112。
該整合材料1118業已發現應為熱傳導介電材料。該整合材料1118可由B階材料製成，該B階材料在硬化後會變硬並且可維持預先決定的厚度。
在硬化之前，當封裝該積體電路1102時，該整合材料1118應該大約為100℃。該整合材料1118的黏度可在10Pa至2000Pa的範圍內。同時又發現，在硬化前的該整合材料1118(B階)的彈性模數應該低於300MPa，而在硬化後應該要大於3000MPa。
在硬化前和硬化後較佳地應要有大約10倍的差異。在硬化前和硬化後該彈性模數隨著溫度的上升應該也要降低。在該積體電路1102上面安裝有加強件1124。
該加強件1124具有突出物(protrusion)1126，其接觸該積體電路1102的主動側1104。該加強件1124可以由有機、金屬、陶瓷或其它材料製成，該加強件1124係足夠堅固而能在該整合材料1118的未硬化或黏滯狀態作為支撐。該加強件1124的突出物1126係作用成散熱座，其將熱從該積體電路引離並且透過大表面面積將該熱消散。
現在參見第12圖，係顯示本發明的第五實施例中的積體電路封裝件系統1200的剖視圖。該積體電路封裝件系統1200係顯示具有例如為雙打線接合晶粒(dual wire-bonded die)的積體電路1202。
該積體電路1202安裝在複數個晶粒墊1203之上。該積體電路1202具有主動側1204。該積體電路1202利用晶粒附接黏著劑1205附接至該複數個晶粒墊1203。
在該積體電路1202的周圍上，係具有上表面1208的導線1206。該導線1206的上表面1208利用例如為接合線的互連1210而連接至該積體電路1202的主動側1204。該積體電路1202的主動側1204利用該互連1210也可連接至該複數個晶粒墊1203。
該導線1206係顯示在該導線1206的上表面1208下面具有半蝕刻部份1212。該複數個晶粒墊1203係也顯示在該複數個晶粒墊1203的上表面1213下面具有該半蝕刻部份1212。
該導線1206進一步顯示沿著側面1214、底面1216和沿著部份的該半蝕刻部份1212而暴露。該導線1206可用鎳、鉑、金或其任何組合預先電鍍。該導線1206也可安置成單一或多重列型式以符合堆疊晶粒的多重層。
該整合材料1218封裝該互連1210和該積體電路1202以及部份封裝該導線1206。該整合材料1218具有低黏度並且當溫度上升時該黏度下降。
因此，該整合材料1218可輕易地壓覆在該互連1210之上，以及壓在該積體電路1202和該導線1206上面和周邊，然後再硬化使該整合材料1218變硬。
該導線1206可以是任何形狀和截面，例如T形、梯形、L形等，以強化對該整合材料1218的機械固鎖效應。該整合材料1218係顯示只有部份封裝該導線1206的半蝕刻部份1212。
該整合材料1218係也顯示只有部份封裝該複數個晶粒墊1203的半蝕刻部份1212。
該整合材料1218業已發現應為熱傳導介電材料。該整合材料1218可由B階材料製成，該B階材料在硬化後會變硬並且可維持預先決定的厚度。
在硬化之前，當封裝該積體電路1202時，該整合材料1218應該大約為100℃。該整合材料1218的黏度可在10Pa至2000Pa的範圍內。同時又發現，在硬化前的該整合材料1218(B階)的彈性模數應該低於300MPa，而在硬化後應該要大於3000MPa。
在硬化前和硬化後較佳地應要有大約10倍的差異。在硬化前和硬化後該彈性模數隨著溫度的上升應該也要降低。在該整合材料1218上面安裝有加強件1224。
該加強件1224可以由有機、金屬、陶瓷或其它材料製成，該加強件224係足夠堅固而能在該整合材料1218的未硬化或黏滯狀態作為支撐。當該加強件1224是藉由熱或電傳導材料製成時，該加強件可以作用為散熱座或電磁干擾屏蔽層。
現在參見第13圖，係顯示本發明的第六實施例中的積體電路封裝件系統1300的剖視圖。該積體電路封裝件系統1300係顯示具有連同主動側1304的例如為覆晶(flip-chip)的積體電路1302。
在該積體電路1302的周圍上和下面，係具有上表面1308的導線1306。該導線1306的上表面1308利用例如為錫球(solder ball)的互連1310而連接至該積體電路1302的該主動側1304。
該導線1306係顯示在該導線1306的上表面1308下面具有半蝕刻部份1312。該導線1306進一步顯示沿著側面1314、底面1316和沿著部份的該半蝕刻部份1312而暴露。該導線1306可用鎳、鉑、金或其任何組合預先電鍍。該導線1306也可安置成單一或多重列型式以符合堆疊晶粒的多重層。
該整合材料1318封裝該互連1310和該積體電路1302以及部份封裝該導線906。該整合材料1318具有低黏度並且當溫度上升時該黏度下降。
因此，該整合材料1318可輕易地壓覆在該互連1310之上，以及壓在該積體電路1302和該導線1306上面和周邊，然後再硬化使該整合材料1318變硬。
該導線1306可以是任何形狀和截面，例如T形、梯形、L形等，以強化對該整合材料1318的機械固鎖效應。該整合材料1318係顯示只有部份封裝該導線1306的半蝕刻部份1312。
該整合材料918業已發現應為熱傳導介電材料。該整合材料1318可由B階材料製成，該B階材料在硬化後會變硬並且可維持預先決定的厚度。
在硬化之前，當封裝該積體電路1302時，該整合材料1318應該大約為100℃。該整合材料1318的黏度可在10Pa至2000Pa的範圍內。同時又發現，在硬化前的該整合材料1318(B階)的彈性模數應該低於300MPa，而在硬化後應該要大於3000MPa。
在硬化前和硬化後較佳地應要有大約10倍的差異。在硬化前和硬化後該彈性模數隨著溫度的上升應該也要降低。在該整合材料1318上面的黏著層1322可施加以固定加強件1324至該整合材料1318。
該加強件1324可以由有機、金屬、陶瓷或其它材料製成，該加強件1324係足夠堅固而能在該整合材料1318的未硬化或黏滯狀態作為支撐。當該加強件1324是藉由熱或電傳導材料製成時，該加強件可以作用為散熱座或電磁干擾屏蔽層。
現在參見第14圖，係顯示本發明的第七實施例中的積體電路封裝件系統1400的剖視圖。該積體電路封裝件系統1400係顯示具有連同主動側1404的例如為打線接合晶粒的積體電路1402。
在該積體電路1402的周圍上，係具有上表面1408的導線1406。該導線1406的上表面1408利用例如為接合線的互連1410而連接至該積體電路1402的主動側1404。
該導線1406係顯示在該導線1406的上表面1408下面具有半蝕刻部份1412。該導線1406進一步顯示沿著側面1414、底面1416和沿著部份的該半蝕刻部份1412而暴露。該導線1406可用鎳、鉑、金或其任何組合預先電鍍。該導線1406也可安置成單一或多重列型式以符合堆疊晶粒的多重層。
該整合材料1418封裝該互連1410以及部份封裝該積體電路1402和該導線1406。該整合材料1418具有低黏度並且當溫度上升時該黏度下降。
因此，該整合材料1418可輕易地壓覆在該互連1410之上，以及壓在該積體電路1402和該導線1406上面和周邊，然後再硬化使該整合材料1418變硬。
該導線1406可以是任何形狀和截面，例如T形、梯形、L形等，以強化對該整合材料1418的機械固鎖效應。該整合材料1418係顯示只有部份封裝該導線的半蝕刻部份1412。
該整合材料1418業已發現應為熱傳導介電材料。該整合材料1418可由B階材料製成，該B階材料在硬化後會變硬並且可維持預先決定的厚度。
在硬化之前，當封裝該積體電路1402時，該整合材料1418應該大約為100℃。該整合材料1418的黏度可在10Pa至2000Pa的範圍內。同時又發現，在硬化前的該整合材料1418(B階)的彈性模數應該低於300MPa，而在硬化後應該要大於3000MPa。
在硬化前和硬化後較佳地應要有大約10倍的差異。在硬化前和硬化後該彈性模數隨著溫度的上升應該也要降低。在該整合材料1418上面安裝有加強件1424。
該加強件1424可以由有機、金屬、陶瓷或其它材料製成，該加強件1424係足夠堅固而能在該整合材料1418的未硬化或黏滯狀態作為支撐。當該加強件1424是藉由熱或電傳導材料製成時，該加強件可以作用為散熱座或電磁干擾屏蔽層。
該加強件1424利用傳導性互連1426連接至該導線1406。該傳導性互連1426藉由注入經離子化輻射至接地接腳(grounding pin)所產生的電流，增進該加強件1424作為電磁干擾屏蔽的能力。
現在參見第15圖，係顯示本發明的第八實施例中的積體電路封裝件系統1500的剖視圖。該積體電路封裝件系統1500係顯示具有連同主動側1504的例如為打線接合晶粒的積體電路1502。
在該積體電路1502的周圍上，係具有上表面1508的導線1506。該導線1506的上表面1508利用例如為接合線的互連1510而連接至該積體電路1502的主動側1504。
該導線1506係顯示在該導線1506的上表面1508下面具有半蝕刻部份1512。該導線1506進一步顯示沿著側面1514、底面1516和沿著部份的該半蝕刻部份1512而暴露。
為了促進改善機械固鎖，該導線1506具有沿著該側面1514的半蝕刻部份1512以及該導線1506的該底面1516。該導線1506可用鎳、鉑、金或其任何組合預先電鍍。該導線1506也可安置成單一或多重列型式以符合堆疊晶粒的多重層。
該整合材料1518封裝該互連1510以及部份封裝該積體電路1502和該導線1506。該整合材料1518具有低黏度並且當溫度上升時該黏度下降。
因此，該整合材料1518可輕易地壓覆在該互連1510之上，以及壓在該積體電路1502和該導線1506上面和周邊，然後再硬化使該整合材料1518變硬。
該導線1506可以是任何形狀和截面，例如T形、梯形、L形等，以強化對該整合材料1518的機械固鎖效應。該整合材料1518係顯示只有部份封裝該導線的半蝕刻部份1512。
該整合材料1518業已發現應為熱傳導介電材料。該整合材料1518可由B階材料製成，該B階材料在硬化後會變硬並且可維持預先決定的厚度。
在硬化之前，當封裝該積體電路1502時，該整合材料1518應該大約為100℃。該整合材料1518的黏度可在10Pa至2000Pa的範圍內。同時又發現，在硬化前的該整合材料1518(B階)的彈性模數應該低於300MPa，而在硬化後應該要大於3000MPa。
在硬化前和硬化後較佳地應要有大約10倍的差異。在硬化前和硬化後該彈性模數隨著溫度的上升應該也要降低。在該整合材料1518上面安裝有加強件1524。
該加強件1524可以由有機、金屬、陶瓷或其它材料製成，該加強件1524係足夠堅固而能在該整合材料1518的未硬化或黏滯狀態作為支撐。當該加強件1524是藉由熱或電傳導材料製成時，該加強件可以作用為散熱座或電磁干擾屏蔽層。
現在參見第16圖，係顯示本發明的第九實施例中的積體電路封裝件系統1600的剖視圖。該積體電路封裝件系統1600係顯示具有連同主動側1604的例如為打線接合晶粒的積體電路1602。
在該積體電路1602的周圍上，係具有上表面1608的導線1606。該導線1606的上表面1608利用例如為接合線的互連1610而連接至該積體電路1602的主動側1604。
該導線1606係顯示在該導線1606的上表面1608下面具有半蝕刻部份1612。該導線1606進一步顯示沿著側面1614、底面1616和沿著部份的該半蝕刻部份1612而暴露。
為了促進較容易的切割，該導線1606具有沿著該側面1614的該半蝕刻部份1612以及該導線1606的該上表面1608。該導線1606可用鎳、鉑、金或其任何組合預先電鍍。該導線1606也可安置成單一或多重列型式以符合堆疊晶粒的多重層。
該整合材料1618封裝該互連1610以及部份封裝該積體電路1602和該導線1606。該整合材料1618具有低黏度並且當溫度上升時該黏度下降。
因此，該整合材料1618可輕易地壓覆在該互連1610之上，以及壓在該積體電路1602和該導線1606上面和周邊，然後再硬化使該整合材料1618變硬。
該導線1606可以是任何形狀和截面，例如T形、梯形、L形等，以強化對該整合材料1618的機械固鎖效應。該整合材料1618係顯示只有部份封裝該導線的半蝕刻部份1612。
該整合材料1618業已發現應為熱傳導介電材料。該整合材料1618可由B階材料製成，該B階材料在硬化後會變硬並且可維持預先決定的厚度。
在硬化之前，當封裝該積體電路1602時，該整合材料1618應該大約為100℃。該整合材料1618的黏度可在10Pa至2000Pa的範圍內。同時又發現，在硬化前的該整合材料1618(B階)的彈性模數應該低於300MPa，而在硬化後應該要大於3000MPa。
在硬化前和硬化後較佳地應要有大約10倍的差異。在硬化前和硬化後該彈性模數隨著溫度的上升應該也要降低。在該整合材料1618上面，黏著層1622將加強件1624附接至該整合材料1618。
該加強件1624可以由有機、金屬、陶瓷或其它材料製成，該加強件1624係足夠堅固而能在該整合材料1618的未硬化或黏滯狀態作為支撐。當該加強件1624是藉由熱或電傳導材料製成時，該加強件可以作用為散熱座或電磁干擾屏蔽層。
現在參見第17圖，係顯示本發明的第十實施例中的積體電路封裝件系統1700的剖視圖。該積體電路封裝件系統1700係顯示具有連同主動側1704的例如為打線接合晶粒的積體電路1702。
在該積體電路1702的周圍上，係具有上表面1708的導線1706。該導線1706的上表面1708利用例如為接合線的互連1710而連接至該積體電路1702的主動側1704。該導線1706係顯示具有沿著該導線1706的側面1714的半蝕刻部份1712。
為了促進連接至印刷電路板，該導線具有例如為錫球的外部互連1717附接至該導線1706的底面1716。該導線1706可用鎳、鉑、金或其任何組合預先電鍍。該導線1706也可安置成單一或多重列型式以符合堆疊晶粒的多重層。
該整合材料1718封裝該互連1710以及部份封裝該積體電路1702和該導線1706。該整合材料1718具有低黏度並且當溫度上升時該黏度下降。
因此，該整合材料1718可輕易地壓覆在該互連1710之上，以及壓在該積體電路1702和該導線1706上面和周邊，然後再硬化使該整合材料1718變硬。
該導線1706可以是任何形狀和截面，例如T形、梯形、L形等，以強化對該整合材料1718的機械固鎖效應。該整合材料1718係顯示只有部份封裝該導線的半蝕刻部份1712。
該整合材料1718業已發現應為熱傳導介電材料。該整合材料1718可由B階材料製成，該B階材料在硬化後會變硬並且可維持預先決定的厚度。
在硬化之前，當封裝該積體電路1702時，該整合材料1718應該大約為100℃。該整合材料1718的黏度可在10Pa至2000Pa的範圍內。同時又發現，在硬化前的該整合材料1718(B階)的彈性模數應該低於300MPa，而在硬化後應該要大於3000MPa。
在硬化前和硬化後較佳地應要有大約10倍的差異。在硬化前和硬化後該彈性模數隨著溫度的上升應該也要降低。在該整合材料1718上面安裝有加強件1724。
該加強件1724可以由有機、金屬、陶瓷或其它材料製成，該加強件1724係足夠堅固而能在該整合材料1718的未硬化或黏滯狀態作為支撐。當該加強件1724是藉由熱或電傳導材料製成時，該加強件可以作用為散熱座或電磁干擾屏蔽層。
現在參見第18圖，係顯示本發明的實施例中用於製造第1圖的該積體電路封裝件系統100的方法1800的流程圖。該方法1800包含：在方塊1802中，設置積體電路；在方塊1804中，安裝導線於該積體電路的周圍上；在方塊1806中，利用互連將該積體電路連接至該導線；以及在方塊1808中，藉由將整合材料壓在該積體電路、該導線和該互連上以形成該整合材料。
業已發現，本發明因此具有許多態樣。因為藉由隔離層(isolative layer)附接和硬化取代了習知模壓製程，所以可以因較短的循環時間、較低的設備投資和較簡易的製程而降低製造成本。
另外一個態樣是因為導線係部份地嵌入在隔離層中，所以在板層次附接時會暴露更多濕潤面積，而可以改善板層次之可靠性。
還有另一個態樣是可以避免導線至導線之銀遷移(silver migration)。
最後，另一個態樣是因為不使用模壓化合物(mold compound)，所以沒有用於從外部I/O移除模壓溢料的化學或機械去溢料製程(特別是多列組構於製造時所遇到在導線上的模壓溢料)。
本發明的這些以及其它的有價值之態樣因此推動技術層次達到至少次一水平。
如此，業已發現本發明的該整合材料系統供應重要並且在此之前為未知而無法獲得之用於積體電路封裝件系統的解決方案、能力和功能態樣。該獲得的製程和組構是為簡單易懂、具成本效益、不複雜、多用途、準確、靈敏和有效，並且可以藉由採取已知元件而實行現成、有效和經濟的製造、應用與利用。
雖然本發明係以特定的最佳模式而描述，但應了解，鑑於前述說明，對於熟悉此項技藝的人士而言，眾多替代的、修改的及各種變化將是顯而易見的。據此，本發明意欲包含落在所附申請專利範圍之範疇內的所有此類替代的、修改的及各種變化。所有至此所述或顯示於附圖的內容係為例示之說明而非用於限制。
100．．．積體電路封裝件系統
102．．．積體電路
104．．．導線
106．．．整合材料
204．．．主動側
208．．．上表面
210．．．互連
212．．．半蝕刻部份
214．．．側面
216．．．底面
220．．．緩衝層
222．．．黏著層
224．．．加強件
302．．．晶片載體
304．．．傳送帶
602．．．輻射
802．．．縱向側面
900．．．積體電路封裝件系統
902．．．積體電路
904．．．主動側
906．．．導線
908．．．上表面
910．．．互連
912．．．半蝕刻部份
914．．．側面
916．．．底面
918．．．整合材料
920．．．緩衝層
922．．．黏著層
924．．．加強件
1000．．．積體電路封裝件系統
1002．．．積體電路
1003．．．晶粒墊
1004．．．主動側
1005．．．晶粒附接黏著劑
1006．．．導線
1008．．．上表面
1010．．．互連
1012．．．半蝕刻部份
1013．．．上表面
1014．．．側面
1016．．．底面
1018．．．整合材料
1024．．．加強件
1100．．．積體電路封裝件系統
1102．．．積體電路
1103．．．晶粒墊
1104．．．主動側
1105．．．晶粒附接黏著劑
1106．．．導線
1108．．．上表面
1110．．．互連
1112．．．半蝕刻部份
1113．．．上表面
1114．．．側面
1116．．．底面
1118．．．整合材料
1124．．．加強件
1126．．．突出物
1200．．．積體電路封裝件系統
1202．．．積體電路
1203．．．晶粒墊
1204．．．主動側
1205．．．晶粒附接黏著劑
1206．．．導線
1208．．．上表面
1210．．．互連
1212．．．半蝕刻部份
1213．．．上表面
1214．．．側面
1216．．．底面
1218．．．整合材料
1224．．．加強件
1300．．．積體電路封裝件系統
1302．．．積體電路
1304．．．主動側
1306．．．導線
1308．．．上表面
1310．．．互連
1312．．．半蝕刻部份
1314．．．側面
1316．．．底面
1318．．．整合材料
1322．．．黏著層
1324．．．加強件
1400．．．積體電路封裝件系統
1402．．．積體電路
1404．．．主動側
1406．．．導線
1408．．．上表面
1410．．．互連
1412．．．半蝕刻部份
1414．．．側面
1416．．．底面
1418．．．整合材料
1424．．．加強件
1426．．．互連
1500．．．積體電路封裝件系統
1502．．．積體電路
1504．．．主動側
1506．．．導線
1508．．．上表面
1510．．．互連
1512．．．半蝕刻部份
1514．．．側面
1516．．．底面
1518．．．整合材料
1524．．．加強件
1600．．．積體電路封裝件系統
1602．．．積體電路
1604．．．主動側
1606．．．導線
1608．．．上表面
1610．．．互連
1612．．．半蝕刻部份
1614．．．側面
1616．．．底面
1618．．．整合材料
1622．．．黏著層
1624．．．加強件
1700．．．積體電路封裝件系統
1702．．．積體電路
1704．．．主動側
1706．．．導線
1708．．．上表面
1710．．．互連
1712．．．半蝕刻部份
1714．．．側面
1716．．．底面
1717．．．互連
1718．．．整合材料
1724．．．加強件
1800．．．方法
1802、1804、1806、1808．．．方塊
第1圖是本發明的第一實施例中的積體電路封裝件系統的底視圖；
第2圖是沿著第1圖的線2--2所採取的積體電路封裝件系統的剖面圖；
第3圖是第2圖的積體電路封裝件系統處於後導線供給之製造階段；
第4圖是第2圖的積體電路封裝件系統處於打線接合之製造階段；
第5圖是第2圖的積體電路封裝件系統處於滴落整合材料附接之製造階段；
第6圖是第2圖的積體電路封裝件系統處於硬化之製造階段；
第7圖是第2圖的積體電路封裝件系統處於後切割之製造階段；
第8圖是沿著第1圖的線8--8的剖面圖；
第9圖是本發明的第二實施例中的積體電路封裝件系統的剖視圖；
第10圖是本發明的第三實施例中的積體電路封裝件系統的剖視圖；
第11圖是本發明的第四實施例中的積體電路封裝件系統的剖視圖；
第12圖是本發明的第五實施例中的積體電路封裝件系統的剖視圖；
第13圖是本發明的第六實施例中的積體電路封裝件系統的剖視圖；
第14圖是本發明的第七實施例中的積體電路封裝件系統的剖視圖；
第15圖是本發明的第八實施例中的積體電路封裝件系統的剖視圖；
第16圖是本發明的第九實施例中的積體電路封裝件系統的剖視圖；
第17圖是本發明的第十實施例中的積體電路封裝件系統的剖視圖；以及
第18圖是本發明的實施例中用於製造第1圖的積體電路封裝件系統之方法流程圖。
100．．．積體電路封裝件系統
102．．．積體電路
104．．．導線
106．．．整合材料
204．．．主動側
208．．．上表面
210．．．互連
212．．．半蝕刻部份
214．．．側面
216．．．底面
220．．．緩衝層
222．．．黏著層
224．．．加強件

Claims (17)

  1. 一種積體電路封裝方法，包括：設置積體電路；安裝導線於該積體電路的周圍上；利用互連將該積體電路連接到該導線；將整合材料壓在該積體電路、該導線和該互連上；利用黏著層將加強件附接至緩衝層；以及將緩衝層附接至該整合材料；其中，該整合材料的黏度在10Pa至2000Pa的範圍內，以及該整合材料的彈性模數在硬化前低於300MPa，而在硬化後大於3000MPa。
  2. 如申請專利範圍第1項所述之方法，復包括：硬化該整合材料。
  3. 如申請專利範圍第1項所述之方法，復包括：安裝該積體電路於具有半蝕刻部份之晶粒墊上；以及連接該積體電路至該晶粒墊。
  4. 如申請專利範圍第1項所述之方法，復包括：將具有突出物的加強件附接至該整合材料，並使該突出物與該積體電路接觸。
  5. 如申請專利範圍第1項所述之方法，復包括：安裝該積體電路至具有半蝕刻部分的晶粒墊。
  6. 如申請專利範圍第1項所述之方法，其中：安裝導線包含沿著該導線的側邊與底面、沿著該導 線的側邊與上表面、或其組合而形成該半導體蝕刻部份。
  7. 如申請專利範圍第1項所述之方法，復包括：安裝外部互連至該導線。
  8. 如申請專利範圍第1項所述之方法，復包括：利用導電互連將該導線連接至該加強件。
  9. 一種積體電路封裝件系統，包括：積體電路；導線，安裝在該積體電路的周圍上；互連，將該積體電路連接至該導線；整合材料，壓在該積體電路、該導線和該互連上；以及加強件，利用黏著層附接至緩衝層；其中：該緩衝層附接至該整合材料，該整合材料的黏度在10Pa至2000Pa的範圍內，以及該整合材料的彈性模數在硬化前低於300MPa，而在硬化後大於3000MPa。
  10. 如申請專利範圍第9項所述之系統，復包括：加強件，附接至該整合材料。
  11. 如申請專利範圍第9項所述之系統，復包括：加強件，利用黏著層附接至該整合材料。
  12. 如申請專利範圍第9項所述之系統，復包括：加強件，具有突出物附接至該整合材料，且使該突 出物與該積體電路接觸。
  13. 如申請專利範圍第9項所述所述之系統，其中：該導線具有半蝕刻部份；以及連接該積體電路至該導線的該互連係接合線、銲球或其組合。
  14. 如申請專利範圍第13項所述之系統，復包括：晶粒墊，具有安裝至該積體電路的半蝕刻部份。
  15. 如申請專利範圍第13項所述之系統，其中：該半蝕刻部份係沿著該導線的側邊與底面、沿著該導線的側邊與上表面、或其組合而形成。
  16. 如申請專利範圍第13項所述之系統，復包括：外部互連，安裝至該導線。
  17. 如申請專利範圍第13項所述之系統，復包括：導電互連，連接該導線至該加強件。
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