TWI518902B - 覆晶型場效電晶體單元 - Google Patents

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Description

覆晶型場效電晶體單元
本發明係有關於一場效電晶體(FET)單元以覆晶(flip-chip)技術連接至一基板的系統、元件、以及方法。更詳細地，本發明係有關於一場效電晶體單元其與一分離基板上之一匹配結構，經由一覆晶連接而進行電氣通聯。
在高操作頻率下，場效電晶體(field effect transistor,FET)元件典型地製作於由砷化鎵(GaAs)或氮化鎵(GaN)材料所構成的基板之上。雖然也能使用其他材料，砷化鎵或氮化鎵是較高品質的材料，被設計並控制以提供場效電晶體元件的優良性能。然而，除了比其他可能材料具有更高的品質之外，砷化鎵與氮化鎵亦更為昂貴，且更難製造。不幸地，在典型的晶片組態中，晶片區域的主要部分涵蓋積體被動元件，例如一匹配結構。這些被動元件並沒有受益於上述更高品質的基板材料，而造成晶片佈局的無效率使用。
參照至圖1中的先前技術，一典型晶元100包括一基板101，其具有主動元件與被動元件。在一例示實例中，晶元100係為單晶微波積體電路(monolithic microwave integrated circuit,MMIC)。舉例而言，晶元100可包括一單晶微波積體電路用於一功率放大器中。晶元100之上的大部分空間係被被動元件所佔據，例如一匹配結構110及/或某些內連接特徵。較少部分的空間則係由主動元件所覆蓋，例如位於由元件符號121所指定之區域中的場效電晶體元件120。在圖1所繪示的實例中，包含有主動場效電晶體元件120之區域121，只佔了晶元100的面積的10%以下，而被動元件則佔據了剩餘的面積。
圖1中的場效電晶體元件120可包括此領域中所熟知的指叉狀(interdigital)場效電晶體或折疊場效電晶體。場效電晶體元件120以及匹配結構110典型地係位於同一基板101之上，如圖中所示。將匹配結構110與場效電晶體120整合於同一基板上，具有降低相關的寄生電路、以及移除在此場效電晶體與對應的整合匹配結構之間的任何介面等優點。這可以達成在高頻率操作條件下所必要的高度可重複性。此高度可重複性是理想的，以達成所需要的性能水準，並減少調校此電路的必要性。相似地，隨著此電路的操作頻率增加，寄生電路也會增加。因此，先前技術所教示的，是傾向於將匹配結構與其他功能性單元整合於此單晶微波積體電路(MMIC)之上(亦即整合於單一基板上)。
此外，且繼續參照至圖1的先前技術，典型的砷化鎵基板101經常被薄化，以增進其在熱學上的表現，並在高頻率時提供更佳的微波性能。高頻性能的薄化基板101，經常用來避免高階模態傳播(high order mode propagation)。舉例而言，用以預防在常見的quasi-TEM微帶模式(microstripmode)以外的模式下傳播。
此外，在一般的晶片設計中，係在同一基板上製造多個電晶體。由於電晶體的集積本性，如果此晶片上即便只有一個電晶體不能正常運作，則整個晶片失去其功用而無法使用。各種類型的電晶體具有不同的製造成功率，稱為良率(yield)。由於多個電晶體被製造於同一基板上，此基板的整體良率(亦稱為直通率(rolled yield))係為在同一晶片上製造N個良好的場效電晶體的聯合機率。換言之，如果製造單一良好場效電晶體的機率為99%，則製造一具有M個良好的場效電晶體之晶片的機率是0.99N。舉例而言，製造一具有46個良好場效電晶體元件的晶片，其良率為0.9946=63%。在許多情況下，一特定類型的場效電挺的單一良率係小於99%。因此，隨著在一晶片上的場效電晶體數目的增加，製造出一可運作之場效電晶體元件的機率則會降低。此直通率問題可能大幅限制了電路的尺寸與複雜度，尤其當單一場效電晶體的良率僅比99%低數個百分點時。
因此，有需要改良晶片的佈局以及設計，而能對主動元件而言產生較有效率的晶片空間利用。此外，亦有需要在一複雜電路中整合大量場效電晶體時，避免直通率問題的發生。
在一例示實施例中，一場效電晶體單元包括多個單一電晶體以及內連接凸塊，其係組態以覆晶連接至一基板。此基板具有此場效電晶體單元的一匹配結構的主要部分。此外，此場效電晶體單元包括一穩定電路其係連通至各單一電晶體之末端，並進一步連通至上述之內連接凸塊。
場效電晶體單元與具上述匹配結構的主要部分之分離基板，具有能不同材料組合使用的優點。不同材料可能可以更有效率地使用於一場效電晶體單元之中，而其他材料則適用於分離基板。選擇材料時的不同考量包括了導熱性、製造能力、以及成本。
此外，為了避免直通率問題，可以使用多個場效電晶體單元於一電子系統中。這些場效電晶體單元可以被個別測試，並且當其不符合需求或為失效的場效電晶體時，可被丟棄。藉由使用多個場效電晶體單元以及使用模組方式進行系統的組合，可達成較高的整體良率。在一例示實施例中，此電子系統可以是至少一功率放大器(power amplifier)、混合器、低雜訊放大器、切換開關、可變衰減器(variable attenuator)或相位調變器(phase shifter)，或其他適合使用多個電晶體的裝置。
雖然在本發明書中詳述了例示實施例，允許熟悉該項技藝者據以實施本發明，可以理解的是，亦可實現其他實施方式，且可在不背離本發明之精神與範疇的情形下，進行合邏輯的電氣與機械改變。因此，下列的詳細說明僅作為說明用途。
根據一例示實施例，一場效電晶體單元包括一個或多個場效電晶體，係組態為覆晶裝設至一基板。在此例示實施例中，此場效電晶體單元包括凸塊，以供覆晶裝設至次一較高組裝階層。在不同的例示實施例中，一典型MMIC的至少某些被動部分係從MMIC移開至此覆晶基板。在此例示實施例中，此場效電晶體單元主要包括主動元件。
雖然稱為一「場效電晶體」(FET)元件，其包括金屬半導體場效電晶體(Metal Semiconductor Field Effect Transistor,MESFET)、金氧半導體場效電晶體(metal-oxide-semiconductor field effect transistor,MOSFET)、以及接面閘極場效電晶體(junction gate field-effect transistor,JFET)，在此所述的本發明亦可應用於假晶高電子遷移率電晶體(pseudomorphic high electron mobility transistor,PHEMT)、變質高電子遷移率電晶體(metamorphic high electron mobility transistor,MHEMT)、或任何其他主動元件類型。此外，這些電晶體可以為n型或p型。
根據本發明之一例示實施例、並參照至圖2，場效電晶體單元200係在一晶片上包括多個場效電晶體元件。如上所述，此場效電晶體元件可包括折疊的場效電晶體。這些折疊場效電晶體可以為如美國專利第6,388,528號“MMIC Folded Power Amplifier”以及美國專利第6,362,689號“MMIC Folded Power Amplifier”所述，其發明人與本發明相同，且係整體列為本發明之參考。根據一例示實施例，此場效電晶體單元可包括場效電晶體元件，其具有二個以上的叉指結構(interdigital fingers)。此較佳實施例包括二個場效電晶體元件，每一場效電晶體元件具有8個叉指結構。在另一例示實施例中，此場效電晶體單元可包括2-24叉指或8-16叉指場效電晶體。亦可使用其他數目的場效電晶體，視和示的場效電晶體單元應用而定。根據不同的例示實施例，此場效電晶體單元可包括數個(例如8-16叉指)場效電晶體。
此外，在一例示實施例中，場效電晶體單元200更包括導電凸塊。圖2繪示此場效電晶體單元表面與導電凸塊的俯視圖。這些導電凸塊的組態係可提供接點，以利於連接至次一較高組裝階層。在一例示實施例中，場效電晶體單元200包括一閘極內連接凸塊211、一源極內連接凸塊212、以及一汲極內連接凸塊213。此等凸塊的數目可隨著場效電晶體單元200的設計而改變。舉例而言，在一例示實施例中，使用了四個閘極內連接凸塊211、十八個源極內連接凸塊212、以及九個汲極內連接凸塊213。在一例示實施例中，這些凸塊可以是大約65微米見方。在其他例示實施例中，這些凸塊可以是任意的合適尺寸與形狀。這些凸塊的佈局亦可隨著次一較高組裝階層以及場效電晶體元件200本身的設計限制而改變。
在一例示實施例中，場效電晶體單元200的表面積係由此元件的平面表面的面積而界定。在一例示實施例中，此表面積係約為1 mm2。在其他例示實施例中，此元件的尺寸與尺度可以是任何合適的尺寸與尺度。在一例示實施例中，此元件表面積的相當大一部份係由場效電晶體元件、內連接凸塊、內連接、或其他主動元件所佔據。在另一實施例中，此晶片至少50%係由場效電晶體元件以及相關元件所佔據。根據另一實施例，場效電晶體單元200包括20%-90%的面積係由主動元件所佔據。此場效晶體的主動元件部分包括汲極與源極叉指以及其內連接墊等。此外，在一例示實施例中，這些主動元件也包括在場效電晶體末端之間的適當間隔。舉例而言，此間隔可為圍繞上述場效電晶體叉指約60-90微米。
根據一例示實施例，導電凸塊的尺寸可以大於單獨場效電晶體介層窗(via)。在此例示實施例中，單獨場效電晶體之間的距離，可以比在習知技術MMIC之中的場效電晶體間隔還大，以搭配這些導電凸塊的設計。雖然會佔據更大的元件表面積，但此種搭配是可行的，因為將一些被動元件從此裝置移開之後可以節省空間。在另一例示實施例中，場效電晶體單元的表面積係隨著製程限制條件而定，如熟悉該項領域者所知。此外，這些間隔亦可提供更佳的熱性能。
舉例而言(但不限於此)，一特定的場效電晶體單元200係如圖2所示。在此實例中，場效電晶體單元200的基板尺寸約為800微米x 1300微米。圖中顯示了約1.4毫米的週長，雖然週長可以改變。在一例示實施例中，場效電晶體單元200的各場效電晶體係位於此場效電晶體週緣的10%以內。此外，在此實施例中，導電凸塊係為長度約65微米的平方。如此實施例中所述，場效電晶體單元200包括十八個源極導電凸塊、九個汲極導電凸塊、以及四個閘極導電凸塊。在另一實施例中，此導電凸塊係為方形，或包括較圓的邊緣。
在一例示實施例中，場效電晶體單元200更包括一穩定電路220。此穩定電路220之一例示圖係如圖3所述。根據此例示實施例，一場效電晶體300包括一閘極301、一源極302、與一汲極303，以及一閘極內連接凸塊311、一源極內連接凸塊312、以及一汲極內連接凸塊313。場效電晶體單元300可更包括一信號輸入凸塊314。根據一例示實施例，閘極301、源極302、與汲極303可分別內連接(interconnect)並導通路徑至閘極內連接凸塊311、源極內連接凸塊312、以及汲極內連接凸塊313。這些連接係用以提供給單獨場效電晶體叉指並聯電氣連接，以及與內連接凸塊的電氣連接。
在一例示實施例中，穩定電路220係連接於場效電晶體300的閘極與汲極末端以及對應的內連接凸塊之間。此外，在另一例示實施例中，場效電晶體300更包括一些匹配元件，其位於閘極301的附近。把一些匹配元件的位置設置於接近閘極301，可以在加入其他匹配結構之後，達成更寬的頻寬。
舉例而言，穩定電路220在閘極301與源極302之間包括有一電阻，在閘極301與一節點之間包括有彼此並聯之一電阻與一電容，在上述節點與閘極內連接311之間包括有一電阻，以及在信號輸入凸塊314與上述節點之間包括另一電容。在一例示實施例中，穩定電路可為一並聯R-C網路。此外，任何組態為提供給上述場效電晶體裝置無條件穩定以及實質上減少低頻頻帶外增益的穩定電路220均可被使用，此低頻頻帶外增益可能造成有問題的震盪(oscillation)或非必要的偽性能。
根據其他例示實施例，場效電晶體單元200包括部分被動元件。尤其，某些被動元件在靠近場效電晶體時有較佳的表現。舉例而言，場效電晶體單元200可包括一輸入直流阻斷器(DC block)。場效電晶體單元200可更包括直流偏壓電路、以及內連接特徵。在一例示實施例中，場效電晶體單元200包括閘極偏壓連接，其係組態為以一並聯菊 鏈(daisy chained)提供內連接至額外的類似場效電晶體單元。相似地，菊鏈連接有助於汲極模式壓制電阻(drain mode suppression resistors)。在一例示實施例中，此壓制電阻有助於壓制並發散奇模態(odd mode)能量，奇模態能量可能是因反應至將多個場效電晶體以並聯方式結合而產生小幅度不對稱。
在另一例示實施例中，場效電晶體單元200並不包括任何匹配結構。因此，在場效電晶體200之上沒有匹配結構的實施例中，可以利用場效電晶體元件200的面積的一大部分。在此例示實施例中，所有匹配結構電路係位於晶片外(off-chip)，例如在另一基板上。根據一例示實施例，此匹配結構包括集合在一起分散各處的元件，其係匹配以提供阻抗匹配至場效電晶體單元。在一例示實施例中，此匹配結構可包括電容、電感、傳輸線、或其他適用於阻抗匹配的元件。在一例示實施例中，此匹配結構僅包括輸出電源匹配以及結合網路。
在又一例示實施例中，場效電晶體單元200包括與場效電晶體單元200中之場效電晶體相關的部分匹配結構，但並不包括所有相關的匹配結構。在一例示實施例中，匹配結構電路係位於一內連接凸塊以及場效電晶體單元200上之一場效電晶體末端之間。然而，場效電晶體單元200的匹配與內連接結構的主要部分，係位於另一基板上。在一實施例中，此匹配結構的主要部分係以此匹配結構的面積來定義。在一第二實施例中，此匹配結構的主要部分係以整體阻抗轉換(impedance transformation)來定義。此外，在一例示實施例中，實質上所有在場效電晶體單元200以及相關之匹配結構、電源結合、以及電源分散之間的內連接，係在另一基板上進行。
如上所述，在一例示實施例中，場效電晶體單元200係利用覆晶技術而接合到另一基板上。覆晶技術牽涉到以一面朝下的組態將電子元件組裝到基板、電路板、或其他元件之上。在一例示實施例中，在電子元件以及一基板之間的連接，係透過內連接凸塊而達成。在一例示實施例中，此內連接凸塊係以金或銲錫所構成。此外，其他材料亦可用作為內連接凸塊。相對地，根據一例示實施例，場效電晶體單元200並不利用打線(wire bond)接合到次一較高組裝層基板。打線係在一面朝上組態中，利用導線而在元件之間進行連接。
在一覆晶連接中，亦稱為直接晶片接合(DCA,Direct Chip Attach)，電子元件(例如一晶片)係直接連接至基板而沒有傳統的導線鍵合。因此，場效電晶體單元200係被翻覆並直接接合至另一基板，此另一基板係經組態而有助於匹配、施加偏壓、以及提供內連接。在一例示實施例中，場效電晶體單元200係回流(reflow)接合至一基板。在另一例示實施例中，場效電晶體單元200係組態為在組裝過程中，以表面接合技術(SMT,surface-mount technology)進行取放(pick-and-place)。在一例示實施例中，一系統(例如功率放大器系統)可以利用一完全表面接合的組裝製程而製造，至少在場效電晶體單元200方面。因此，在不同的例示實施例中，場效電晶體單元200係如此組態以消除晶片與引線製程(chip and wire process)，而大幅減少整體的組裝成本並改善組裝製程的再現性。
如前所討論，砷化鎵基板典型地係經薄化以改良其熱性能，並在高頻時提供更佳的微波性能。在一例示實施例中，利用覆晶技術將一場效電晶體單元連接至一基板，可除去薄化基板或提供電氣介層窗穿過砷化鎵基板以接地的需求，因為所有的內連接係由內連接凸塊所進行。此外，在一例示實施例中，場效電晶體單元所欲連接的基板係被組態為控制並決定在內連接媒介中的傳遞模式。一旦消除了薄化晶圓的需求(用以提供熱性能與高頻電氣表現)，與習知技術MMIC相較之下，則可進一步減低製造場效電晶體單元的複雜度與成本。
根據一例示實施例並參照至圖4A與4B，一功率放大器系統400包括一第一場校電晶體單元401、一第二場校電晶體單元411、以及一基板450。在另一例示實施例中，功率放大器系統400更包括至少一電容420，其可為一標準表面裝設電容。在一例示實施例中，場效電晶體單元401,411係直接接合於基板450，基板450具有一匹配結構460。場效電晶體單元401,411可以被裝設至基板450而使得這些場效電晶體單元係彼此位於同一平面中，但與基板450位於不同平面中。這些場效電晶體單元可進一步被裝設於與基板450之平面平行的平面中。在一例示實施例中，場效電晶體單元401之中的電晶體數量，可以與場效電晶體單元411之中的電晶體數量相同或相異。同時，場效電晶體單元410之中的電晶體種類可以不同於場效電晶體單元411之中的電晶體。此外，在一特定功率放大器系統400中所使用的場效電晶體單元的數目也可變化。圖4A與4B顯示兩個上述的場效電晶體單元，但連接至系統400的場效電晶體單元的數目可以是任何大於二的數目。在不同的設計中，可以藉由使用不同數目或不同類型的場效電晶體單元，而提升其性能與效率。然而，僅使用一種或兩種尺寸或類型的場效電晶體單元，可能部分因為範圍的經濟而達成製造上的經濟效益。
在一例示方法中，一積體電路設計係使用了特定數目的電晶體。舉例而言，一功率放大器設計可能使用四個並聯的場效電晶體單元，以達成理想的2瓦特功率水準，並可能使用四個增益階段以達成理想的25 dB增益水準。在此實例中，第一與第二階段可僅利用一場效電晶體單元，而在第三階段中使用二個並聯的場效電晶體單元，並在最後階段中使用四個並聯的場效電晶體單元。所需要的電晶體數目可以被包含在一個或多個場效電晶體單元中。除了電晶體的數目，一積體電路設計的空間也應被考慮。舉例而言，如果一積體電路中需要64個電晶體，則可使用一個具有64個以上的電晶體的單一場效電晶體單元。然而，也可使用三個各具有24個電晶體的場效電晶體單元，並在最終裝置中留下一些未使用的電晶體。
根據用以製造一電子裝置的方法，係藉由從標準供應的場效電晶體單元中，選擇並接合場效電晶體單元而製造此電子裝置。此外，在少量製造或測試新設計時，此種方法亦有其用途。舉例而言，在這種實施方式中，只有基板需要被設計，並且藉由省略一特定MMIC與基板的設計步驟，而大幅節省時間與花費。在不同的例示實施例中，可在積體電路中從頭到尾使用相同類型的場效電晶體單元，而更為節省成本。
此外，在一例示實施例中，係組態一積體電路設計，以藉由實行模組化方法而將場效電晶體單元加入至裝置中，以擁有較佳的良率數字。在一例示實施例中，在每一單元中的場效電晶體數目，係限制於可將直通率改善至優於將所有場效電晶體放入單一MMIC中的直通率。在一例示實施例中，並非將整個複雜電路印刷於單一基板上，而是將設計分散為模組化場效電晶體單元。在此例示實施例中，係使用多個場效電晶體單元，且若其中一電晶體失效，僅將該場效電晶體單元放棄，而非將整個積體電路放棄。在一實施亦中，場效電晶體單元係在接合至基板之前，被測試是否合格。在一第二實施例中，一不合格的場效電晶體單元，係在初始接合之後被從基板移除。
根據另一例示實施例，係利用更適合其用途的材料而獲得優勢。舉例而言，根據一例示實施例，係使用一類型的材料於場效電晶體單元中，並使用另一類型的材料於分離基板中，而場效電晶體單元係接合於該分離基板中。
在一例示實施例中，場效電晶體單元200係製造於一砷化鎵(GaAs)或一氮化鎵(GaN)基板之上。亦可使用其他材料。如前所述，這些類型的基板具有在高頻下操作場效電晶體裝置的重要高品質性能特性。如果在信號輸入314所承載的信號係一高頻信號或高頻無線射頻，則此場效電晶體裝置可被稱為高頻。在一例示實施例中，高頻係指毫米波頻率或更高。在一例示實施例中，高頻係指20 GHz或更高。在另一例示實施例中，高頻係指15 GHz或更高。在另一例示實施例中，高頻係介於15 GHz至45 GHz之間。
相對地，例如匹配結構等被動元件，可以與任何合適的不同基板材料共同製造。更特定地，在一例示實施例中，被動元件可被移至一包括有不是砷化鎵或氮化鎵等材料的基板。在一例示實施例中，一合適的基板材料包括氮化鋁(AlN)、氧化鋁(alumina)、或低溫陶瓷共燒(LTCC,low temperature co-fired ceramic)。此材料可用於薄膜基板中。薄膜基板可使用金熱超音波凸塊接合法(thermo-sonic bump attach methods)。在另一例示實施例中，一合適的基板材料可包括陶瓷材料或以鐵氟龍為基礎的電路版材料，例如Rogers RO4003。此材料可與標準印刷電路板(PCB,printed circuit board)材料共用。標準印刷電路板可使用銲錫回流作為接合的方法。此外，亦可使用熟悉該項技藝者會使用的其他合適基板材料。
在一例示實施例中，包括一基板與一覆晶連接之場效電晶體單元的電子裝置，係被組態為改善導熱性。在一實施例中，此基板材料係有助於改善導熱性。舉例而言，氮化鋁基板與砷化鎵相較之下，具有較佳的導熱性。根據一例示實施例，基板450係被選擇為具有較佳的導熱性質。因此，在一例示實施例中，基板450包括氮化鋁。此外，基板450可包括任何較佳可將熱量導離場效電晶體單元410,411的材料。此外，匹配結構的材料可選擇為較佳可將熱量導離場效電晶體單元401,411者。
在另一實施例中，場效電晶體單元的佈局係對於導熱性的改善有所貢獻。根據一例示實施例，場效電晶體單元200係組態為藉由將場效電晶體單元之上的至少某些場效電晶體分散開來，以改善熱性能。將一電子裝置內的場效電晶體單元間的間隔，設置得比習知積體電路中的電晶體間隔還要遠，可達成更佳的熱性能，因為場效電晶體元件彼此之間有比較少的熱互動，因此有較少的相互加熱。同時，額外的基板空間可以用作為熱傳導，造成較低的總熱阻(thermal resistance)。欲達成此效果並不需要增加場效電晶體單元的尺寸，因為把某些被動元件從場效電晶體單元移開後已經彌補了尺寸上的差異。
在此所述的例示實施例可以實施於不同的裝置與系統中。一點行的功率放大器會包括9-16個叉指場效電晶體，導致在一典型設計中的直通率問題。在一例示實施例中，並對照至圖4，一功率放大器400係利用場效電晶體單元401與411而被設計並製造。在另一例示實施例中，功率放大器400包括一基板與一電源供應、一耦合至基板的MMIC其具有一無線射頻輸入與無線射頻輸出、以及一匹配結構其耦合至此MMI的無線射頻輸出。此MMIC以覆晶方式連接至上述基板，使得MMIC電氣地連接至電源供應。根據一例示實施例，偏壓注入結構係形成於印刷電路板上。
除了一功率放大器，場效電晶體單元亦可有效地用於混合器、低噪放大器、開關、可變衰減器(attenuator)或相位調變器(phase shifter)，以及熟悉該項記憶者應知曉的其他合適裝置。此外，在一例示實施例中，場效電晶體單元係應用於電路設計的原型與初始測試中。將場效電晶體單元應用於一電路中的另一優點在於，可以根據一基板設計，而非完整的MMIC設計，以產生一客製產品。
在一例示實施例中，係利用標準MMIC模型與佈局技術，而設計一場效電晶體單元。此場效電晶體單元係針對特定頻帶進行穩定化與部分匹配。此場效電晶體單元接著被製造並特徵化，以用於多種應用中。一旦被特徵化，此場效電晶體單元接著與其標準佔板面積(footprint)共同用以設計基板的內連接、匹配與偏壓注入結構，其設計方式係與該些結構在一砷化鎵基板上的設計方式相同。此外，在一例示實施例中，在接合至一次高組裝階層之前，場效電晶體單元係經過測試並能正常運作。
雖然不必然如此限定，但說明書中所述之本發明可最實際地用於高頻裝置中，例如組態為可在毫米頻率範圍之中或以上進行操作的裝置。此外，本發明所揭露的系統、方法與元件，在一MMIC的直通率小於80%時可能有最高價值。此外，當承載場效電晶體之基板的單位面積成本遠低於適用被動結構的基板的單位面積成本時，本發明所揭露者可能有最高價值。舉例而言，「遠低於」可能是指50%或以下。換言之，在一實施例中，承載場效電晶體的基板可能每一單位面積的價值，可能是適用於被動結構的基板的100到1000倍。舉例而言，砷化鎵MMIC裝置區域，典型地每平方毫米需花費$1-$5美元，而Rogers RO4003每平方毫米可能僅需花費少於0.1美分。進一步舉例，如同氮化鋁(AlN)或氧化鋁等陶瓷基板，每平方毫米可能僅花費1至5美分左右。
在不脫離本發明精神或必要特性的情況下，可以其他特定形式來體現本發明。應將所述具體實施例各方面僅視為解說性而非限制性。因此，本發明的範疇如隨附申請專利範圍所示而非如前述說明所示。所有落在申請專利範圍之等效意義及範圍內的變更應視為落在申請專利範圍的範疇內。在本說明書中，「包括」、「包含」或其他同義詞，係欲涵蓋非限制性的包含，使得包括有元素清單的製程、方法、物品或裝置，並不僅包括該些元素，而是可包括該等製程、方法、物品或裝置中其他未特別列出或隱含的元素。此外，本說明書中述及的元素是實施本發明所必須的，除非特別提及其為「必要的」或「關鍵的」。
100．．．晶元
101．．．基板
110．．．匹配結構
120．．．場效電晶體元件
121．．．區域
200．．．場效電晶體單元
211．．．閘極內連接凸塊
212．．．源極內連接凸塊
213．．．汲極內連接凸塊
220．．．穩定電路
300．．．場效電晶體
301．．．閘極
302．．．源極
303．．．汲極
311．．．閘極內連接凸塊
312．．．源極內連接凸塊
313．．．汲極內連接凸塊
314．．．信號輸入凸塊
400．．．功率放大器系統
401．．．第一場效電晶體單元
411．．．第二場效電晶體單元
420．．．電容
450．．．基板
460．．．匹配結構
為了立即瞭解本發明的優點，請參考如附圖所示的特定具體實施例，詳細說明上文簡短敘述的本發明。在瞭解這些圖示僅描繪本發明的典型具體實施例並因此不將其視為限制本發明範疇的情況下，參考附圖以額外的明確性及細節來說明本發明，圖式中：
圖1為一先前技術的單晶微波積體電路(MMIC)位於單一基板上；
圖2為一場效電晶體單元之例示實施例；
圖3為一例示場效電晶體與內連接凸塊的示意圖；以及
圖4A-4B為一功率放大器系統的例示實施例，其包括多個場效電晶體單元，以及對應的爆炸圖。
400．．．功率放大器系統
401．．．第一場效電晶體單元
411．．．第二場效電晶體單元
420．．．電容
450．．．基板
460．．．匹配結構

Claims (35)

  1. 一種場效電晶體(FET,field effect transistor)單元，形成在一第一基板上，該場效電晶體單元包括：複數個單一電晶體整合於該第一基板；複數個內連接凸塊(bumps)其係組態為用於將該場效電晶體單元覆晶(flip-chip)連接至一第二基板，該複數個內連接凸塊包含至少一個信號輸入凸塊、閘極內連接凸塊、源極內連接凸塊以及汲極內連接凸塊，該複數個單一場效電晶體的每個包含作為各種末端的一閘極末端、一源極末端與一汲極末端；以及一穩定電路其係與該複數個單一場效電晶體之末端聯通，並進一步與該複數個內連接凸塊聯通。
  2. 如申請專利範圍第1項所述之場效電晶體單元，其中該複數個內連接凸塊係組態為直接連接至位於該第二基板上之一匹配結構。
  3. 如申請專利範圍第1項所述之場效電晶體單元，其中該場效電晶體單元係位於一平面中，且該第二基板並不位於該平面中。
  4. 如申請專利範圍第1項所述之場效電晶體單元，其中該第一基板至多僅包括與該複數個單一電晶體相關連之一匹配結構之一部分。
  5. 如申請專利範圍第1項所述之場效電晶體單元，其中該複數個單一電晶體與該複數個內連接凸塊係覆蓋該第一基板之一個主表面的至少百分之五十。
  6. 如申請專利範圍第1項所述之場效電晶體單元，其中該第一基板係以一第一材料構成，且該第二基板係以一第二材料構成，且其中該第一材料係與該第二材料不同。
  7. 如申請專利範圍第6項所述之場效電晶體單元，其中該第一材料係為砷化鎵(GaAs)與氮化鎵(GaN)之至少一者，且其中該第二材料並非砷化鎵或氮化鎵。
  8. 如申請專利範圍第1項所述之場效電晶體單元，其中該複數個內連接凸塊係位於該場效電晶體單元之周圍的10%之內。
  9. 如申請專利範圍第1項所述之場效電晶體單元，其中該場效電晶體單元係組態為直接從該第二基板上之一匹配結構接收一無線射頻(RF)輸入信號。
  10. 如申請專利範圍第9項所述之場效電晶體單元，其中該場效電晶體單元係組態為直接傳送一無線射頻輸出信號至該第二基板上之該匹配結構。
  11. 如申請專利範圍第1項所述之場效電晶體單元，其中該場效電晶體單元係組態用以覆晶連接至具有一匹配結構的一次高組裝階層(next higher assembly level)。
  12. 一種功率(power)放大器，包括：至少一如申請專利範圍第1項所述之場效電晶體單元且更包含一第二基板；其中該至少一場效電晶體單元其係透過用於電氣連接該至少一場效電晶體單元至該第二基板的一覆晶(flip-chip)連接耦合至該 第二基板；且其中該至少一場效電晶體單元具有一無線射頻輸入與一無線射頻輸出，該無線射頻輸出係與一匹配結構進行通訊，該匹配結構之至少一部份係位於該第二基板上。
  13. 如申請專利範圍第12項所述之功率放大器，其中該至少一場效電晶體單元係位於一平面上，且該第二基板並非位於該平面上。
  14. 如申請專利範圍第12項所述之功率放大器，其中該第一基板係包括一砷化鎵材料與一氮化鎵材料之至少一者。
  15. 如申請專利範圍第12項所述之功率放大器，其中該至少一場效電晶體單元上並無匹配結構。
  16. 如申請專利範圍第1項所述之場效電晶體單元，其中該穩定電路係連接於一電晶體的閘極及源極末端與其對應之內連接凸塊。
  17. 如申請專利範圍第1項所述之場效電晶體單元，更包含閘極偏壓連接係組態成以一並聯菊鏈(daisy chained)方式提供內連接至額外的類似場效電晶體單元且包含汲極模式壓制電阻係組態成壓制並發散奇模態(odd mode)能量，可產生小幅度不對稱以回應多個場效電晶體以並聯方式結合。
  18. 一種電子系統，包括：複數個場效電晶體單元，每個場效電晶體單元更包括：複數個場效電晶體，每個包含末端，其中該複數個場效電晶體係位在一半導體基板上； 一直流阻斷器(DC)位在該半導體基板上；一閘極內連接凸塊位在該半導體基板上；一源極內連接凸塊位在該半導體基板上；一汲極內連接凸塊位在該半導體基板上，其中該閘極、源極及汲極內連接凸塊係組態為將該複數個場效電晶體單元覆晶(flip-chip)連接至一印刷電路板(PCB)基板；以及一穩定電路，其中該穩定電路其係與每個閘極、及汲極內連接凸塊聯通，其中該穩定電路更包含一閘極穩定電路；該印刷電路板基板包括與至少一該閘極內連接凸塊或該汲極內連接凸塊聯通的一匹配結構，其中該印刷電路板基板上的該匹配結構包含分散的匹配元件；其中該複數個場效電晶體單元中至少有兩個並聯互連以形成並聯的場效電晶體單元，其中該並聯場效電晶體單元包含在兩個場效電晶體單元之間的菊鏈閘極偏壓內連接。
  19. 如申請專利範圍第18項所述之電子系統，其中該半導體基板係包括砷化鎵或氮化鎵材料之一，且其中該印刷電路板基板並不包括該砷化鎵或該氮化鎵材料。
  20. 如申請專利範圍第19項所述之電子系統，其中該半導體基板包括一薄膜基板。
  21. 如申請專利範圍第18項所述之電子系統，其中當單一場效電晶體之良率係小於97%時，該電子系統之直通率(rolled yield)係為90%或更高，且所有場效電晶體之總數係至少為4。
  22. 如申請專利範圍第18項所述之電子系統，其中該複數個場效 電晶體單元之至少50%面積係被該複數個場效電晶體、該穩定電路、及該閘極、源極與汲極內連接凸塊所覆蓋。
  23. 如申請專利範圍第18項所述之電子系統，其中在該複數個場效電晶體單元之上並無匹配結構。
  24. 如申請專利範圍第18項所述之電子系統，其中該半導體基板係位於一第一平面中，且該印刷電路板基板係位於一第二平面中，該第二平面與該第一平面並非共平面，且其中該第一平面與第二平面連接時係彼此平行。
  25. 如申請專利範圍第18項所述之電子系統，其中該半導體基板包含一第一材料且該印刷電路板基板包含一第二材料，該第一材料不同於該第二材料。
  26. 如申請專利範圍第18項所述之電子系統，其中該該閘極、源極與汲極內連接凸塊係組態成直接連到該印刷電路板基板的一匹配結構。
  27. 一種電子系統，包括：複數個場效電晶體單元，每個場效電晶體單元更包括：複數個場效電晶體，每個包含末端，其中該複數個場效電晶體係位在一半導體基板上；一直流阻斷器(DC)位在該半導體基板上；一閘極內連接凸塊位在該半導體基板上；一源極內連接凸塊位在該半導體基板上；一汲極內連接凸塊位在該半導體基板上，其中該閘極、 源極及汲極內連接凸塊係組態為將該複數個場效電晶體單元連接至一印刷電路板(PCB)基板；以及一穩定電路，其中該穩定電路係與每個閘極、及汲極內連接凸塊聯通；該印刷電路板基板包括與至少一該閘極內連接凸塊或該汲極內連接凸塊聯通的一匹配結構。
  28. 如申請專利範圍第27項所述之電子系統，其中於該印刷電路板基板上的該匹配結構包含分散的元件匹配。
  29. 如申請專利範圍第27項所述之電子系統，其中該穩定電路更包含一閘極穩定電路。
  30. 如申請專利範圍第27項所述之電子系統，其中該複數個場效電晶體單元中至少有兩個並聯互連以形成並聯的場效電晶體單元，且其中該並聯場效電晶體元包含在兩個場效電晶體之間的菊鏈閘極偏壓內連接。
  31. 如申請專利範圍第27項所述之電子系統，其中該半導體基板包含砷化鎵(GaAs)或氮化鎵(GaN)材料之至少一者，且其中該印刷電路板基板並不包含砷化鎵或氮化鎵。
  32. 如申請專利範圍第27項所述之電子系統，其中當單一場效電晶體之良率係小於97%時，該電子系統之直通率(rolled yield)係為90%或更高，且所有場效電晶體之總數係至少為4。
  33. 如申請專利範圍第27項所述之電子系統，其中該複數個場效電晶體單元之至少50%面積係被該複數個場效電晶體、該穩定電 路、及該閘極、源極與汲極內連接凸塊所覆蓋。
  34. 如申請專利範圍第27項所述之電子系統，其中該複數個場效電晶體單元上並無匹配結構。
  35. 如申請專利範圍第27項所述之電子系統，其中該半導體基板係位於一第一平面中，且該印刷電路板基板係位於一第二平面中，該第二平面與該第一平面並非共平面，且其中該第一平面與第二平面連接時係彼此平行。
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