TWI514926B - 在用於串聯連接發光二極體的基台之齊納二極體保護網路 - Google Patents

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TWI514926B
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Description

在用於串聯連接發光二極體的基台之齊納二極體保護網路
本發明係關於發光二極體(LED)，且特定言之，本發明係關於提供用於保護串聯連接的LED免受高瞬時電壓之一齊納二極體網路。
常見藉由並聯連接背對背齊納二極體與LED來保護LED免受靜電放電(ESD)或其它高壓瞬時信號。若跨該LED之一反向電壓高於該齊納崩潰電壓，則電流經分流通過該等齊納二極體至電源且保護該LED。此一保護電路被稱為一瞬時電壓抑制器(TVS)。
常見串聯連接互連的LED晶粒使得每一LED下降一正向電壓且該等LED在相同電流下進行操作。產生一高電壓及一低電流比產生一高電流及低電壓更為有效。此一串聯連接在高亮度應用(諸如照明及背光)中係常見的。可串聯連接許多LED晶粒以便將其等直接連接至一120 v AC市電。
先前技術圖1繪示由一相同的背對背齊納二極體組保護之一串聯連接的每一LED晶粒。圖1中，由二極體D1-Dn表示該LED晶粒，且由Q1-Q2n表示該等齊納二極體。藉由跨接腳1及2施加大於該等LED之正向電壓之總和之一電壓而接通該LED串。用於接通一InGaN LED之一最大正向壓降大約係4-5伏特。因為每組齊納二極體係相同的，所以每一齊納二極體必須具有高於所有LED之最大合併正向電壓之一崩潰電壓以便在正常操作條件下不被損壞。
在一矽基板12(亦稱為一基台)中形成該等齊納二極體係已知的，在該基板上安裝複數個串聯連接的LED晶粒。該基板12具有其之頂面上之一介電層(例如，氧化物)及該介電層上之一頂部金屬模板，該頂部金屬模板互連LED電極以形成一串聯互連。該金屬模板亦連接該等齊納二極體至該等LED電極。該金屬模板提供該矽基板上之導線及襯墊用於連接至一電源或用於連接至另一具有額外串聯連接的LED之基板。
圖2繪示背對背齊納二極體(例如，圖1中之Q1及Q2)與一LED(例如，D1)並聯之形成。通常藉由一p+矽基板12中之離子佈植n+區域16及18形成該等齊納二極體Q1及Q2。離子佈植摻雜位準對圖1中所有齊納二極體來說都係相同的，且該等齊納二極體具有相同的崩潰電壓。在區域16及18間之距離d(d對所有齊納二極體來說都係相同的)必須足夠大使得在該齊納二極體崩潰之前不發生驟回(snapback)現象。該驟回現象係在區域16及18間之崩潰之一形式。在驟回中，當由於一ESD事件或一過電壓而將足夠載體注入該p+基板基底時，接通由該n+區域16、該p+基板12及該n+區域18形成之寄生NPN電晶體。當接通該NPN電晶體時，一電流在該等區域16及18間流動，導致更多載體被注入該基底。此建立一正回饋，且該NPN電晶體閂鎖，造成更多載體流動。此形成與該LED並聯之一分流通路，其損耗功率且影響全部LED效能。藉由增加該等n+區域間之距離，由於有限的載體壽命可大大減小該NPN電晶體之增益，其阻止發生該正回饋，因此阻止驟回。
該等區域16及18間之寬度W直接影響整個齊納二極體對之串聯電阻。期望該電阻係低的使得電壓一超過崩潰電壓該齊納二極體就快速傳導一高電流。一高串聯電阻值(W係小的)限制通過該等齊納二極體之電流，所以該LED晶粒對高壓瞬時信號之保護較差。
用於每LED晶粒形成兩個齊納二極體之可用的矽基板面積係有限的，特別係對於具有一小覆蓋區(例如，1 mm2 )之一多接面LED晶粒來說。每組齊納二極體通常在其保護之LED晶粒之下或緊鄰該LED晶粒予以形成。當串聯連接越來越多的LED接面時，電源必須增加。隨著操作電壓增加，該基板p摻雜必須減小以實現在齊納崩潰電壓中之需要的增加量。因為在該等齊納二極體區域間形成通過該基板之一電流通路需要較少電荷，所以此要求在該等齊納二極體間之一較大最小間隔d以避免在該齊納二極體對崩潰之前發生驟回。因此，當在一小覆蓋區(例如，1 mm2 )內之一矽基板上串聯連接LED晶粒時，根據用於該等LED之良好瞬時電壓保護之理論上的設計標準，在用於形成該等齊納二極體之晶粒下面之矽表面積可能係不足夠的。
在處理該矽基板(一晶圓)以建立該等齊納二極體及該金屬模板之後，LED晶粒被安裝在該基板上，諸如藉由使用超音波接合以接合該等LED電極至該等基板襯墊。該等LED通常係覆晶，其等之兩個電極形成於底部上，且從頂面上發出光。接著自該等LED之頂面移除生長基板(例如，藍寶石)，諸如藉由雷射剝離或其它已知技術。此曝露該等LED之頂部n層。
精確粗糙化該曝露的n層以增加光吸收(減小內部反射)係已知的。一種蝕刻該LED表面以粗糙化其之方法係執行光電化學蝕刻(PEC蝕刻)。PEC蝕刻對InGaN LED係習知的。在一種類型PEC蝕刻處理中，該LED之頂面經電偏壓，且該LED被放置在含有偏置電極之一電解液中(例如，KOH)。接著將該LED曝露於紫外光。該UV光建立GaN中之電子電洞對，且該等電洞藉由擴散並在電場影響下遷移至表面。該等電洞在該表面與GaN及該電解液反應以打破該GaN之接合，導致該表面之受控粗糙化。該蝕刻亦移除在該生長基板/n層介面附近建立之受損GaN。
因為當連接至該等n電極之該等齊納二極體(例如，圖1中之Q2)被正向偏壓時，該p+矽基板電連接至該等LED之該曝露的n層，所以該n層在該PEC蝕刻期間可藉由經由一底部金屬電極連接一正電壓至該p+基板而被偏壓。接著一小電流自該基板流出，流經該齊納二極體、該n層、該電解液及該電解電極以執行該PEC蝕刻。
該PEC蝕刻之後，可在一晶圓級之該等LED之上形成透鏡、磷光體或其它光學元件。接著該矽晶圓被切割以分開各個基板，每一基板含有複數個串聯連接的LED接面且每一LED接面由一組齊納二極體保護。
需要一種技術來形成該矽基板中之更健全的齊納二極體，用於改良瞬時電壓抑制且該等LED之頂部半導體層能由PEC蝕刻予以蝕刻。
代替建立相同的高電壓、用於串聯連接的每一LED之一矽基板中之背對背齊納二極體，僅建立一個齊納二極體用於連接至LED間之每一節點，加上齊納二極體(「端部」齊納二極體)連接至該基板之兩個接腳(陽極及陰極襯墊)。因此，代替2n個齊納二極體(其中n等於LED數目)，僅使用n+1個齊納二極體。該等齊納二極體被指定為Q1至Qn+1，其中Q1及Qn+1係連接至該等接腳之端部齊納二極體。因此，因為該等齊納二極體共用一共同p+基板，所以該等端部齊納二極體Q1及Qn+1有效建立跨兩個接腳之背對背齊納二極體。
該等齊納二極體對不必具有相同的崩潰電壓。因為將跨兩個n+區域施加完全供應電壓(大於該等串聯LED之組合正向電壓)，所以該等端部齊納二極體Q1及Qn+1之n+區域具有最高崩潰電壓要求。該齊納二極體Q1或Qn+1之任一崩潰將分流兩個接腳間之電流。因此，該等端部齊納二極體Q1及Qn+1之n+區域必須具有充足間隔d以承受該完全電源供應電壓且阻止發生驟回。然而，用於該等齊納二極體Q1及Qn+1之n+區域通常無論如何都具有一寬間隔，因為其等連接至不同的電源接腳。因為在相鄰中間齊納二極體間之電壓差僅係一單一LED之正向電壓(例如，小於5伏特)，所以在中間相鄰的齊納二極體區域(即，Q2-Qn間之齊納二極體對)間之間隔僅需要承受跨該串之任一LED之一大約高於5伏特之電壓。驟回與此低電壓無關。所以在相鄰齊納二極體間之間隔比由用於高崩潰電壓齊納二極體之設計規則要求的更靠近的多。
因為使用較少的齊納二極體，所以每一齊納二極體相比於圖1及圖2之先前技術齊納二極體可使用更多矽面積。當傳導一ESD電流時，可加寬該等齊納二極體以減小串聯電阻，特別對於該串中之該等端部LED之n+區域(圖4中顯示及下文討論的)。而且，因為相鄰齊納二極體不需要由一距離予以隔離來承受該完全電源供應電壓，所以可減小該等齊納二極體間之間隔。此能使一大約1 mm2 陣列中之許多LED連接至下方離子佈植齊納二極體區域。對於沿該陣列之週邊之該等齊納二極體，更多矽面積可用，所以一設計者在此等區域之位置及尺寸調整中有更多靈活性。
通常，為製造之便，每一齊納二極體區域之n+摻雜濃度相同，即使該等區域之形狀及該等區域間之距離依據該等齊納二極體之電壓要求而跨該基板改變亦然。
在一實施例中，藉由蝕刻通過該等LED半導體層之溝槽且連接用於串聯之每一接面之該等LED電極而由一單一1 mm2 晶片中之獨立接面建立串聯的12-20個LED。不同的接面將形成一陣列，諸如3×4、4×4、3×6、4×5等等。接著該晶片被安裝在含有該等齊納二極體之一矽基板上用於保護該等LED接面之每一者且在同一時間提供PEC蝕刻之電通路。由於該晶片之小尺寸(例如，1 mm2 )及接面數目，該等齊納二極體必須係非常小的。取決於串長度及每一LED之操作電壓，該等串聯LED接著可直接自一市電(例如，120-220 v AC)供電。可串聯連接多個LED晶粒，每個含有許多串聯連接的LED接面。
可在相關LED之下及沿該等LED側之矽基板中形成該齊納二極體離子佈植區域，且該等離子佈植區域可具有數個LED之長度。因為在中間齊納二極體間之矽僅承受稍微高於5伏特之電壓，所以該等中間齊納二極體可一起靠近地予以放置。因此，使用一非常小的面積可建立用於所有LED接面之瞬時電壓抑制。
因為有一齊納二極體連接至該等LED之n層之每一者，所以該n層仍可通過用於PEC蝕刻之p+矽基板被偏壓。
相同或類似的元件用相同的數字標記。
作為正文前的圖文，一LED形成於一生長基板上。在使用的實例中，該LED係一基於GaN的LED(諸如一AlInGaN或InGaN LED)，用於透過綠色光產生UV。通常，使用習知技術，一相對厚n型GaN層生長於一藍寶石生長基板上。該相對厚GaN層通常包含一低溫晶核生成層及一或更多額外層以便提供用於該n型覆蓋層及活性層之一低缺陷晶格結構。接著在該厚n型層上形成一或更多n型覆蓋層，而後接續一活性層、一或更多p型覆蓋層及一p型接觸層(用於金屬化)。
對於一覆晶，蝕刻掉該等p層及活性層之部份以曝露用於金屬化之一n層。以此方式，p接觸及n接觸在該晶片之同側且可直接電附接至基台接觸襯墊。來自n金屬接觸件之電流起初側面流經該n層。
可用於本發明之其它類型的LED包含AlInGaP LED，其可產生紅色至黃色範圍中之光。
在一實施例中，該晶圓中之每一LED面積經進一步處理以將該LED劃分為一分離之pn接面陣列，諸如藉由遮罩及亁式蝕刻以移除區域間之GaN。或者，可藉由在LED位置間之離子佈植完成隔離以形成該GaN半絕緣之該等離子佈植區。
該金屬化經圖案化使得每一接面具有一組電極。此有效建立一單晶片(諸如一1 mm2 晶片)上之一分離LED陣列(例如，一3×4陣列)。當串聯連接該等LED接面時，使用一矽基板上之一金屬模板或該晶粒本身，該晶片將下降一相對大電壓(例如，3至5伏特乘以LED數)。當該晶片趨向於由一市電驅動或由一些其它高電壓電源供應驅動時，此可係有用的。
自該晶圓(作為單一LED晶粒或具有一LED結合陣列之晶粒)切割該等LED之後，接著該等LED被安裝在一矽基板晶圓上。該矽基板晶圓具有一特定p+摻雜，且藉由遮罩及離子佈植步驟在其中形成齊納二極體n+區域。遮罩一基板且佈植n型摻雜以形成任何尺寸及深度之n+區域係習知的。該基板之摻雜位準主要決定該齊納二極體接面崩潰電壓。下文參考圖4及圖5討論在一基板中形成該等齊納二極體。
在該矽基板表面上之一圖案化介電層(氧化物)表面接著被金屬化以形成用於該等LED電極之一互連模板來連接串聯連接的該等LED。該金屬模板亦連接該等齊納二極體n+區域至其等之相關聯的LED電極。
圖3係LED D1-Dn及該等齊納二極體Q1-Qn+1之串聯連接之一示意代表圖。取代2n個相同的齊納二極體(如圖1之先前技術中)，圖3中僅需要形成n+1個齊納二極體。僅有一個齊納二極體(Q2-Qn)連接至在LED D1-Dn間之節點之每一者。因為中間齊納二極體間之電壓由一單一LED之正向電壓(例如，5 v左右)所限制，所以此等中間齊納二極體n+區域可非常靠近另一者而形成(圖2中之小d)。驟回對此等低電壓不係一問題。
若在前向方向上有一ESD撞擊，則該等正向偏置LED簡單傳導電流而不受損。若在接腳1及2間之反向方向上有一ESD撞擊，則該等LED將阻止電流直到該反向電壓使該背對背齊納二極體對Q1及Qn+1崩潰。該等齊納二極體Q1及Qn+1之作用係不同的。當齊納二極體Qn+1崩潰時(下降大多數電壓)，齊納二極體Q1在其之正向偏置方向上簡單接通。該齊納二極體對Q1及Qn+1接著分流在該等接腳間之電流至電源供應。
接腳1及2可係該矽基板22(或基台)上之大金屬襯墊，其等在切割該矽基板晶圓之後連接至一電源供應且該等LED模組被安裝在一印刷電路板上。
因為該齊納二極體對Q1及Qn+1提供在該等接腳1及2間之分流，所以在崩潰之前且甚至在發生任何實質洩漏電流(以微安培之位準)之前，該等「端部」齊納二極體Q1及Qn+1需要彼此分離一距離以承受至少等於該模組之預期峰值操作電壓之一電壓。在一實施例中，有12-20個串聯連接的LED安裝在相同矽基板上(在切割該基板晶圓之後)用於直接耦接至一市電。該齊納二極體對Q1及Qn+1之崩潰電壓應大於跨該等接腳1及2之峰值市電以便在正常操作期間不崩潰或洩漏。
在一LED接面陣列下之任何齊納二極體對間，該崩潰電壓將取決於在其等間之電連接的LED接面數目。因為一LED陣列通常形成為M列×N行陣列，且該串聯連接可在一蜿蜒組態中，所以在水平方向上相鄰的齊納二極體區域可具有達到2 M乘以單獨LED正向電壓(Vf)之一電壓差。因此，在此等n+齊納二極體區域間之間隔(圖4中之距離d2)應足夠大以在洩漏或驟回之前承受2 M(Vf)來允許發生該LED陣列之正常操作。
因為n+離子佈植區域數目大約係圖1先前技術之一半，所以由該等齊納二極體使用的該矽表面積係較小的，或者可加寬該等齊納二極體以減小該等齊納二極體間之串聯電阻，或者可擴大該等齊納二極體之面積以在PEC蝕刻期間減小該偏置電壓及該n層間之電阻。該等LED及齊納二極體之佈局可採取任何形式。
因為該等齊納二極體將p+矽基板用作為一共同陽極，且該等齊納二極體連接至該LED之陰極，所以該等LED之n層可藉由施加一偏置電壓予以加偏壓以金屬化該矽基板之背面用於PEC蝕刻(關於圖5描述)。
圖4係安裝在一單一p+矽基板22上之一3×4 LED陣列30之一簡化的自上而下透視圖。該基板22仍可係一大基台晶圓之部份，該晶圓之後被切割以形成許多與圖4之模組相同的LED模組。在實線框中顯示用於每一LED 30之p及n接觸面積，且在虛線框中顯示該等n+齊納二極體區域34。
藉由一般與n+齊納二極體區域34重合之一圖案化蜿蜒金屬層串聯連接該等LED 30。該金屬層直接接觸該等齊納二極體區域且藉由齊納二極體區域外部之一介電層與該p+基板絕緣。
如先前描述，可在一單一1 mm2 晶粒中形成12個LED 30，其中藉由蝕刻或離子佈植隔離該等接面。由實線35顯示該晶粒之輪廓。或者，每一LED可係一獨立晶粒，在另一實施例中，有18個或更多串聯的LED以便由一市電AC電壓直接予以供電。
因為可僅使用13個齊納二極體區域34來保護所有12個LED不受一瞬時電壓，且形成該等中間齊納二極體之11個區域34可一起靠近地予以定位，所以可形成較大的齊納二極體(相比於先前技術)用於一減小的串聯電阻而不使用任何比圖1之2n個齊納二極體更多的總矽面積。
圖4中，在垂直配置的兩個n+齊納二極體區域34間之距離d1係非常小的，因為跨該等區域34之電壓僅係一單一LED壓降。在不同行中的區域34間之距離d2可大於d1，因為跨此等區域34之電壓可與6個LED壓降一樣高。在端部區域34間之距離d係最大的，因為該完全操作電壓係跨此等兩個區域34的。在一實施例中，該等高壓端部齊納二極體區域34形成於一不完全在晶粒下之區域中，以允許此等區域34比其它區域34寬得多而用於減小串聯電阻。該等較低電壓齊納二極體區域大體上形成於該LED陣列下方。
可沿該LED陣列之側面形成外部齊納二極體區域34(而不係完全在該LED陣列之下)，以提供更多用於該等齊納二極體之矽面積。沿該LED陣列之側面形成一些齊納二極體區域34不要求一較大基板22，因為無論如何該基板22都需要比該等LED大。
如圖4中顯示，串聯連接的兩個端部以在該金屬層上形成的健全金屬接合襯墊36及38結束，用於連接至一電源供應或連接至其它LED模組。該等襯墊36及38可在該基板22之背面且藉由透過該基板22之通孔連接至前側金屬。
在該等LED 30被安裝在該基台晶圓上且藉由雷射剝離或其它習知技術自該等LED 30上移除該生長基板(例如，藍寶石)之後，接著該等LED 30之曝露的頂部n層經受一PEC蝕刻以移除由剝離處理損壞的表面層且以可控粗糙化該表面來增加光提取。在安裝於該基台晶圓上之所有LED上同時執行此PEC蝕刻。
圖5係圖4沿直線5-5(該基板之右側)之基台晶圓部份之一簡化的橫截面圖。該等顯示的LED接面藉由蝕刻溝槽39予以電絕緣。
在LED列間形成顯示的該等n+齊納二極體區域34。該等齊納二極體共用一共同矽p+區域。
在該基板表面上形成一圖案化金屬層40，其電互連多個LED電極42且電接觸在該矽中形成的該等齊納二極體區域34。圖5中，三個LED 30藉由該金屬層40串聯連接。該金屬藉由一圖案化氧化層44與該p+矽電絕緣，其經圖案化以曝露該等齊納二極體區域34，其中藉由該金屬層40接觸該等區域34。一金屬層50形成於該基板22之背面用於該PEC蝕刻處理。
可如下文執行該等LED之曝露的n層52之PEC蝕刻。一正偏置電壓V+連接至該金屬層50。該基台晶圓浸在一電解液54中(諸如KOH)，通常用於PEC蝕刻。接著一適宜電極56被浸沒在該電解液中，且利用一負電壓V-予以加偏壓。接著一小電流自該背測金屬層50流出，流經該p+矽基板22、該等n+齊納二極體區域34、該等LED之n層52、該電解液54及該電解電極56。接著該等LED曝露於紫外光58。該UV光建立該GaN中之電子電洞對，且該等電洞在電場影響下遷移至表面。該等電洞在該表面與該GaN及該電解液反應以打破該GaN之接合，造成移除該GaN一些表面，導致受控粗糙化該表面。該表面隨時間日益變得更為多孔。在美國專利公開案2009/0045427、2008/0237619及2007/0284607中描述GaN層之PEC蝕刻，其等都讓渡給受讓人且以引用方式併入本文中。
在PEC蝕刻之後，將任何其它光學元件加至該等LED，諸如磷光體層及透鏡。接著該基台晶圓被切割以形成單獨LED模組，諸如圖4中所示。
可形成具有任何形狀之該等n+齊納二極體區域34，且該等LED 30可取代為安裝在該共同基台上之個別切方且藉由該金屬層40串聯連接。本發明致使得以用較少齊納二極體形成於一矽基台中用於瞬時電壓抑制，允許加寬/擴大該等齊納二極體用於較低串聯電阻，且對於該等中間齊納二極體，使其等一起靠近以減小需要的矽表面積。在PEC蝕刻期間增加每一齊納二極體區域之面積亦減小該電阻以縮短處理時間。
雖然已顯示並描述本發明之特定實施例，熟習此項技術者應瞭解在不背離本發明情況下可在其之較寬廣態樣中做出變化及修改，且附屬申請專利範圍包括其等之範圍，因此，所有此等變化及修改應列入本發明之真實精神及範圍。
12．．．矽基板
16．．．區域
18．．．區域
22．．．矽基板
30．．．發光二極體(LED)
34．．．齊納二極體區域
35．．．實線
36．．．襯墊
38．．．襯墊
39．．．蝕刻溝槽
40．．．圖案化金屬層
42．．．LED電極
44．．．圖案化氧化層
50．．．金屬層
52．．．曝露的n層
54．．．電解液
56．．．電極
58．．．紫外光
圖1係在一單一矽基板上串聯連接的n個相同的LED晶粒之一示意圖，其中每一LED晶粒與用於保護之一相同的齊納二極體組(總共2n個)相關聯；
圖2繪示形成背對背齊納二極體之陰極之離子佈植區域，及作為一共同陽極隔離該等齊納二極體之p+矽基板；
圖3係本發明之一實施例之一示意圖，其中跨LED連接的該等中間齊納二極體對具有遠低於連接至基板接腳之齊納二極體Q1、Qn+1之一崩潰電壓。該結構使得能夠PEC蝕刻該LED頂部半導體層；
圖4係具有12個隔離LED接面之一單晶片之一簡化的自上而下透視圖，其中該晶片安裝在含有13個齊納二極體之一矽基板上。在一實線框內顯示每一LED之p及n電極，且在虛線框中顯示該等n+齊納二極體區域；及
圖5係沿圖4中之直線5-5截取之該矽基板及晶片之一橫截面圖。
22．．．矽基板

Claims (15)

  1. 一種發光裝置，其包括：N個串聯連接的覆晶發光二極體(LED)，該等LED具有電極及半導體發光表面，其中N係三個或更多個，其中在LED間之每一連接有一節點，且其中該等LED包括具有連接至一第一電源終端之一陽極之一第一端部LED及具有連接至一第二電源終端之一陰極之一第二端部LED；及連接至該N個LED之一瞬時(transient)電壓抑制電路，其包括以其一陰極連接至該第一端部LED之陽極之一第一端部齊納二極體；以其一陰極連接至該第二端部LED之陰極之一第二端部齊納二極體；及每節點僅一個中間(intermediate)齊納二極體，其在LED間之每一連接處以其一陰極連接至其相關節點，其中所有該等齊納二極體之陽極係電連接在一起。
  2. 如請求項1之裝置，其進一步包括：一矽基台，該N個LED安裝在該基台上，該矽基台具有在其之表面中形成的連接至該第一端部LED之陽極之該第一端部齊納二極體；連接至該第二端部LED之陰極之該第二端部齊納二極體；及由每節點連接至其相關節點之該中間齊納二極體，其中該矽基台係一p+型且在該矽基台之一表面中由一n+區域形成每一齊納二極體；及一圖案化金屬層，其形成於該矽基台之一頂面上，該圖案化金屬層互連所有串聯的LED且連接該等齊納二極 體至該等LED之電極。
  3. 如請求項2之裝置，其進一步包括一金屬接觸件，其電耦接至該p+型矽基台，用於連接至一偏置電壓以在該等LED之半導體發光表面之一光電化學(PEC)蝕刻期間加偏壓於該等LED之半導體發光表面。
  4. 如請求項3之裝置，其中該等LED之該等半導體發光表面已藉由PEC蝕刻予以蝕刻。
  5. 如請求項2之裝置，其中N大於3且有複數個中間齊納二極體，其中用於相鄰中間齊納二極體之該等n+區域藉由一距離d1予以分隔，且其中該第一端部齊納二極體及該第二端部齊納二極體之該等n+區域藉由一距離d2予以分隔，其中d2大於d1。
  6. 如請求項5之裝置，其中選擇該等距離d1及d2使得該等中間齊納二極體在該裝置之一正常操作電壓下不洩漏電流。
  7. 如請求項2之裝置，其中在該瞬時電壓抑制電路中僅有N+1個齊納二極體用於該N個LED。
  8. 如請求項2之裝置，其中該N個LED係在一單一晶粒中形成的接面隔離的LED，其中該等LED之電極都形成於面對該基台之該等LED之一底面上。
  9. 如請求項2之裝置，其中該第一端部齊納二極體及該第二端部齊納二極體之該等n+區域寛於每一中間齊納二極體之n+區域。
  10. 如請求項2之裝置，其中一中間齊納二極體之每一n+區 域互連串聯的兩個LED之電極。
  11. 如請求項2之裝置，其中該N個LED包括一LED陣列。
  12. 如請求項2之裝置，其中該第一端部齊納二極體及該第二端部齊納二極體對具有高於串聯連接的N個LED串之一正常操作電壓之一崩潰電壓，且至少一些該等中間齊納二極體具有低於串聯連接的N個LED串之該正常操作電壓之一崩潰電壓。
  13. 如請求項2之裝置，其中該等中間齊納二極體之該等n+區域在該等N個LED下面形成，且該第一端部齊納二極體及該第二端部齊納二極體之大多數n+區域不在該N個LED下面形成。
  14. 如請求項2之裝置，其中在一單一晶粒中形成該N個LED，且在該單一晶粒下面形成所有中間齊納二極體，在相鄰中間齊納二極體間之距離小於用以承受跨該等相鄰中間齊納二極體之一第一電壓不致崩潰之需求距離，其中該第一電壓等於跨串聯連接的該N個LED之連接的一最大操作電壓，其中擴展該第一端部齊納二極體及該第二端部齊納二極體之至少部份超過該單一晶粒之一邊界。
  15. 一種形成一發光裝置之方法，其包括：在一矽基台(submount)上提供N個串聯連接的覆晶發光二極體(LED)，該等LED具有電極及半導體發光表面，其中N係三個或更多個，其中在LED間之每一連接有一節點，且其中該等LED包括具有連接至一第一電源終端 之一陽極之一第一端部LED及具有連接至一第二電源終端之一陰極之一第二端部LED，該矽基台具有在其中及其上形成的連接至該N個LED之一瞬時電壓抑制電路，其包括連接至該第一端部LED之陽極之一第一端部齊納二極體；連接至該第二端部LED之陰極之一第二端部齊納二極體；及每節點僅一個中間齊納二極體，其在該等LED間之每一連接處連接至其相關節點，其中該矽基台係一p+型且在該矽基台之一表面中由一n+區域形成每一齊納二極體，一圖案化金屬層，其形成於該矽基台之一頂面上，該圖案化金屬層互連所有串聯的LED且連接該等齊納二極體至該等LED之電極；連接一偏置電壓至該矽基台中之p+型材料以經由該p+材料及該等齊納二極體電偏壓於該N個LED之該等半導體發光表面；將該等半導體發光表面浸入一電解液中；及執行該等半導體發光表面之光電化學蝕刻(PEC)。
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