KR20210145553A - 발광 소자, 광원 모듈 및 발광 소자 제조 방법 - Google Patents

발광 소자, 광원 모듈 및 발광 소자 제조 방법 Download PDF

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KR20210145553A
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Abstract

상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따르면, 조명 장치의 광원으로 동작하도록 구성된 발광 소자가 제공된다. 상기 발광 소자는, 상기 발광 소자는 직육면체 형상을 갖고, 상기 발광 소자의 상기 지지 기판의 상면에 평행한 제1 방향 길이는, 상기 발광 소자의 상기 지지 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향 길이 보다 더 길다.

Description

발광 소자, 광원 모듈 및 발광 소자 제조 방법{LIGHT EMITTING DEVICE, LIGHT SOURCE MODULE AND METHOD FOR MANUFACTURING LIGHT EMITTING DEVICE}
본 개시의 기술적 사상은 발광 소자, 광원 모듈 및 발광 소자 제조 방법에 관한 것이다.
발광 소자는 발광 다이오드(Light Emitting Diode, LED) 등의 소자를 포함하며, 낮은 소비 전력, 높은 밝기, 긴 수명 등의 여러 장점을 가지고 있어 광원으로 그 사용 영역을 점점 넓혀가고 있다. 특히 최근에는 자동차용 헤드 램프나 테일 램프에 광원으로 쓰이던 기존의 할로겐 또는 제논 램프를 대체하는 수단으로 발광 소자가 각광을 받고 있다.
조명 광원으로 발광 소자를 적용하는 경우, 발광 소자의 밝기, 광 지향각, 조사각 등을 조명 상황에 맞춰 조절할 필요가 있다. 특히 자동차용 헤드 램프 또는 테일 램프의 경우, 주변 도로 상황에 따라 조명을 미세하게 조절할 수 있는 발광 소자가 요구된다.
본 개시의 기술적 사상이 해결하려는 과제는, 전기적, 기계적 손상에 강하고, 발광 효율이 높은 발광 소자를 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따르면, 조명 장치의 광원으로 동작하도록 구성된 발광 소자가 제공된다. 상기 발광 소자는, 발광 셀 영역, 패드 영역, 및 상기 발광 셀 영역 및 상기 패드 영역을 둘러싸는 가장자리 영역이 정의된 지지 기판; 상기 발광 셀 영역 상에 매트릭스 형태로 배치되고 서로 수평적으로 이격된 복수의 단위 발광 소자들; 상기 패드 영역 상에 형성된 복수의 패드들; 상기 복수의 단위 발광 소자들 상에 배치되고, 상기 단위 발광 소자들 각각에 대응되는 복수의 셀 공간들을 정의하는 격벽들; 및 상기 복수의 단위 발광 소자들 상에 배치되고 상기 복수의 셀 공간들을 채우는 복수의 형광층들을 포함하되, 상기 발광 소자는 직육면체 형상을 갖고, 상기 발광 소자의 상기 지지 기판의 상면에 평행한 제1 방향 길이는, 상기 발광 소자의 상기 지지 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향 길이 보다 더 길다.
예시적인 실시예들에 따르면 매트릭스 형태로 배치된 복수의 단위 발광 소자들을 포함하는 발광 소자가 제공된다. 상기 발광 소자는 직사각형의 평면 형상을 갖고, 상기 직사각형은 서로 수직한 제1 및 제2 변들을 포함하고, 상기 제1 변의 길이는 상기 제2 변 길이의 1.1배 내지 100배의 범위에 있고, 상기 발광 소자의 두께는 상기 제1 변 길이의 1/10 이하이고, 상기 발광 소자는, 매트릭스로 배치되고 서로 수평으로 이격된 복수의 단위 발광 소자들; 상기 복수의 단위 발광 소자들의 하면을 커버하는 제1 절연층; 상기 제1 절연층의 하면을 커버하는 제2 절연층; 상기 제2 절연층의 하면을 커버하는 제3 절연층; 상기 제3 절연층의 하면을 커버하고 평면을 포함하는 매립 절연층; 상기 매립 절연층의 상기 평면과 접하는 접착층; 및 상기 접착층과 접하는 지지 기판을 포함한다.
예시적인 실시예들에 따르면, 광원 모듈이 제공된다. 상기 광원 모듈은, 패키지 기판; 상기 패키지 기판 상에 실장되고 매트릭스 형태로 배치된 복수의 단위 발광 소자들을 포함하며, 직사각형의 평면 형상을 갖는 발광 소자 및; 상기 발광 소자를 구동하는 하나 이상의 구동 칩을 포함하되, 상기 직사각형은 서로 수직한 제1 및 제2 변들을 포함하고, 상기 제1 변의 길이는 상기 제2 변의 길이의 1.1배 내지 100배의 범위에 있고, 상기 발광 소자의 두께는 상기 제1 변 길이의 1/10 이하이다.
예시적인 실시예들에 따르면 발광 소자 제조 방법이 제공된다. 상기 방법은 발광 셀 영역, 패드 영역 및 가장자리 영역이 정의된 기판 상에 순차적으로 적층된 제1 도전형 반도체 층, 활성층, 및 제2 도전형 반도체 층을 포함하는 적층 구조를 형성하는 단계; 상기 적층 구조를 식각하여 상기 발광 셀 영역 상의 상기 제1 도전형 반도체 층의 상면을 노출시키는 제1 식각부들 및 상기 가장자리 영역 상의 상기 제2 도전형 반도체 층의 상면을 노출시키는 제2 식각부들을 형성하는 단계; 상기 적층 구조를 식각하여 상기 발광 셀 영역 상의 상기 기판의 상면을 노출시키고, 서로 수평으로 이격된 복수의 단위 발광 구조들을 형성하는 단계; 상기 복수의 단위 발광 구조들 및 상기 기판 상에 제1 절연층을 형성하는 단계; 상기 발광 셀 영역 및 상기 패드 영역 상의 상기 제1 절연층을 부분적으로 제거하여 상기 제2 도전형 반도체 층의 상면을 노출시키는 단계; 상기 발광 셀 영역 상에서 상기 제2 도전형 반도체 층과 접하는 제1 전극 및 상기 패드 영역 상에서 상기 제2 도전형 반도체 층과 접하는 패드를 형성하는 단계; 상기 복수의 단위 발광 구조들 상에 매립 절연층을 형성하는 단계; 상기 매립 절연층 상에 지지 기판을 접착하는 단계; 상기 기판을 식각하여 상기 복수의 단위 발광 구조들을 수평적으로 둘러싸는 제1 및 제2 격벽들을 형성하는 단계; 및 상기 제1 및 제2 격벽에 의해 정의된 셀 공간 내에 형광층을 제공하는 단계를 포함한다.
예시적인 실시예들에 따른 발광 소자는 물리적 스트레스에 대한 저항이 최적화된 치수(Dimension)를 갖는바, 칩의 휨에 따른 불량을 방지할 수 있다. 또한, 발광 소자는, 발광 소자의 외주를 따라 형성되는 펜스들을 포함하는바, 웨이퍼 레벨 제조 이후 개별 칩으로 분리하는 과정에서 가장자리에서 발생하는 깨짐이 패드 영역 및 발광 셀 영역으로 전파되는 것은 방지할 수 있다. 나아가, 상기 발광 소자에 형성된 LED(Light emitting diode)들 각각은 제너 다이오드와 병렬로 연결되는바, 역방향 항복 현상(Break Down)을 방지할 수 있다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 광원 모듈의 구성을 설명하기 위한 블록도들이다.
도 2a는 예시적인 실시예들에 따른 광원 모듈의 구성을 설명하기 위한 사시도이다.
도 2b은 도 2a의 절단선 I-I'을 따라 취한 단면도이다.
도 3a는 예시적인 실시예들에 따른 발광 소자의 구성을 설명하기 위한 평면도이다.
도 3b는 도 3a의 절단선 II-II'을 따라 취한 단면도이다.
도 3c는 도 3a의 부분을 확대 도시한 부분 평면도이다.
도 4a 내지 도 4d는 예시적인 실시예들에 따른 발광 소자에 포함된 패드들을 설명하기 위한 도면들이다.
도 5a 내지 도 6b는 예시적인 실시예에 따른 발광 소자에 포함된 단위 발광 소자들 및 패드들의 연결 관계를 설명하기 위한 회로도이다.
도 7a 내지 도 7p은 예시적인 실시예에 따른 발광 소자의 제조 방법을 공정 순서에 따라 설명하기 위한 단면도들이다.
도 8a 내지 도 8d는 예시적인 실시예들에 따른 발광 소자를 설명하기 위한 단면도들이다.
도 9는 예시적인 실시예들에 따른 조명 장치를 개략적으로 나타내는 사시도이다.
도 10a는 다른 예시적인 실시예들에 따른 발광 소자를 설명하기 위한 단면도이다.
도 10b는 도 10a의 버퍼 구조를 확대한 부분 단면도이다.
도 11a는 예시적인 실시예들에 따른 발광 소자를 설명하기 위한 개략적인 도면이다.
도 11b는 본 발명의 일 실시예에 따른 운송 수단을 나타낸 사시도이다.
도 11c는 운송 수단의 비전 인식 장치에 의하여 인식된 풍경 모습을 나타낸 개략도이다.
도 11d는 인식된 풍경 모습에서 헤드램프 모듈에서 방출된 빛이 도달하는 범위를 나타낸 개념도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 예시적인 실시예들에 따른 광원 모듈의 구성을 설명하기 위한 블록도이다.
도 1a를 참조하면, 광원 모듈(10)은 발광 소자(100) 및 LED 구동부(200)를 포함할 수 있다.
발광 소자(100)는 복수의 발광 셀들을 포함하는 LED 어레이를 포함할 수 있다. 예시적인 실시예들에 따르면, 발광 소자(100)를 구성하는 LED 어레이는 복수의 서브 어레이들(101)을 포함할 수 있다. 서로 다른 서브 어레이들(101)에 포함된 발광 셀들(LC, 도 3a 참조)은 서로 전기적으로 분리될 수 있다.
LED 구동부(200)는 전원부와 연결될 수 있다. 전원부는 발광 소자(100)가 동작하는 데에 필요한 전력을 생성하여 발광 소자(100)로 제공할 수 있다. 예시적인 실시예들에 따르면, 광원 모듈(10)이 자동차용 헤드 램프일 수 있고, 전원부는 자동차에 탑재된 배터리일 수 있다. 다른 예시적인 실시예들에 따르면, 광원 모듈(10)은 가정용, 사업용 조명기구일 수 있고, 광원 모듈(10)은 교류 전원을 생성하는 파워 서플라이, 상기 교류 전원을 정류하여 직류 전원을 생성하는 정류회로 및 전압 레귤레이터 회로 등을 더 포함할 수 있다.
LED 구동부(200)는 복수의 구동 칩들(210)을 포함할 수 있다. 복수의 구동 칩들(210) 각각은 집적 회로 칩(Integrated Circuit, IC)으로 구현될 수 있다.
복수의 구동 칩들(210)은 발광 소자(100)에 포함되는 LED 어레이를 구동시킬 수 있다. 일 실시예에서, 복수의 구동 칩들(210) 각각은, 복수의 서브 어레이들(101) 중 대응되는 서브 어레이들(101)과 전기적으로 연결될 수 있다. 복수의 구동 칩들(210) 각각은, 대응되는 서브 어레이들(101)에 포함된 발광 셀들의 동작을 제어할 수 있다. 일 실시예에서, 복수의 구동 칩들(210)의 수는 발광 소자(100)에 포함되는 복수의 서브 어레이들(101)의 수와 동일할 수 있으나, 이에 한정되는 것은 아니다. 복수의 구동 칩들(210)의 수와 복수의 서브 어레이들(101)의 수는 서로 다를 수도 있다.
도 1b는 다른 예시적인 실시예들에 따른 광원 모듈의 구성을 설명하기 위한 블록도이다.
설명의 편의상 도 1a와 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 1b를 참조하면, 발광 소자(100)에 포함된 발광 셀들은 단일의 LED 어레이(101')를 구성할 수 있다. 단일의 LED 어레이(101')에 포함된 각각의 발광 셀들은 서로 직간접적으로 전기적으로 연결되도록 구성될 수 있다. 이에 따라, LED 구동부(200)에 포함된 구동 칩(210')은 단일로 제공될 수 있으나 이에 제한되는 것은 아니다. 예컨대, 구동 칩(210')은 복수로 제공될 수도 있다.
도 2a는 예시적인 실시예들에 따른 광원 모듈의 구성을 설명하기 위한 사시도이다.
도 2b은 도 2a의 절단선 I-I'을 따라 취한 단면도이다.
도 2a 및 도 2b를 참조하면, 광원 모듈(10)은 기판(PCB)상에 실장되는 발광 소자(100) 및 복수의 구동 칩들(210_1~210_9)을 포함할 수 있다. 일부 실시예들에 따르면, 발광 소자(100)는 단일의 칩으로 구현될 수 있다.
X 방향 및 Y 방향은 기판(PCB)의 상면과 평행하고 서로 수직한 두 방향으로 정의하고, 제Z 방향은 기판(PCB)의 상면과 수직한 방향으로 정의한다.
발광 소자(100)는 위에서 볼 때, 대략 직사각형 형상을 가질 수 있다. 상기 직사각형의 제1 변의 길이, 즉 발광 소자(100)의 X 방향 폭(lx)은 상기 직사각형의 제2 변의 길이, 즉 발광 소자(100)의 Y 방향 폭(ly)보다 더 길 수 있다. 예시적인 실시예들에 따르면, 발광 소자(100)의 X 방향 폭(lx)은 Y 방향 폭(ly)의 약 1.1배와 같거나, Y 방향 폭(ly)의 약 1.1배 보다 더 클 수 있다. 예시적인 실시예들에 따르면, 발광 소자(100)의 X 방향 길이(lx)는 Y 방향 길이(ly)의 약 100배와 같거나 Y 방향 길이(ly)의 약 100배 보다 더 작을 수 있다. 예시적인 실시예들에 따르면, 발광 소자(100)의 두께(T)(즉, Z 방향 길이)는 수십 내지 수백 ㎛일 수 있다. 예시적인 실시예들에 따르면, 발광 소자(100)의 두께(T)는 발광 소자(100)의 X 방향 폭(lx)의 폭의 약 1/10 이하일 수 있다. 후술하듯, 발광 소자(100)의 X 방향에 평행한 가장자리들 각각, 즉 상기 직사각형의 제1 변들에 인접하게 복수의 패드들(144, 도 3a 참조)이 형성될 수 있다. 상술된 치수(Dimension)를 갖는 발광 소자(100)는 물리적 스트레스에 대한 저항이 최적화된 치수를 갖는바, 발광 소자(100)의 휨을 최소화할 수 있다.
발광 소자(100)는 복수의 발광 셀들이 배치되는 LED 어레이를 포함할 수 있다. LED 어레이는 복수의 서브 어레이들(SA1~SA9)로 분류될 수 있다. 도 2a에서는 9개의 서브 어레이들(SA1~SA9)이 도시되어 있으나, 이는 예시적인 것으로서 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 광원 모듈(10)에 포함된 서브 어레이들의 개수 및/또는 배치는 필요에 따라 달라질 수 있다.
복수의 서브 어레이들(101) 각각은 서로 전기적으로 분리될 수 있다. 즉, 서로 다른 어레이들에 포함된 발광 셀들은 서로 전기적으로 절연될 수 있다.
예시적인 실시예들에 따르면, 발광 소자(100)에서 복수의 서브 어레이들(SA1~SA9)은 2행으로 배열될 수 있다. 예를 들어, 제1 내지 제4 서브 어레이들(SA1~SA4)은 제1행에 X 방향을 따라 순서대로 배치될 수 있고, 제5 내지 제9 서브 어레이들(SA5~SA9)은 제2행에 X 방향을 따라 역순으로 배치될 수 있다. 복수의 서브 어레이들(SA1~SA9)이 2행으로 배열됨에 따라, 발광 소자(100)와 복수의 구동 칩들(210_1~210_9)을 연결하기 위한 복수의 패드들이 용이하게 형성될 수 있다.
복수의 구동 칩들(210_1~210_9) 각각은 대응되는 서브 어레이에 포함된 발광 셀들이 동작할 수 있도록 제어할 수 있다. 예를 들어, 제1 구동 칩(210_1)은 제1 서브 어레이(SA1)와 전기적으로 연결될 수 있고, 제1 서브 어레이(SA1)의 동작을 제어할 수 있다. 제2 구동 칩(210_2)은 제2 서브 어레이(SA2)와 전기적으로 연결될 수 있고, 제2 서브 어레이(SA2)의 동작을 제어할 수 있다.
광원 모듈(10)은 외부로부터 광원 모듈(10)이 동작하기 위해 필요한 신호들이 수신되는 입력부(300)를 더 포함할 수 있다. 복수의 구동 칩들(210_1~210_9)은 입력부(300)로부터 수신된 제어 신호(CS)를 수신할 수 있고, 제어 신호(CS)에 기초하여 발광 소자(100)의 동작을 제어할 수 있다. 예를 들어, 복수의 서브 어레이들(SA1~SA9) 중 중앙부에 배치된 제2, 제3 및 제7 서브 어레이들(SA2, SA3, SA7)만 발광하도록 하는 제어 신호(CS)가 입력부(300)로부터 수신되는 경우, 제2, 제3 및 제7 구동 칩들(210_2, 210_3, 210_7)은 각각 제2, 제3 및 제7 서브 어레이들(SA2, SA3, SA7)로 전압을 인가할 수 있다. 복수의 구동 칩들(210_1~210_9)은 입력부(300)로부터 구동 전력을 더 수신할 수도 있다.
복수의 구동 칩들(210_1~210_9)은 대응되는 서브 어레이들(SA1~SA9)과 인접하게 배치될 수 있다. 예를 들어, 발광 소자(100)에서 제1 내지 제4 서브 어레이들(SA1~SA4)은 X 방향을 따라 순서대로 배치되는바, 이에 대응되는 제1 내지 제4 구동 칩들(210_1~210_4)도 X 방향을 따라 순서대로 배치될 수 있다. 발광 소자(100)에서 제5 내지 제9 서브 어레이들(SA5~SA9)은 X 방향을 따라 역순으로 배치되고, 이에 대응되는 제5 내지 제9구동 칩들(210_5~210_9)도 제1 방향의 을 따라 역순으로 배치될 수 있다. 이에 따라, 대응되는 복수의 구동 칩들(210_1~210_9)과 복수의 서브 어레이들(SA1~SA9)이 서로 인접하게 배치되는바, 이들을 전기적으로 연결하기 위한 배선 형성 및/또는 와이어의 형성이 용이해질 수 있다.
일 실시예에서, 복수의 구동 칩들(210_1~210_9)의 수는 복수의 서브 어레이들(SA1~SA9)의 수와 동일할 수 있으나 이에 제한되지 않는다. 예컨대, 둘 이상의 구동 칩들이 하나의 서브 어레이와 연결되어 하나의 서브 어레이를 제어할 수도 있고, 하나의 구동 칩이 둘 이상의 서브 어레이들에 연결되어 상기 둘 이상의 서브어레이들을 제어할 수도 있다.
일 실시예에서, 복수의 구동 칩들(210_1~210_9)은 순차로 연결될 수 있다. 예를 들어, 제1 구동 칩(210_1)은 제2 구동 칩(210_2)과 전기적으로 연결되고, 제2 구동 칩(210_2)은 제1 구동 칩(210_1) 및 제3 구동 칩(210_3)과 전기적으로 연결되고, 제3 구동 칩(210_3)은 제2 구동 칩(210_2) 및 제4 구동 칩(210_4)과 전기적으로 연결될 수 있다. 제1 구동 칩(210_1)은 입력부(300)로부터 제어 신호(CS)를 수신하여, 제2 구동 칩(210_2)으로 전송할 수 있고, 제2 구동 칩(210_2)은 제1 구동 칩(210_1)로부터 제어 신호(CS)를 수신하여, 제3 구동 칩(210_3)으로 전송할 수 있다.
발광 소자(100)는 기판(PCB)의 중심 영역(CA_P)에 실장될 수 있고, 복수의 구동 칩들(210_1~210_9)은 발광 소자(100)를 둘러싸도록 기판(PCB)의 주변 영역들(PA_P1, PA_P2)에 배치될 수 있다. 예를 들어, 제1 내지 제4 구동 칩들(210_1~210_4)은 제1 주변 영역(PA_P1)에 배치될 수 있고, 제5 내지 제9 구동 칩들(210_5~210_9)은 제2 주변 영역(PA_P2)에 배치될 수 있다. 복수의 구동 칩들(210_1~210_9)이 발광 소자(100)를 둘러싸도록 기판(PCB)의 주변 영역들(PA_P1, PA_P2)에 배치됨에 따라, 복수의 구동 칩들(210_1~210_9)과 복수의 서브 어레이들(SA1~SA9)을 전기적으로 연결하기 위한 배선의 형성 또는 와이어의 형성이 용이해질 수 있다.
일 실시예에서, 제1 및 제2 주변 영역들(PA_P1, PA_P2)은 X 방향을 따라 연장될 수 있다. 제1 및 제2 주변 영역들(PA_P1, PA_P2)은 중심 영역(CA_P)을 사이에 두고 Y 방향으로 이격될 수 있다. 일 실시예에서, 발광 소자(100) 및 복수의 구동 칩들(210_1~210_9)은, 기판(PCB)의 상면과 평행한 방향(예를 들어, X 방향 또는 Y 방향)으로 서로 오버랩될 수 있다.
예시적인 실시예들에 따르면, 발광 소자(100)와 구동 칩들(210_1~210_9)이 별도의 칩으로 구현됨에 따라, 복수의 구동 칩들(210_1~210_9)은 발광 소자(100)에 포함된 복수의 발광 셀들의 구조와 무관하게 설계될 수 있다. 이에 따라, 복수의 구동 칩들(210_1~210_9)을 효율적으로 설계할 수 있다.
또한, 발광 소자(100)가 하나의 LED 칩으로 구현되고, 광원 모듈(10)의 중심 영역(CA_P)에 배치됨에 따라 광원 모듈(10)이 방출하는 빛이 중심 영역(CA_P)에 집중될 수 있다. 방출되는 빛이 중심 영역(CA_P)에 집중됨으로써, 집광하기 위한 별도의 구성(예를 들어, 렌즈)의 수가 감소될 수 있다. 렌즈의 감소로 인해 광 손실이 감소되는바, 광원 모듈(10)은 높은 발광 효율을 가질 수 있다.
발광 소자(100) 및 복수의 구동 칩들(210)은 기판(PCB) 상에 실장될 수 있다. 기판은 예컨대, 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 일 예에서, 기판(PCB)은 금속 및/또는 금속화합물을 포함할 수 있다. 기판(PCB)은 예컨대 MCPCB(Metal-Core Printed Circuit Board)일 수 있고, 구리(Cu)를 포함할 수 있다.
다른 예에서, 기판(PCB)은 플렉서블하고, 다양한 모양으로 변형이 용이한 연성회로기판(FPCB)일 있다. 다른예에서, 기판(PCB)은 일반적인 FR4 타입의 인쇄회로기판일 수 있고, 에폭시, 트리아진, 실리콘, 및 폴리이미드 등을 함유하는 수지 물질을 포함하거나, 실리콘 나이트라이드, AlN, Al2O3 등의 세라믹 물질을 포함할 수도 있다.
기판(PCB)의 하부에는 방열 부재(530)가 배치될 수 있다. 방열 부재(530) 는 히트 싱크의 일종으로 기판(PCB)을 지지하고, 발광 소자(100)에서 발생된 열을 외부로 방출할 수 있다. 방열 부재(530)는 방열 효율의 향상을 위해 열전도율이 우수한 재질(예컨대, 금속)로 이루어질 수 있다.
방열 부재(530)는 다양한 형상을 가질 수 있다. 예를 들어, 기판(PCB)의 아래 방향으로 돌출되는 돌출부를 복수개 포함하는 요철 구조를 포함할 수 있으나 이에 제한되지 않는다. 방열 부재(530)가 요철 구조를 포함하는 경우, 공기 등과 접촉 면적이 증가함으로써 열 방출 효율이 제고될 수 있다.
기판(PCB)의 일부 영역 상에, 예를 들어, 중심 영역(CA_P)에는 본딩 금속층(510)이 배치될 수 있다. 본딩 금속층(510)은 발광 소자(100)를 기판(PCB)와 결합시킬 수 있다.
기판(PCB)의 주변 영역들(PA_P1, PA_P2) 상에 MIM(Metal Insulator Metal) 구조의 배선층(520)이 배치될 수 있고, 상기 배선층(520) 상에 복수의 구동 칩들(210_1~210_9)이 실장될 수 있다. 예시적인 실시예들에 따르면, 절연층(520)의 두께는 약 1μm 내지 약 30 μm의 범위에 있을 수 있으나 이에 제한되지 않는다.
발광 소자(100)가 발광하는 발광면(예를 들어, Z 방향과 수직한 면) 상에 발광 소자(100)와 복수의 구동 칩들(210_1~210_9)을 연결하는 패드들이 형성될 수 있다. 상기 패드들과 연결되는 본딩 와이어(400)를 통해 복수의 구동 칩들(210_1~210_9) 각각은 발광 소자(100)에 전기적으로 연결될 수 있다.
본딩 와이어(400)는 레진 등의 물질을 포함하는 봉지재(540)에 의해 절연되고 보호될 수 있다. 봉지재(540)는 기판(PCB) 상의 발광 소자(100)과 배선층 사이에 제공될 수 있다. 경우에 따라, 봉지재(540)는 생략될 수도 있다.
도 3a는 예시적인 실시예들에 따른 발광 소자의 구성을 설명하기 위한 평면도이다.
도 3b는 도 3a의 절단선 II-II'을 따라 취한 단면도이다.
도 3c는 제5 서브 어레이(SA_5)의 부분(por)을 개략적으로 도시한 평면도이다.
도 3a 내지 도 3c를 참조하면, 발광 소자(100)는 복수의 발광 셀들(LC)이 형성되는 발광 셀 영역(LCR) 및 복수의 패드들(144)이 형성되는 패드 영역(PDR)을 포함할 수 있다. 발광 셀 영역(LCR)은 발광 소자(100)의 대략 중심 영역에 배치될 수 있다. 패드 영역들(PDR)은 X 방향을 따라 연장되며, 발광 소자(100)의 가장자리에 인접하게 배치될 수 있다. 도 3a에서, 방향에 대한 정의는 도 2a에서와 동일하다. 도 3a의 발광 셀 영역에서 굵은 실선은 서브 어레이들(SA5)을 서로 구분하기 위한 것이고, 얇은 실선은 서브 어레이 내의 발광 셀들(LC)을 서로 구분하기 위한 것이다.
패드 영역들(PDR)은 발광 셀 영역(LCR)을 사이에 두고 Y 방향으로 서로 이격될 수 있다. 제1 내지 제3 펜스들(171, 172, 173)은 발광 셀 영역(LCR) 및 패드 영역(PDR)을 둘러싸는 가장자리 영역(ER)에 형성될 수 있다. 제2 펜스(172)는 제1 펜스(171)를 둘러쌀 수 있고, 제3 펜스(173)는 제2 펜스(172)를 둘러쌀 수 있다.
제1 내지 제3 펜스들(171, 172, 173)은 제1 내지 제3 절연층들(131, 133, 135)을 포함할 수 있다. 제1 내지 제3 펜스들(171, 172, 173)은 매립 절연층(137)을 더 포함할 수도 있다. 제1 내지 제3 펜스들(171, 172, 173)은 제1 내지 제3 절연층들(131, 133, 135)이 Z 방향으로 돌출된 구조를 포함할 수 있다. 제1 내지 제3 펜스들(171, 172, 173)은 지지 구조(155)으로부터 멀어질수록 폭이 좁아지는 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 제1 내지 제3 펜스들(171, 172, 173)의 상면은 활성층(124)의 상면보다 더 높은 레벨에 있을 수 있다. 예시적인 실시예들에 따르면, 제1 내지 제3 펜스들(171, 172, 173)의 상면은 제1 식각부들(E1) 내의 제1 절연층(131) 의 상면과 실질적으로 동일한 레벨에 있을 수 있다.
제1 내지 제3 펜스들(171, 172, 173)이 형성됨에 따라, 가장자리 영역(ER) 상의 발광 소자(100)의 두께가 증가할 수 있고, 외부 충격에 대한 저항력이 강도가 제고될 수 있다. 이에 따라 발광 소자(100)의 제조 공정에서 성장 기판에 둘 이상의 발광 소자(100)를 형성한 이후, 다이싱 공정을 통해 각각의 발광 소자(100)를 개별화할 때, 제1 내지 제3 펜스들(171, 172, 173)은 깨짐(Break)이 발광 셀 영역(LCR) 및 패드 영역(PDR)까지 전파되는 것을 방지할 수 있다.
예시적인 실시예들에 따르면, 복수의 서브 어레이들(SA1~SA9)은 서로 다른 크기를 가질 수 있다. 예시적인 실시예들에 따르면, 복수의 서브 어레이들(SA1~SA9)은 서로 다른 숫자의 발광 셀들(LC)을 포함할 수 있다. 예를 들면, 제1 및 제4 서브 어레이들(SA1, SA4)은 11개의 발광 셀들(LC)을 포함할 수 있고, 제2, 제3, 제5, 제6, 제8 및 제9 서브 어레이들(SA2, SA3, SA5, SA6, SA8, SA9)은 12개의 발광 셀들(LC)을 포함할 수 있으며, 제7 서브 어레이(SA7)는 8개의 발광 셀(LC)을 포함할 수 있으나 이에 제한되는 것은 아니다. 발광 셀들(LC)은 매트릭스를 구성하도록 X 및 Y 방향을 따라 정렬되어 배치될 수 있다.
예시적인 실시예들에 따른 발광 소자(100)는 서브 어레이(SA1~SA7) 각각에 포함되는 발광 셀들의 수를 다양하게 구성함으로써, 발광 소자가 구비되는 제품의 배광 형태에 대응하는 발광 셀들의 배치가 가능하다. 예시적인 실시 예에서, 발광 소자(100)는 발광 셀 영역(LCR)의 대략 중앙에 배치되고, 다른 셀 블록에 비해 상대적으로 적은 수의 발광 셀들을 포함하는 제7 서브 어레이(SA7)을 포함할 수 있다. 발광 소자(100)가 차량용 조명 장치의 광원 모듈에 채용되는 경우, 발광 소자(100)를 포함하는 광원 모듈은 사용자가 주행하는 방향으로 사용자 정면의 중앙 영역은 빛을 상대적으로 강하게 조사할 필요가 있으므로, 발광 셀 영역(LCR)의 중앙에 배치되는 서브 어레이, 예컨대, 제7 서브 어레이(SA7) 셀 블록에 상대적으로 높은 전류를 요구할 수 있다. 예시적인 실시예들에 따르면, 발광 셀 영역(LCR)의 대략 중앙에 배치되는 제7 서브 어레이(SA7)가 상대적으로 적은 수의 발광 셀들(LC)을 포함하는바, 높은 전류가 인가되더라도 제7 서브 어레이(SA7)에 의한 전체 전력 소모를 감소시킬 수 있다.
또는 예시적인 실시 예에서, 발광 소자(100)는 발광 셀 영역(LCR)의 외곽에 배치되고, 다른 셀 블록에 비해 적은 수의 발광 셀을 포함하는 제1 및 제4 서브 어레이들(SA1, SA4) 포함할 수 있다. 발광 소자(100)가 차량용 조명 장치의 광원 모듈에 채용되는 경우, 사용자가 주행하는 방향에서 사용자 정면의 상부 외곽 영역은 빛을 조사할 필요성이 낮을 수 있다. 발광 셀 영역(LCR)의 외곽에 배치되는 제1 및 제4 서브 어레이들(SA1, SA4)에 포함된 발광 셀(LC)의 개수를 다른 서브 어레이들(SA2, SA3, SA5, SA6, SA8, SA9)에 비해 상대적으로 적게 함으로써, 발광 소자(100)를 포함하는 광원 모듈은 불필요한 영역에 별도로 빛을 조사하지 않을 수 있다.
패드 영역들(PAR)은 및 발광 셀 영역(LCR)은 수평적으로 이격되어 Z 방향으로 서로 오버랩되지 않을 수 있다. 발광 소자(100)는 수평적으로 서로 이격된 패드 영역(PDR) 및 발광 셀 영역(LCR)을 포함하는바, 발광 셀 영역(LCR) 내부의 발광 셀들(LC)의 밀도가 높아질 수 있다. 또한, 발광 소자(100)의 가장자리와 인접한 패드 영역(PDR)에 복수의 패드들(144)이 배치되는바, 구동 칩들과 복수의 패드들(144)을 연결하기 위한 본딩 와이어(400)의 형성이 용이할 수 있다. 도 3a에서, 각 패드 영역(PDR) 내에 복수의 패드들(144)이 2 행을 이루며 지그재그로 배치된 것으로 도시되었으나, 이는 예시를 위한 것으로서 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 예컨대, 복수의 패드들은 1행으로 정렬되어 배치될 수도 있다.
일 실시예들에서, 평면도에서 발광 셀 영역(LCR)은 발광 소자(100)의 전체 면적의 절반이상을 가질 수 있다. 예컨대, 발광 셀 영역(LCR)의 평면 면적은 발광 소자(100)의 전체 평면 면적의 약 50% 내지 약 90%의 범위에 있을 수 있다.
발광 셀 영역(LCR) 상에는 복수의 발광 셀들(LC)이 매트릭스 형태로 배치될 수 있다. 각각의 발광 셀들(LC)은 단위 발광 소자들(120U)을 포함할 수 있다. 복수의 발광 셀들(LC) 각각은, 복수의 서브 어레이들(SA1~SA9)중 어느 하나에 포함될 수 있다. 복수의 발광 셀들(LC) 각각은 X 방향의 폭 및 Y 방향의 폭은, 예컨대 약 10 ㎛ 내지 수 mm의 범위에 있을 수 있나, 이에 제한되는 것은 아니다.
패드 영역(PDR) 내에 패드들(144)이 배치될 수 있다. 상기 패드들(144)은 단위 발광 소자들(120U) 중 적어도 어느 하나와 전기적으로 연결되도록 구성될 수 있다.
제1 및 제2 격벽들(111, 112)은 단위 발광 소자들(120U) 위에 배치될 수 있다. 위에서 볼 때 제1 및 제2 격벽들(111, 112)은 복수의 단위 발광 소자들(120U) 각각을 둘러쌀 수 있다. 설명의 편의상 제1 격벽(111)과 제2 격벽(112)을 별도의 구성 요소로 지칭하였으나, 이들은 연속된 단일의 구조일 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 및 제2 격벽들(111, 112)은 서로 분리된 구조일수도 있다. 예시적인 실시예들에 따르면, 제1 및 제2 격벽들(111, 112)은 각각 실리콘(Si), 실리콘 카바이드(SiC), 사파이어(sapphire), 갈륨 질화물(GaN) 중 어느 하나를 포함할 수 있다.
제1 및 제2 격벽들(111, 112)은 발광 셀들(LC) 각각의 상면 형상이 라운드진 사각형이 되도록 라운드진 모서리 형상을 가질 수 있다. 이에 따라, 격벽(111, 112)에 크랙이 형성되는 것을 방지할 수 있는바, 발광 소자(100)의 신뢰성이 제고될 수 있다.
제1 격벽(111)은 복수의 발광 셀들(LC)을 구분하도록 발광 셀 영역(LCR) 내에서 복수의 발광 셀들(LC) 사이로 연장될 수 있다. 제2 격벽(112)은 발광 셀 영역(LCR)의 외주(periphery)에서 연장될 수 있다. 위에서 볼 때, 제2 격벽(112)은 제1 격벽(111)을 둘러쌀 수 있다. 제1 격벽(111)의 수평 방향(예를 들어, Y 방향)의 폭인 제1 폭(W1)은, 제2 격벽(112)의 수평 방향(예컨대, Y 방향) 폭인 제2 폭(W2)보다 더 작을 수 있다. 예를 들어, 제1 폭(W1)은 약 10 ㎛ 내지 약 100 ㎛의 범위에 있을 수 있고, 제2 폭(W2)은 약 10 ㎛ 내지 약 1 mm의 범위에 있을 수 있다. 예시적인 실시예들에 따르면, 발광 셀 영역(LCR)의 둘레를 따라 비교적 큰 폭을 갖는 제2 격벽(112)이 배치되는바, 발광 소자(100)의 구조적 안정성이 향상될 수 있다. 발광 소자(100)가 예컨대 차량용 헤드 램프의 광원으로 사용되는 경우, 제1 및 제2 격벽들(111, 112)로 인해 외부 충격에 대한 저항력이 제고되는바, 발광 소자(100)의 신뢰성이 제고될 수 있다.
제1 및 제2 격벽들(111, 112)에 의해 복수의 셀 공간(CU)이 정의될 수 있다. 제1 및 제2 격벽들(111, 112)은 제3 식각부들(E3)과 수직으로 오버랩될 수 있다. 제1 및 제2 격벽들(111, 112)의 하면은 제1 절연층(131)의 상면과 접촉할 수 있다.
반사층(161)은 제1 및 제2 격벽들(111, 112)의 측벽 상에 배치될 수 있다. 반사층(161)은 복수의 단위 발광 소자들(120U)에서 방출되는 광을 반사할 수 있다. 제1 격벽(111)의 양 측벽 및 제2 격벽(112)의 측벽 중 셀 공간(CU)을 대향하는 측벽 상에는 반사층(161)이 형성될 수 있다. 한편, 제2 격벽(112)의 측벽 중 패드 영역(PDR)을 향하는 측벽 상에는 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 알루미늄 산화물 등을 포함하는 절연 라이너(166)가 형성될 수 있다.
예시적인 실시예들에서, 반사층(161)은 Ag, Al, Ni, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn, 및 이들의 조합을 포함하는 금속층일 수 있다. 다른 실시예들에서, 반사층(161)은 티타늄 산화물 또는 알루미늄 산화물 등의 금속 산화물이 함유된 PPA(polyphthalamide)와 같은 수지층일 수 있다. 다른 실시예들에서, 반사층(161)은 분산 브래그 반사층(distributed Bragg reflector layer)일 수 있다. 예를 들어, 상기 분산 브래그 반사층은 굴절율이 다른 복수의 절연막이 수 내지 수백 회 반복하여 적층된 구조를 가질 수 있다. 상기 분산 브래그 반사층 내에 포함되는 상기 절연막은 각각 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등의 산화물 또는 질화물 및 그 조합을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 격벽들(111, 112) 및 반사층(161)은 하나의 발광 셀(LC)에서 방출되는 빛이 인접한 발광 셀(LC)로 혼입되는 것(이하 셀간 간섭)을 방지할 수 있다. 이에 따라, 발광 소자(100)의 콘트라스트 특성이 우수할 수 있다. 또한 단위 발광 소자들(120U) 각각은 제3 식각부들(E3)에 의해 서로 완전히 분리됨에 따라, 셀간 간섭을 방지할 수 있고, 발광 소자(100)의 콘트라스트 특성이 우수할 수 있다.
복수의 단위 발광 소자들(120U)의 상면 상의 복수의 셀 공간(CU) 내부에는 형광층(180)이 배치될 수 있다. 도 3b에 예시적으로 도시된 바와 같이, 형광층(180)은 복수의 셀 공간(CU)을 실질적으로 완전히 채울 수 있다. 형광층(180)의 상면 레벨은 제1 및 제2 격벽들(111, 112)의 상면 레벨과 동일할 수 있다. 형광층(180)은 실질적으로 평탄한 상면 또는 요철이 형성된 상면을 가질 수 있다.
복수의 형광층들(180)은 복수의 단위 발광 소자들(120U)로부터 방출되는 빛의 색(즉, 파장)을 변환시킬 수 있다. 복수의 형광층들(180)은 형광체가 분산된 수지 또는 형광체를 함유하는 필름을 포함할 수 있다. 예를 들어, 복수의 형광층들(180)은 형광체 입자들이 설정된 농도로 균일하게 분산된 형광체 필름을 포함할 수 있다. 상기 형광체 입자들은 복수의 단위 발광 소자들(120U)로부터 방출되는 광의 파장을 변환시키는 파장 변환 물질일 수 있다. 형광체 입자의 밀도 향상 및 색 균일도 개선을 위하여 형광층(180)은 서로 다른 사이즈 분포를 갖는 2종 이상의 형광체 입자들을 포함할 수 있다.
일 실시예에 있어서, 형광체는 산화물계, 실리케이트계, 질화물계, 플루오라이트계 등 다양한 조성 및 컬러를 가질 수 있다. 예를 들어, 상기 형광체로서 β-SiAlON:Eu2+(녹색), (Ca,Sr)AlSiN3:Eu2+(적색), La3Si6N11:Ce3+(황색), K2SiF6:Mn4 +(적색), SrLiAl3N4:Eu(적색), Ln4-x(EuzM1-z)xSi12-yAlyO3+x+yN18-x-y (0.5≤x≤3, 0<z<0.3, 0<y≤4)(적색), K2TiF6:Mn4 +(적색), NaYF4:Mn4 +(적색), NaGdF4:Mn4 +(적색) 등이 사용될 수 있다. 그러나, 상기 형광체의 종류가 전술한 바에 한정되는 것은 아니다.
일 실시예에 있어서, 형광층(180) 상부에 양자점(quantum dot)과 같은 파장 변환 물질이 더 배치될 수 있다. 상기 양자점은 III-V 또는 II-VI 화합물 반도체를 이용하여 코어(Core)-쉘(Shell) 구조를 가질 수 있고, 예를 들어, CdSe, InP 등과 같은 코어(core)와 ZnS, ZnSe과 같은 쉘(shell)을 가질 수 있다. 또한, 상기 양자점은 코어 및 쉘의 안정화를 위한 리간드(ligand)를 포함할 수 있다.
각각의 형광층들(180)은 동일한 물질을 포함할 수 있으나 제한되는 것은 아니다. 복수의 셀 공간(CU) 중 일부 셀 공간들(CU) 내에 배치되는 형광층들(180)은 다른 셀 공간들(CU) 내에 배치되는 형광층들(180)과 다른 물질을 포함할 수 있다,
경우에 따라, 도 3b에 도시된 것과는 달리, 제1 및 제2 격벽들(111, 112)상의 반사층(161)이 생략될 수도 있다. 이러한 경우에, 제1 격벽(111)의 측벽 및 제2 격벽(112)의 측벽이 형광층(180)과 직접 접촉할 수 있다.
적층 구조(120)는 순차적으로 적층된 제1 도전형 반도체 층(122), 활성층(124), 및 제2 도전형 반도체 층(126)을 포함할 수 있다. 발광 셀 영역(LCR)의 각각의 발광 셀들(LC) 내의 제1 도전형 반도체 층(122), 활성층(124), 및 제2 도전형 반도체 층(126)은 단위 발광 소자들(120U)을 구성할 수 있다. 단위 발광 소자들(120U)은 제1 도전형 반도체 층(122)의 하면, 활성층(124)의 측면, 및 제2 도전형 반도체 층(126)의 측면을 노출시키는 제1 식각부들(E1)을 포함할 수 있다. 제1 식각부들(E1)을 형성함에 따라, 제1 도전형 반도체 층(122)에 대한 전기적 접속(예컨대, 반사 전극(145))이 형성될 수 있다.
서로 다른 발광 셀들(LC)에 대응되는 단위 발광 소자들(120U)은 제3 식각부들(E3)에 의해 서로 분리될 수 있다. 후술하듯, 적층 구조(120)의 일부분을 제거하여 제3 식각부들(E3)을 형성함에 따라 발광 셀 영역(LCR) 상에 서로 수평으로 이격된 복수의 단위 발광 소자들(120U)이 형성될 수 있다, 단위 발광 소자(120U)로 동작하지 않는 적층 구조(120)의 일부분이 패드 영역(PDR)에 잔존할 수 있다. 단위 발광 소자(120U)로 동작하지 않는 상기 적층 구조(120)의 일부분은 지지 구조(155)와 제2 격벽(112) 사이에 개재될 수 있으며, 위에서 볼 때 복수의 단위 발광 소자들(120U)을 둘러쌀 수 있다.
제1 도전형 반도체 층(122)은 n 도전형의 질화물 반도체 층일 수 있다. 제1 도전형 반도체 층(122)은 InxAlyGa(1-x-y)N (0≤x<1, 0≤y<1, 0≤x+y<1)의 조성식을 만족하는 물질을 포함할 수 있고, 실리콘 등과 같은 n 형 불순물에 의해 도핑될 수 있다.
일 실시예에서, 제1 도전형 반도체 층(122)은 제1 도전형 반도체 콘택층과 전류 확산층을 포함할 수 있다. 상기 제1 도전형 반도체 콘택층의 불순물 농도는 2Х1018 ㎝-3 내지 9Х1019 ㎝-3 범위일 수 있다. 상기 제1 도전형 반도체 콘택층의 두께는 1 ㎛ 내지 5 ㎛일 수 있다. 상기 전류 확산층은 서로 다른 조성비를 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 교대로 적층되는 구조일 수 있다. 상기 전류 확산층은 각각이 1 nm 내지 500 nm의 두께를 갖는 n형 GaN층 및 AlxInyGazN 층(0≤x,y,z≤1, x+y+z≠0)이 교대로 적층되는 n형 초격자 구조를 가질 수 있다. 상기 전류 확산층의 불순물 농도는 2 Х1018 ㎝-3 내지 9Х1019 ㎝-3 일 수 있다.
활성층(124)은 제1 도전형 반도체 층(122) 및 제2 도전형 반도체 층(126) 사이에 배치되고, 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 배출할 수 있다. 활성층(124)은 양자 우물층과 양자 장벽층이 서로 교대로 적층된 다중 양자 우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자 우물층과 양자 장벽층은 서로 다른 조성을 갖는 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)을 포함할 수 있다. 예를 들어, 상기 양자 우물층은 InxGa1-xN (0≤x≤1)을 포함하고, 상기 양자 장벽층은 GaN 또는 AlGaN일 수 있다. 양자 우물층과 양자 장벽층의 두께는 각각 1 nm~50 nm 범위일 수 있다. 활성층(124)은 다중 양자 우물 구조에 한정되지 않고, 단일 양자 우물 구조일 수 있다.
제1 도전형 반도체 층(122)은 p 도전형의 질화물 반도체 층일 수 있다. 제2 도전형 반도체 층(126)은 p형 InxAlyGa(1-x-y)N (0≤x<1, 0≤y<1, 0≤x+y<1)의 조성식을 만족하는 물질을 포함할 수 있으며, 예를 들어 마그네슘과 같은 p형 불순물에 의해 도핑될 수 있다.
일 실시예에서, 제2 도전형 반도체 층(126)은 전자 차단층, 저농도 p형 GaN층과 콘택층으로 제공되는 고농도 p형 GaN층을 포함할 수 있다. 예를 들어, 상기 전자 차단층은 각각이 5 nm 내지 100 nm의 두께를 갖는 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0≤x, y≤1, 0≤x+y≤1)층이 교대로 적층되는 구조이거나, AlyGa(1-y)N (0<y≤1)으로 구성된 단일층일 수 있다. 상기 전자 차단층의 에너지 밴드갭은 활성층(124)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 상기 전자 차단층의 Al 조성은 활성층(124)으로부터 멀어질수록 감소할 수 있다.
발광 소자(100)는 단위 발광 소자들(120U) 상에 배치된 제1 내지 제3 절연층들(131, 133, 135), 매립 절연층(137), 지지 구조(150), 접착층(151), 제1 전극(141), 커버 전극(142), 반사 전극(145) 및 상호 연결 전극(147)을 더 포함할 수 있다.
제1 절연층(131)은 각각의 단위 발광 소자들(120U)의 하면 및 측벽을 커버할 수 있다. 이에 따라 인접한 단위 발광 소자들(120U)이 전기적으로 직접 연결되는 것을 방지할 수 있다. 제1 절연층(131)은 제2 도전형 반도체 층(126)의 하면을 일부 노출시킬 수 있다. 제1 내지 제3 절연층들(131, 133, 135)은 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으나 이에 제한되는 것은 아니다.
제1 전극(141)은 제1 절연층(131)에 의해 노출된 제2 도전형 반도체 층(126)의 하면에 접할 수 있다. 여기서 제2 도전형 반도체 층(126)의 하면은 제1 도전형 반도체 층(122)을 마주보는 면과 반대의 면을 지칭한다. 제1 전극(141) 및 후술하는 커버 전극(143), 반사 전극(145) 및 상호 연결 전극(147)은 Ag, Al, Ni, Ti, Cr, Au, Pt, Pd, Sn, W, Rh, Ir, Ru, Mg, Zn 및 이들의 조합을 포함할 수 있다.
커버 전극(143)은 제1 전극(141) 상에 배치될 수 있다. 커버 전극(143)은 다중의 금속 층을 포함할 수 있다. 패드들(144)은 커버 전극(143)과 동일 레벨에 형성될 수 있고, 커버 전극(143)과 동일한 물질을 포함할 수 있으나 이에 제한되는 것은 아니다.
제2 절연층(133)은 커버 전극(143) 및 패드들(144) 상에 배치될 수 있다. 이에 따라, 제2 절연층(133)은 커버 전극(143)과 후술하는 반사 전극(145)을 서로 절연시킬 수 있다.
반사 전극(145)은 높은 반사율을 갖는 물질을 포함할 수 있다. 반사 전극(145)은 제2 절연층(133)의 넓은 부분을 커버하여, 단위 발광 소자(120U)에서 발생한 빛을 형광층(180)으로 반사시킬 수 있는바, 발광 소자(100)의 광 효율이 제고될 수 있다. 반사 전극(145)은 제1 및 제2 절연층들(131, 133)에 커버되지 않아 노출된 제1 도전형 반도체 층(122)에 전기적으로 연결될 수 있다.
제3 절연층(135)은 제2 절연층(133) 및 반사 전극(145)을 커버할 수 있다. 제3 절연층(135)은 상호 연결 전극(147)과 반사 전극(145) 사이의 의도치 않은 전기적 접속이 일어나는 것을 방지할 수 있다.
상호 연결 전극(147)은 단위 발광 소자들(120U) 각각을 패드들(144)에 연결시킬 수 있다. 상호 연결 전극(147)은 각각의 서브 어레이들(SA1~SA9)의 앞선 발광 셀(LC)의 단위 발광 소자(120U)를 뒤따르는 유닛 셀(LC)의 단위 발광 소자(120U)와 연결시킬 수 있다. 예컨대, 도 3b에선 도면상 우측의 단위 발광 소자 (120U)의 제1 도전형 반도체 층(122)과 도면상 좌측의 단위 발광 소자(120U)의 제2 도전형 반도체 층(126)을 연결시킬 수 있다. 도면상 단위 발광 소자들(120U)과 패드들(144) 사이의 연결 관계 및 서로 다른 단위 발광 소자들(120U) 사이의 연결 관계는 도 5a 내지 도 6b를 참조하여 뒤에서 설명하도록 한다.
제3 절연층(135) 및 상호 연결 전극(147) 상에 매립 절연층(137)이 배치될 수 있다. 매립 절연층(137)의 하면은 대략 평면일 수 있으나 이에 제한되지 않는다. 매립 절연층(137)은 실리콘 수지, 에폭시 수지, 또는 아크릴 수지 등을 포함할 수 있다.
매립 절연층(137) 상에 지지 구조(150)가 배치될 수 있다. 지지 기판(150)은 접착층(151)에 의해 매립 절연층에 결합될 수 있다. 예시적인 실시예들에 따르면, 접착층(151)은 전기 절연성 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, UV 경화성 물질과 같은 폴리머 물질, 또는 수지류를 포함할 수 있다. 예시적인 실시예들에서, 접착층(151)과 매립 절연층(137)은 동일한 물질로 형성될 수 있고, 접착층(151)과 매립 절연층(137)이 연속된 단일의 층을 구성할 수도 있다. 일 실시예에서, 접착층(151)은 AuSn 또는 NiSi 등의 공융(eutectic) 접착 물질을 포함할 수 있다. 지지 기판(150)은 사파이어 기판, 유리 기판, 투명 전도성 기판, 실리콘 기판, 실리콘 카바이드 기판 등을 포함할 수 있으나, 이에 한정되지 않는다.
지지 구조(155)는 지지 기판(153)과, 지지 기판(153)의 양측 표면을 덮는 상부 절연막(152) 및 하부 절연막(154)을 포함할 수 있다. 상부 절연막(152)은 지지 기판(153) 중 배선 구조물(140)에 대면하는 제1 표면을 덮고, 하부 절연막(154)은 지지 기판(153) 중 인쇄 회로 기판(190)에 대면하는 제2 표면을 덮을 수 있다. 상부 절연막(152)은 제1 접착층(156)을 사이에 두고 배선 구조물(140)로부터 수직 방향(Z 방향)으로 이격될 수 있다. 예시적인 실시예들에서, 상부 절연막(152)은 지지 기판(153)의 제1 표면에 접하고, 하부 절연막(154)은 지지 기판(153)의 제2 표면에 접할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 상부 절연막(152)과 지지 기판(153)과의 사이, 및/또는 하부 절연막(154)과 지지 기판(153)과의 사이에 적어도 하나의 중간 막(도시 생략)이 개재될 수도 있다. 상기 중간 막은 절연 물질, 반도체 물질, 도전 물질, 또는 이들의 조합으로 이루어질 수 있다.
지지 기판(153)은 절연성 기판 또는 도전성 기판으로 이루어질 수 있다. 예시적인 실시예들에서, 지지 기판(153)은 적어도 수 MΩ의 전기적 저항, 예를 들면 적어도 50 MΩ의 전기적 저항을 가질 수 있다. 지지 기판(153)의 전기적 저항이 클수록 지지 구조(155)의 전기 절연성이 향상될 수 있다. 예를 들면, 지지 기판(153)은 도핑된 실리콘, 도핑되지 않은 실리콘, Al2O3, 텅스텐(W), 구리(Cu), BT(Bismaleimide Triazine) 수지, 에폭시 수지, 폴리이미드, 액정 폴리머(liquid crystal polymer), 동박 적층 필름(copper clad laminate), 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
예시적인 실시예들에서, 지지 기판(153)은 수직 방향(Z 방향)에서 적어도 150 μm의 두께, 예를 들면 약 200 μm 내지 약 400 μm의 두께를 가질 수 있다. 지지 기판(153)의 두께가 너무 작으면, 지지 기판(153)의 휨(warpage) 현상이 초래되어 복수의 발광 셀(CL) 간의 피치(pitch)가 원하지 않게 변화되는 등 광원 모듈(100)의 발광 특성에 악영향을 미칠 수 있다. 지지 기판(153)의 두께가 너무 크면, 지지 기판(153)에 의해 유발되는 스트레스로 인해 지지 기판(153)의 주변에 있는 구성품들에서 스트레스로 인한 변형이 초래될 수 있다.
상부 절연막(152) 및 하부 절연막(154)은 각각 적어도 수십 MΩ의 전기적 저항, 예를 들면 적어도 50 MΩ의 전기적 저항을 가질 수 있다. 상부 절연막(152) 및 하부 절연막(154) 각각의 전기적 저항이 클수록 지지 구조(155)의 전기 절연성이 향상될 수 있다. 예를 들면, 상부 절연막(152) 및 하부 절연막(154)은 각각 SiO2, Si3N4, Al2O3, HfSiO4, Y2O3, ZrSiO4, HfO2, ZrO2, Ta2O5, La2O3, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 물질들에 한정되는 것은 아니다. 예시적인 실시예들에서, 상부 절연막(152) 및 하부 절연막(154)은 동일한 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 상부 절연막(152) 및 하부 절연막(154)은 서로 다른 물질로 이루어질 수 있다.
예시적인 실시예들에서, 상부 절연막(152) 및 하부 절연막(154)은 각각 수직 방향(Z 방향)에서 수 nm 내지 수 십 μm의 두께를 가질 수 있다. 예를 들면, 상부 절연막(152) 및 하부 절연막(154)은 각각 수직 방향(Z 방향)에서 약 100 nm 내지 약 1000 nm의 두께를 가질 수 있다. 상부 절연막(152) 및 하부 절연막(154)의 두께가 너무 작으면 지지 구조(155)의 내전압 특성이 열화되어, 패키지에 실장됐을 때 기판(PCB, 도 2a 참조)과 지지 기판(153)과의 사이, 또는 배선 구조물(140)과 인쇄 회로 기판(190)과의 사이에서 원하는 절연 특성을 얻기 어려울 수 있다. 상부 절연막(152) 및 하부 절연막(154)의 두께가 너무 크면, 상부 절연막(152) 및 하부 절연막(154)에 의해 유발되는 스트레스로 인해 지지 기판(153)의 휨 현상이 심화되어 발광 특성에 악영향을 미칠 수 있다.
예시적인 실시예들에 따르면, 지지 구조는(155)와 기판(PCB, 도 2a 참조) 사이에 접착층을 제공함으로써, 발광 소자(100)를 기판(PCB, 도 2a 참조) 상에 실장될 수 있다.
본딩 와이어(400)는 패드(144)에 연결될 수 있으며, 발광 소자(100)는 본딩 와이어(400)를 통해 구동 칩들(210_1~210_9, 도 2a 참조)과 연결될 수 있다.
본딩 와이어(400)를 보호하기 위한 봉지재(540)는 제2 격벽(112)의 상부 및 패드 영역(PDR), 가장자리 영역(ER)을 커버할 수 있다. 이에 따라, 본딩 와이어(144) 및 제1 내지 제3 펜스들(171, 172, 173)은 봉지재(540)에 의해 커버될 수 있다.
도 4a는 예시적인 실시예들에 따른 발광 소자에 포함된 패드(144)를 도시한 평면도이다.
도 3b 및 도 4a를 참조하면 패드(144)는 프로브 컨택부(144P) 및 전류 주입부(144C)를 포함할 수 있다.
프로브 컨택부(144P)는 단위 발광 소자(120U)가 형성된 이후, 발광 소자(100)가 패키지 기판 상에 실장되기 전에 발광 소자(100)를 검사하기 위해 프로브가 접촉하는 부분이다. 프로브 컨택부(144P)를 이용하여 단위 발광 소자(120U)의 불량을 점검할 수 있고, 단위 발광 소자(120U)의 특성을 확인함으로써 공차(Tolerance)를 보상하기 위해 단위 발광 소자(120U) 별로 동작 전류를 보정할 수 있다.
프로브 컨택부(144P)는 프로브와의 접촉에 의해 형성된 긁힌 흔적인 프로브 자국(PM)을 포함할 수 있다. 이에 따라, 전류 주입부(144C)의 중심선 평균 거칠기는 프로브 컨택부(144P)의 중심선 평균 거칠기보다 더 작을 수 있다. 여기서 중심선 평균 거칠기는, 측정 영역의 단면에서 거칠기 곡선에서 높이의 평균에 해당하는 중심선을 기준으로, 상기 중심선으로부터 오프셋된 면적의 합을 측정 영역의 길이로 나눈 값이다.
전류 주입부(144C)는 본딩 와이어(400)를 통해 단위 발광 소자들(120U) 각각의 동작을 위한 동작 전류가 주입되는 부분이다. 본딩 와이어(400)는 패드(144)의 전류 주입부(144C)에 연결될 수 있다. 전류 주입부(144C) 상에 프로브 자국(PM)은 형성되지 않을 수 있다.
예시적인 실시예들에 따르면, 전류 주입부(144C)의 X 방향 폭은 프로브 컨택부(144P)의 X 방향 폭보다 작을 수 있다. 이에 따라, 프로브 컨택부(144P)와 전류 주입부(144C)를 용이하게 구별할 수 있고, 프로브와 접촉하지 않은 부분에 본딩 와이어(400)를 연결할 수 있다.
도 4a에서는 전류 주입부(144C) 및 프로브 컨택부(144P) 각각이 모서리가 둥근 사각형인 것으로 도시되었으나, 전류 주입부(144C) 및 프로브 컨택부(144P)의 형상이 서로 다를 수도 있다. 예컨대, 전류 주입부(144C)는 모서리가 둥근 사각형이고, 프로브 컨택부(144P)는 대략 원형일 수도 있다.
프로브 컨택부(144P) 상에 형성된 프로브 자국(PM)은 패드(144)의 표면을 손상시키는바, 전류 주입 효율을 저하시키거나 접촉 불량을 유발할 수 있다. 예시적인 실시예들에 따르면, 프로브와 접촉한 부분과 다른 부분에 본딩 와이어(400)를 연결하는바, 발광 소자(100, 도 3a 참조)의 신뢰성이 제고될 수 있다.
도 4b는 예시적인 실시예들에 따른 발광 소자에 포함된 패드(144')를 도시한 평면도이다.
설명의 편의상 도 4a를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 4b를 참조하면, 도 4a에서와 달리, 전류 주입부(144C')의 X 방향 폭은 프로브 컨택부(144P')의 X 방향 폭보다 클 수 있고, 프로브 컨택부(144P')와 전류 주입부(144C')를 용이하게 구별할 수 있다. 이에 따라, 프로브와 접촉하지 않은 부분에 본딩 와이어(400)를 연결할 수 있는바 발광 소자(100, 도 3a 참조)의 전기적인 신뢰성이 제고될 수 있다.
도 4c는 예시적인 실시예들에 따른 발광 소자에 포함된 패드(144")를 도시한 평면도이다. 도 4d는 도 4c의 실시예에 대응되는 발광 소자의 단면도이다.
설명의 편의상 도 4a를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 4c 및 도 4d를 참조하면 프로브 컨택부(144P") 및 전류 주입부(144C")는 수평적으로 서로 이격될 수 있다. 예시적인 실시예들에 따르면, 프로브 컨택부(144P") 및 전류 주입부(144C") 각각에 상호 연결 전극(147)이 연결될 수 있다. 이에 따라, 프로브 컨택부(144P") 및 전류 주입부(144C")의 전위가 실질적으로 동일할 수 있다.
예시적인 실시예들에 따르면, 프로브 컨택부(144P")와 전류 주입부(144C")가 서로 분리되어 있는바, 프로브 컨택부(144P')와 전류 주입부(144C')를 용이하게 구별할 수 있다. 이에 따라, 프로브와 접촉하지 않은 부분에 본딩 와이어(400)를 연결할 수 있는바 발광 소자(100, 도 3a 참조)의 전기적인 신뢰성이 제고될 수 있다.
도 5a는 도 3a의 제1 내지 제9 서브 어레이들(SA1~SA9) 및 패드들(144)의 연결관계를 나타낸 회로도이며, 도 5b는 제2 서브 어레이(SA2) 내의 단위 발광 소자(120U)와 보호 소자(190)의 연결 관계를 나타낸 회로도이다.
도 5a 및 도 5b를 참조하면, 단위 발광 소자들(120U)은 각각 LED(Light emitting diode)로 도시된다. 전술한 것과 같이, 예시적인 실시예들에 따르면, 제1 및 제4 서브 어레이들(SA1, SA4)은 11개의 단위 발광 소자들(120U)을 포함할 수 있고, 제2, 제3, 제5, 제6, 제8 및 제9 서브 어레이들(SA2, SA3, SA5, SA6, SA8, SA9)은 12개의 단위 발광 소자들(120U)을 포함할 수 있으며, 제7 서브 어레이(SA7)는 8개의 단위 발광 소자들(120U)을 포함할 수 있다.
이에 따라, 제1 및 제4 서브 어레이들(SA1, SA4)에 12개의 패드들(144)이 연결될 수 있고, 제2, 제3, 제5, 제6, 제8 및 제9 서브 어레이들(SA2, SA3, SA5, SA6, SA8)에 13개의 패드들(144)이 연결될 수 있으며, 제7 서브 어레이(SA7)에 9개의 패드들(144)이 연결될 수 있다.
전술한 것과 같이 제1 내지 제9 서브 어레이들(SA1~SA9)은 서로 전기적으로 절연될 수 있고, 각각 서로 다른 구동 칩에 의해 동작이 제어될 수 있다. 이에 따라, 각각의 서브 어레이들(SA1~SA9)에 포함된 단위 발광 소자들(120U)의 밝기 조절이 세분화될 수 있고, 동작 속도가 제고될 수 있다. 각각의 단위 발광 소자들(120U)은 상기 각각의 단위 발광 소자들(120U)을 제어하는 구동 칩들(210, 도 2a 참조)과 연결될 수 있다. 상기 구동 칩들(210, 도 2a 참조)은 펄스 폭 변조(Pulse Width Modulation, PWM) 및/또는 펄스 진폭 변조(Pulse amplitude modulation, PAM)의 방식을 통해 복수의 발광 셀들 각각의 밝기를 조절할 수 있다.
제2 서브 어레이(SA2)에 포함된 단위 발광 소자들(120U)은 제1 내지 제12 단위 발광 소자들(120U_1~120U_12)을 포함할 수 있다. 제2 서브 어레이(SA2)에 연결된 패드들(144)은 제1 내지 제13 패드들(144_1~144_13)을 포함할 수 있다.
제1 내지 제12 단위 발광 소자들(120U_1~120U_12)의 애노드들은 각각 순서대로 제1 내지 제12 패드(144_1~144_12)에 연결될 수 있다. 제1 내지 제12 단위 발광 소자들(120U_1~120U_12) 중 앞선 것의 캐소드는 따르는 것의 애노드에 연결될 수 있다. 예를 들어, 제1 단위 발광 소자(120U_1)의 캐소드는 제2 단위 발광 소자(120U_2)의 애노드에 연결될 수 있다. 제12 단위 발광 소자(120U_12)의 캐소드는 제13 패드(144_13)에 연결될 수 있다.
이에 따라, 제1 내지 제12 단위 발광 소자들(120U_1~120U_12) 각각은 두 개의 패드들(144) 사이에 연결될 수 있다. 예를 들어, 제1 단위 발광 소자(120U_1)는 제1 및 제2 패드들(144_1, 144_2)의 사이에 연결될 수 있고, 제2 단위 발광 소자(120U_2)는 제2 및 제3 패드들(144_2, 144_3)의 사이에 연결될 수 있다.
제1 내지 제12 단위 발광 소자들(120U_1~120U_12)은 제1 내지 제13 패드들(144_1~144_13)을 통해 각각 순서대로 제1 내지 제12 구동 전류들(DI1~DI12)을 공급받을 수 있다. 제1 내지 제12 구동 전류들(DI1~DI12)은 PAM 및/또는 PWM에 따라 변화하는 펄스 전류들이다. 제2 구동 칩(210_2, 도 1b 참조)은 제1 내지 제12 구동 전류들(DI1~DI12)의 진폭 및/또는 펄스 폭의 조절을 통해 제1 내지 제12 단위 발광 소자들(120U_1~120U_2)의 밝기를 조절할 수 있다.
하지만 이에 제한되는 것은 아니고, 제1 내지 제12 단위 발광 소자들(120U_1~120U_2)은 전압에 의해 구동될 수도 있다. 이 경우, 제2 구동 칩(210_2, 도 1b 참조)은 제1 내지 제13 패드들(144_1~144_13) 사이의 전압의 진폭 또는 펄스 폭을 조절함으로써 제1 내지 제12 단위 발광 소자들(120U_1~120U_2)의 밝기를 제어할 수 있다.
발광 소자(100, 도 3a 참조)는 복수의 보호 소자들(190)을 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 보호 소자들(190)은 제너 다이오드일 수 있으나 이에 제한되지 않는다. 복수의 보호 소자들(190)은 복수의 단위 발광 소자들(120U)에 일대일로 대응될 수 있다. 예컨대, 복수의 보호 소자들(190)은 각각 순서대로 제1 내지 제12 단위 발광 소자들(120U_1~120U_12)에 대응되는 제1 내지 제12 보호 소자들(190_1~190_12)을 포함할 수 있다.
제1 내지 제12 보호 소자들(190_1~190_12)은 각각 순서대로 제1 내지 제12 단위 발광 소자들(120U_1~120U_12)과 병렬로 연결될 수 있다. 제1 내지 제12 보호 소자들(190_1~190_12)은 각각 순서대로 제1 내지 제12 단위 발광 소자들(120U_1~120U_12)과 폐루프를 구성하도록 역으로 연결될 수 있다.
예를 들어, 제1 보호 소자(190_1)의 캐소드는 제1 단위 발광 소자(120U_1)의 애노드에 연결될 수 있고, 제1 보호 소자(190_1)의 애노드는 제1 단위 발광 소자(120U_1)의 캐소드에 연결될 수 있다. 제2 내지 제12 보호 소자들(190_1~190_12)과 제2 내지 제12 단위 발광 소자들(120U_1~120U_12) 사이의 연결 관계 역시 이와 유사하다.
예시적인 실시예들에 따르면, 복수의 보호 소자들(190)은 가장자리 영역(ER, 도 3b 참조)에 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 복수의 보호 소자들(190)은 구동 칩들(210, 도 1b 참조) 내에 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 복수의 보호 소자들(190)은 패드 영역(PDR, 도 3a 참조) 및 발광 셀 영역(LCR, 도 3a 참조) 중 어느 하나에 형성될 수도 있다. 또한, 복수의 보호 소자들(190) 중 일부는 가장자리 영역(ER, 도 3a 참조)에 형성되고, 다른 일부는 구동 칩들(210, 도 1b 참조) 내에 형성되는 것도 가능하다.
제1 내지 제12 보호 소자들(190_1~190_2)은 각각 순서대로 제1 내지 제12 단위 발광 소자들(120U_1~120U_12)에 역방향 전류로 인한 항복 현상이 발생하는 것을 방지할 수 있다. 이에 따라, 단위 발광 소자들(120U)의 전기적인 신뢰성이 제고되는바, 발광 소자(100, 도 3a 참조)의 신뢰성이 제고될 수 있다.
도 6a는 도 3a의 제1 내지 제9 서브 어레이들(SA1~SA9) 및 패드들(144)의 연결관계를 나타낸 회로도이며, 도 6b는 제2 서브 어레이(SA2) 내의 단위 발광 소자(120U)와 보호 소자(190)의 연결 관계를 나타낸 회로도이다.
설명의 편의상 도 5a 및 도 5b를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명한다.
제1 내지 제12 단위 발광 소자들(120U_1~120U_12)의 애노드들은 각각 순서대로 제1 내지 제12 패드(144_1~144_12)에 연결될 수 있다. 제1 내지 제12 단위 발광 소자들(120U_1~120U_12)의 애노드들은 각각 제13 패드(144_13)에 연결될 수 있다. 이에 따라, 제1 내지 제12 단위 발광 소자들(120U_1~120U_12) 각각은 두 개의 패드들(144) 사이에 연결될 수 있다. 예를 들어, 제1 단위 발광 소자(120U_1)는 제1 및 제13 패드들(144_1, 144_13)의 사이에 연결될 수 있고, 제2 단위 발광 소자(120U_2)는 제2 및 제13 패드들(144_2, 144_13)의 사이에 연결될 수 있다.
도 7a 내지 도 7p는 예시적인 실시예들에 따른 발광 소자의 제조 방법을 공정 순서에 따라 설명하기 위한 단면도들이다. 도 7a 내지 도 7p는 도 3b의 단면도에 대응되는 부분을 도시한다.
도 7a을 참조하면, 기판(110) 상에 적층 구조(120)를 형성할 수 있다.
예시적인 실시예들에서, 기판(110)은 실리콘(Si) 기판, 실리콘 카바이드(SiC) 기판, 사파이어 기판, 갈륨 질화물(GaN) 기판 등을 포함할 수 있다. 기판(110)은 발광 셀 영역(LCR)과 패드 영역(PDR)을 포함할 수 있다.
적층 구조(120)는 기판(110)의 제1 면(110F1) 상에 순차적으로 형성되는 제1 도전형 반도체 층(122), 활성층(124), 및 제2 도전형 반도체 층(126)을 포함할 수 있다.
도 7b를 참조하면, 적층 구조(120) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 적층 구조(120)의 일부분을 제거하여 제1 및 제2 식각부들(E1, E2)을 형성할 수 있다. 제1 및 제2 식각부들(E1, E2)은 제1 도전형 반도체 층(122)의 상면을 노출할 수 있다. 제1 식각부들(E1)은 발광 셀 영역(LCR) 상에 형성될 수 있고, 제2 식각부들(E2)은 가장자리 영역(ER) 상에 형성될 수 있다. 후술하는 제1 내지 제3 절연층들(131, 133, 135, 도 3b 참조) 및 매립 절연층(137, 도 3b 참조)이 상기 제2 식각부들(E2)을 채움으로써, 제1 내지 제3 펜스들(171, 172, 173, 도 3b 참조)이 형성될 수 있다.
도 7c를 참조하면, 발광 셀 영역(LCR) 상의 적층 구조(120)의 일부분을 제거하여 제3 식각부들(E3)을 형성할 수 있다. 제3 식각부들(E3)은 기판(110)의 표면을 노출시킬 수 있다. 제3 식각부들(E3)은 단일의 연속된 물질층들로 구성된 적층 구조(120)를 서로 이격된 복수의 단위 발광 소자들(120U)로 분리할 수 있다. 제3 식각부들(E3)은 발광 셀 영역(LCR) 내의 단위 발광 소자들(120U)을 패드 영역(PDR) 및 가장자리 영역(ER) 상의 적층 구조(120)와 분리할 수 있다.
도 7d를 참조하면, 복수의 단위 발광 소자들(120U)을 콘포말하게 커버하는 제1 절연층(131)을 형성할 수 있다. 제1 절연층(131)은 예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물등을 포함할 수 있다.
도 7e를 참조하면, 제2 도전형 반도체 층(126)의 표면이 노출되도록 제1 절연층(131)의 일부를 제거한 후 제1 전극(141), 커버 전극(143) 및 패드(144)를 형성할 수 있다.
제1 전극(141) 및 커버 전극(143)은 발광 셀 영역(LCR) 상의 제2 도전형 반도체 층(126)의 표면 상에 형성될 수 있고, 패드(144)는 패드 영역(PDR) 상의 제2 도전형 반도체 층(126)의 표면 상에 형성될 수 있다. 제1 전극(141)은 제2 도전형 반도체 층(126)과 접할 수 있고, 커버 전극(143)은 제1 전극(141)을 커버할 수 있다.
패드(144)는 제1 전극(141)은 제2 도전형 반도체 층(126)과 접할 수 있다. 패드(144)의 평면 형상은 도 4a 내지 도 4c를 참조하여 설명한 것 중 어느 하나와 유사할 수 있다. 패드(144)는 커버 전극(143)과 동일한 물질을 포함할 수 있고, 커버 전극(143)과 실질적으로 동시에 형성될 수 있으나 이에 제한되는 것은 아니다. 예컨대, 패드(144)는 커버 전극(143)과 다른 공정에서 형성될 수 있고, 커버 전극(143)과 다른 물질을 포함할 수도 있다.
도 7f를 참조하면, 도 7d까지의 작업물(workpiece)을 콘포말하게 커버하는 제2 절연층(133)을 형성할 수 있다. 제2 절연층(133)은 제1 절연층(131)과 동일한 물질을 포함할 수 있으나 이에 제한되는 것은 아니다.
도 7g를 참조하면, 제1 도전형 반도체 층(122)의 표면의 일부가 노출되도록 제1 및 제2 절연층들(131, 133)을 부분적으로 제거한 후, 반사 전극(145)을 형성할 수 있다. 반사 전극(145)은 제1 도전형 반도체 층(122)과 접할 수 있고, 높은 반사율을 가질 수 있다. 반사 전극(145)은 제1 도전형 반도체 층(122)과 접하는 부분 외에, 제1 및 제3 식각부들(E1, E3) 상의 제2 절연층(133)을 더 커버할 수 있다. 이에 따라, 단위 발광 소자들(120U)에 의해 발생된 빛이 반대 방향으로 조사되는 것을 방지할 수 있는바, 발광 소자(100, 도 3a 참조)의 광 효율이 제고될 수 있다.
도 7h를 참조하면, 도 7g까지의 작업물(workpiece)을 콘포말하게 커버하는 제3 절연층(135)을 형성할 수 있다. 제3 절연층(135)은 제1 절연층(131)과 동일한 물질을 포함할 수 있으나 이에 제한되는 것은 아니다.
도 7i를 참조하면, 커버 전극(143), 패드(144) 및 반사 전극(145)의 상면이 일부 노출되도록 제1 내지 제3 절연층들(131, 133, 135)을 부분적으로 제거한 후 상호 연결 전극(147)을 형성할 수 있다.
상호 연결 전극(147)은 패드들(144)과 제2 도전형 반도체 층(126) 사이의 전기적인 경로를 제공하도록 커버 전극(143)과 패드(144)를 연결시킬 수 있다. 상호 연결 전극(147)은, 단위 발광 소자들(120U) 중 어느 하나의 제1 도전형 반도체 층(122)과 단위 발광 소자들(120U) 중 다른 하나의 제2 도전형 반도체 층(126) 사이의 전기적인 경로를 제공하도록, 커버 전극(143)과 반사 전극(145)을 서로 연결시킬 수 있다. 도 7i에 명확히 도시되지 않았으나, 상호 연결 전극(147)은 패드들(144)과 제1 도전형 반도체 층(122) 사이의 전기적인 경로를 제공하도록 반사 전극(145)과 패드(144)를 연결시킬 수 있다.
도 7j를 참조하면, 도 7i까지의 작업물 상에 매립 절연층(137)을 제공할 수 있다. 매립 절연층(137)의 일 면, 예컨대, 기판(110)의 반대면에 평탄화 공정 등이 수행될 수 있고, 상기 일면은 대략 평면일 수 있다. 매립 절연층(137)은 실리콘 수지, 에폭시 수지, 또는 아크릴 수지 등을 포함할 수 있다.
도 7k를 참조하면, 매립 절연층(137) 상에 접착층(151)을 제공하고, 접착층(151) 상에 지지 구조(155)를 부착한 이후, 이전까지 도 7j까지의 작업물을 뒤집을 수 있다.
도 7l을 참조하면, 기판(110)의 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 기판(110)의 일부분을 제거함으로써 기판(110)의 발광 셀 영역(LCR) 상에 복수의 셀 공간들(CU)을 형성할 수 있다. 기판(110)은 패드 영역(PDR) 및 가장자리 영역(ER) 상에 잔존할 수 있다.
발광 셀 영역(LCR)에서 복수의 셀 공간들(CU) 상에 패터닝된 기판(110)의 제1 격벽(111)으로 지칭한다. 제1 격벽(111)은 제3 식각부들(E3)과 수직 오버랩될 수 있다. 복수의 셀 공간들(CU) 각각 내에 복수의 발광 소자 구조(120U)가 배치될 수 있다. 복수의 셀 공간들(CU) 바닥부에는 제1 도전형 반도체 층(122)의 상면, 즉 복수의 발광 소자 구조(120U)의 제1 면(120F1)이 노출될 수 있다.
경우에 따라, 복수의 셀 공간(CU) 바닥부에 노출되는 제1 도전형 반도체 층(122)의 상면, 즉 셀 공간들(CU)에 의해 노출된 면을 식각하여 요철 구조를 더 형성할 수도 있다. 이 경우, 단위 발광 소자(120U)의 광 추출 효율이 제고될 수 있다.
도 7m을 참조하면, 기판(110)의 상면 및 복수의 셀 공간(CU)의 측벽 상에 도전층(도시 생략)을 형성하고, 상기 도전층에 이방성 식각 공정을 수행하여 반사층들(161)을 형성할 수 있다. 반사층들(161)은 제1 격벽(111)의 측벽들 및 제2 격벽(112)의 측벽들 중 제1 격벽(111)을 대향하는 측벽을 커버할 수있다.
도 7n을 참조하면, 발광 셀 영역(LCR)을 커버하고, 패드 영역(PDR)의 일부 및 가장자리영역(ER)을 노출시키는 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 하여, 기판(110) 및 적층 구조(120)를 식각할 수 있다. 이어서, 이전까지의 작업물 상에 콘포말하게 절연 물질(예컨대, 실리콘 산화물)을 증착한 이후, 이방성 식각을 수행하여 제2 격벽(112)의 패드 영역(PDR) 내의 측벽 상에 절연 라이너(166)를 형성할 수 있다. 상기 절연 물질은 상기 반사층(161) 상에도 증착되어, 상기 반사층(161)의 두께가 증가할 수 있다.
상술된 공정에 의해 패드 영역(PDR) 내의 패드(144) 및 가장자리 영역(ER) 내의 제1 내지 제3 펜스들(171, 172, 173)이 노출될 수 있다. 패드 영역(PDR) 내의 제2 격벽(112) 아래에 단위 발광 소자(120U)로서 동작하지 않은 적층 구조(120)가 잔존할 수 있다.
이어서 도 7n 및 도 7o을 참조하면, 복수의 셀 공간(CU) 내부를 채우는 형광층(174)을 형성할 수 있다.
예시적인 실시예들에 따르면, 형광층(174)은 복수의 셀 공간(CU) 내부에 형광체 입자들이 분산된 수지를 도포하거나 디스펜싱함에 따라 형성될 수 있다. 복수의 셀 공간(CU) 각각 내에 형광체 입자가 균일하게 분산될 수 있도록, 형광층(174)은 서로 다른 사이즈 분포를 갖는 2종 이상의 형광체 입자들을 포함할 수도 있다.
도 7p를 참조하면, 백그라인딩 공정을 통해 지지 기판(150)의 두께를 감소시킬 수 있다. 이를 통해 발광 소자(100, 도 3a 참조)의 개별화가 더욱 용이해질 수 있다.
다시 도 3a 및 도 3b를 참조하면, 발광 소자(100, 도 3a 참조)를 개별화한 이후, 패키지 기판 또는 패키지 기판 상의 인터포저에 실장하고, 배선 공정을 통해 본딩 와이어(400)를 형성할 수 있다.
도 8a 및 도 8d는 예시적인 실시예들에 따른 발광 소자를 설명하기 위한 단면도들이다.
도 8a 내지 도 8d는 도 3b와 대응되는 부분의 단면도들이며, 설명의 편의를 위해서 도 3a 내지 도 3c를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 8a를 참조하면, 제1 내지 제3 펜스들(171a, 172a, 173a)의 상면은 제1 식각부들(E1) 내의 제1 절연층(131)의 상면보다 높은 레벨에 있고, 제3 식각부(E3) 내의 제1 절연층(131)의 상면보다 낮은 레벨에 있을 수 있다.
도 8a에서는 제1 내지 제3 펜스들(171a, 172a, 173a)를 형성하기 위한 제2 식각부가 제1 도전형 반도체 층(122)을 노출시키기 위해 제1 식각부들(E1)을 형성하는 것과 별도의 공정에서 형성될 수 있고, 이에 따라, 제2 식각부가 제1 식각부들(E1) 보다 더 큰 깊이를 가질 수 있다.
도 8b를 참조하면, 제1 내지 제3 펜스들(171b, 172b, 173b)의 상면은 제1 식각부들(E1) 내의 제1 절연층(131)의 상면보다 낮은 레벨에 있을 수 있다. 예시적인 실시예들에 따르면, 제1 내지 제3 펜스들(171b, 172b, 173b)의 상면은 제1 식각부들(E1) 내의 활성층(124) 상면보다 낮은 레벨에 있을 수 있다.
도 8b에서는 제1 내지 제3 펜스들(171b, 172b, 173b)를 형성하기 위한 제2 식각부가 제1 도전형 반도체 층(122)을 노출시키기 위해 제1 식각부들(E1)을 형성하는 것과 별도의 공정에서 형성될 수 있고, 이에 따라 제2 식각부는 제1 식각부들(E1) 보다 더 작은 깊이를 가질 수 있다
도 8c를 참조하면, 제1 내지 제3 펜스들(171c, 172c, 173c)의 상면은 제3 식각부(E3) 내의 제1 절연층(131)의 상면과 실질적으로 동일한 레벨에 있을 수 있다. 이 경우, 제1 내지 제3 펜스들(171c, 172c, 173c)를 형성하기 위한 제2 식각부는 제3 식각부(E3)와 실질적으로 동시에 형성될 수 있다.
도 8d를 참조하면, 제1 내지 제3 펜스들(171d, 172d, 173d)의 상면 레벨은 각각 서로 다를 수 있다. 제1 내지 제3 펜스들(171d, 172d, 173d)을 형성하기 위한 식각부들은 각각 서로 다른 식각 공정에서 형성될 수 있다. 일예에서, 제2 펜스(172d)의 상면은 제1 펜스(171d)의 상면 보다 더 높은 레벨에 있고, 제3 펜스(173d)의 상면은 제2 펜스(172d)의 상면 보다 더 높은 레벨에 있을 수 있으나 이에 제한되는 것은 아니다.
도 9는 본 개시의 예시적인 실시예들에 따른 조명 장치를 개략적으로 나타내는 사시도이다.
도 9를 참조하면, 자동차의 헤드 램프부(2010) 내에 헤드 램프 모듈(2020)이 설치될 수 있고, 외부 사이드 미러부(2030) 내에 사이드 미러 램프 모듈(2040)이 설치될 수 있으며, 테일 램프부(2050) 내에 테일 램프 모듈(2060)이 설치될 수 있다. 헤드 램프 모듈(2020), 사이드 미러 램프 모듈(2040), 테일 램프 모듈(2060) 중 적어도 하나는 앞서 설명한 광원 모듈(10, 10’, 도 1a 및 도 1b 참조) 중 하나로 구현될 수 있다.
도 10a는 다른 예시적인 실시예들에 따른 발광 소자를 설명하기 위한 단면도로서, 도 3b와 대응되는 부분의 단면도이다. 도 10b는 도 10a의 버퍼 구조(121)를 확대한 부분 단면도이다.
설명의 편의를 위해서 도 3a 내지 도 3c를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
도 1a 및 도 104b를 참조하면, 적층 구조와 제1 및 제2 격벽 사이(111, 112)에 버퍼 구조(121)가 개재될 수 있다. 버퍼 구조(121)는 성장 기판인 기판(110, 도 7a) 참조 상에 형성된 제1 도전형 질화물 반도체 층(122), 활성층(124) 및 제2 도전형 반도체 층(126) 내의 전위 밀도를 감소시키기 위한 층으로서, 도 7l과 같이 제1 격벽(111)을 형성하는 공정에서 제1 도전형 반도체 층(122)의 노출하도록 기판(110, 도 7a)과 함께 식각되어 형성될 수 있다.
버퍼 구조(121)는 핵 생성 층(121N), 핵 생성 층(121N) 상의 전위 제거 구조체(DS), 및 전위 제거 구조체(DS) 상의 버퍼 층(121B)을 포함할 수 있다.
핵 생성 층(121N)은 결정 성장의 핵을 형성하기 위한 층일 수 있다. 핵 생성 층(121N)은 버퍼 구조(121) 내의 다른 층(예를 들어, 제1 물질 층(121M1) 또는 버퍼 층(121B))에 함유된 Ga이 버퍼 구조(121)를 성장시키기 위한 기판 내의 Si과 접촉하여 반응하는 멜트 백(melt-back) 현상을 방지할 수 있다. 또한, 핵 생성 층(121N)은 전위 제거 구조체(DS)의 웨팅(wetting)을 도울 수 있다. 일부 실시예에서, 핵 생성 층(121N)은 AlN를 포함할 수 있다.
전위 제거 구조체(DS)는 핵 생성 층(121N) 상의 제1 물질 층(121M1) 및 제1 물질 층(121M1) 상의 제2 물질 층(121M2)을 포함할 수 있다. 제1 물질 층(121M1)은 BxAlyInzGa1-x-y-zN(0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)를 포함할 수 있다. 일부 실시예에서, 제1 물질 층(121M1)의 조성비는 제1 물질 층(121M1)의 하면으로부터 제1 물질 층(121M1)의 상면까지 실질적으로 일정할 수 있다. 즉, 제1 물질 층(121M1)의 조성비는 제1 물질 층(121M1)의 하면으로부터 제1 물질 층(121M1)의 상면까지 일정하도록 의도되나 실제 공정의 제약으로 인한 조성비의 변화는 용인된다. 일부 실시예에서, 제1 물질 층(121M1) 내의 Al 조성은 약 25 원자% 내지 약 75 원자% 일 수 있다.
제2 물질 층(121M2)은 제1 물질 층(121M1)의 격자 상수와 다른 격자 상수를 가질 수 있다. 일부 실시예에서, 제2 물질 층(121M2)은 핵 생성 층(121N)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 물질 층(121M2)은 AlN를 포함할 수 있다. 제1 물질 층(121M1)과 제2 물질 층(121M2) 사이의 계면(즉, 제1 물질 층(121M1)의 상면)에서 제1 물질 층(121M1)과 제2 물질 층(121M2) 사이의 격자 상수의 차이는 전위를 꺾거나(bending) 전위의 반 루프(half loop)를 형성함으로써 전위를 감소시킬 수 있다.
또한, 제1 물질 층(121M1)의 상면의 거칠기는 핵 생성 층(121N)의 상면의 거칠기 및 제2 물질 층(121M2)의 상면의 거칠기보다 클 수 있다. 제1 물질 층(121M1)의 상면의 거칠기는 약 10nm 내지 약 500nm일 수 있다. 핵 생성 층(121N)의 상면의 거칠기 및 제2 물질 층(121M2)의 상면의 거칠기는 약 0nm 내지 약 10nm일 수 있다. 즉, 핵 생성 층(121N)의 상면 및 제2 물질 층(121M2)의 상면은 실질적으로 평평할 수 있다. 제1 물질 층(121M1)과 제2 물질 층(121M2) 사이의 계면(즉, 제1 물질 층(121M1)의 상면)의 비교적 큰 거칠기는 전위를 꺾음으로써 전위 밀도를 감소시킬 수 있다. 여기서 거칠기는, 전술한 중심선 거칠기 일수 있으나 이에 제한되지 않는다.
일부 실시예에서, 제2 물질 층(121M2)의 격자 상수는 제1 물질 층(121M1)의 격자 상수보다 작을 수 있다. 따라서, 제2 물질 층(121M2) 내에는 인장 응력이 형성될 수 있으며, 인장 응력은 크랙을 야기할 수 있다. 이 경우, 제2 물질 층(121M2)의 두께(t3)를 핵 생성 층(121N)의 두께(t1)보다 작게 형성함으로써 인장 응력을 감소시켜 크랙을 방지할 수 있다. 본 명세서에서, 어떤 층의 두께는 어떤 층의 최대 두께로 정의된다.
버퍼 층(121B)은 버퍼 구조(121) 상에 형성되는 층(예를 들어, 제1 형 반도체 층(15))과 제2 물질 층(121M2) 사이의 격자 상수 차이 및 열 팽창 계수 차이를 완충할 수 있다. 예를 들어, 버퍼 층(121B)의 격자 상수는 제1 형 반도체 층(15)의 격자 상수와 제2 물질 층(121M2) 사이의 격자 상수 사이일 수 있다. 또한, 버퍼 층(121B)의 열 팽창 계수는 제1 형 반도체 층(15)의 열 팽창 계수와 제2 물질 층(121M2)의 열 팽창 계수 사이일 수 있다. 일부 실시예에서, 버퍼 층(121B)은 제1 물질 층(121M1)과 동일한 물질을 포함할 수 있다. 일부 실시예에서, 버퍼 층(121B)은 BxAlyInzGa1-x-y-zN(0≤x<1, 0<y<1, 0≤z<1, 0≤x+y+z<1)를 포함할 수 있다.
일부 실시예에서, 핵 생성 층(121N), 제1 물질 층(121M1), 제2 물질 층(121M2), 및 버퍼 층(121B) 중 적어도 하나는 Si으로 도핑될 수 있다. Si 도핑은 인장 응력을 감소시키거나 압축 응력을 형성함으로써 크랙을 방지할 수 있다. 예를 들어, Si 도핑 농도는 약 0 내지 약 1019cm-3 이하일 수 있다.
실험예에 따르면, 제2 물질 층(13)의 두께(t3)가 제1 물질 층(12)의 두께(t2)의 약 15% 이하이거나 약 45% 이상인 경우, 반도체 발광 소자(10)의 발광 효율이 급격히 감소하는 것이 관찰되었다. 이는 적어도 부분적으로 제 제2 물질 층(13)의 두께(t3)가 제1 물질 층(12)의 두께(t2)의 약 15% 이하이거나 약 45% 이상인 경우, 인장 응력이 급격히 증가되었기 때문일 수 있다. 인장 응력은 크랙을 야기할 수 있다.
또한, 제2 물질 층(13)의 두께(t3)가 제1 물질 층(12)의 두께(t2)의 약 15% 이하이거나 약 45% 이상인 경우, Si 기판 상에 형성된 발광 스택(LS) 내의 휨의 방향이 바뀌는 것으로 관찰되었다. 양(+)의 휨은 발광 스택(LS) 내에 압축 응력이 형성됨을 의미하며, 음(-)의 휨은 발광 스택(LS) 내에 인장 응력이 형성됨을 의미한다. 휨의 방향으로부터 제2 물질 층(13)의 두께(t3)가 제1 물질 층(12)의 두께(t2)의 약 15% 이하이거나 약 45% 이상인 경우, 발광 스택(LS) 내에 인장 응력이 형성된다는 것이 인식될 수 있다. 인장 응력은 크랙을 야기할 수 있다.
따라서, 발광 효율을 증가시키고, 인장 응력을 감소시고, 크랙을 방지하기 위하여, 제2 물질 층(13)의 두께(t3)는 제1 물질 층(12)의 두께(t2)의 약 15% 내지 약 45%로 형성될 수 있다.
도 10a에서는, 도 3b와 달리, 제1 도전형 반도체 층(122)의 상면 상에 광 추출 효율을 제고하기 위한 요철 구조가 형성될 수 있다.
도 3b와 달리, 제1 및 제2 격벽들(111, 112) 각각의 상면 및 측벽 상에는 패시베이션 구조(160)가 배치될 수 있다. 패시베이션 구조(160)는 제1 및 제2 격벽들(111, 112) 각각의 상면 및 측벽 상에 콘포말하게 배치되는 제1 패시베이션층(162)과 제2 패시베이션층(163)을 포함할 수 있다. 패시베이션 구조(160)는 복수의 셀 공간(CU)의 바닥부에 배치되는 발광 구조물(120)의 상면 상에도 콘포말하게 배치될 수 있다. 이에 따라, 발광 구조물(120) 상면 상의 제1 및 제2 패시베이션 층들(162, 163)은 요철 구조를 포함할 수 있다.
예시적인 실시예들에서, 제1 패시베이션층(162)은 제1 절연 물질을 포함하고, 제2 패시베이션층(163)은 제1 절연 물질과 다른 제2 절연 물질을 포함할 수 있다. 상기 제1 절연 물질 및 상기 제2 절연 물질 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 제1 및 제2 격벽들(111, 112)의 상면 상에 형성되는 패시베이션 구조(160)의 제1 두께는, 제1 및 제2 격벽들(111, 112)의 측벽 상에 형성되는 패시베이션 구조(160)의 제2 두께보다 더 작을 수 있다. 일부 실시예들에 따르면, 상기 제1 두께는 약 0.1㎛ 내지 약 2 ㎛의 범위에 있을 수 있고, 상기 제2 두께는 약 0.5 ㎛ 내지 약 5 ㎛의 범위에 있을 수 있다.
예시적인 실시예들에 있어서, 제1 패시베이션층(162)은 제1 및 제2 격벽들(111, 112)) 각각의 측벽 상에서 상대적으로 균일한 두께를 가질 수 있다. 여기에서, '상대적으로 균일한 두께'라는 표현은 제1 패시베이션층(162)의 최소 두께가 그 최대 두께로부터 약 10% 이내의 값을 갖는 것을 의미할 수 있다. 또한 제2 패시베이션층(163)은 제1 및 제2 격벽들(111, 112) 각각의 측벽 상에서 상대적으로 균일한 두께를 가질 수 있다. 예시적인 제조 공정에서, 제1 및 제2 패시베이션층(152, 154)은 스텝 커버리지가 우수한 물질을 사용하거나, 스텝 커버리지가 우수한 물질 형성에 유리한 제조 공정, 예를 들어 원자층 적층(atomic layer deposition, ALD) 공정을 사용하여 형성될 수 있다.
예를 들어, 제1 두께는 패시베이션 구조(160)이 광 도파부(light guide)로 작용하기 위한 임계 두께보다 더 작을 수 있다. 예를 들어, 제1 및 제2 격벽들(111, 112)의 상면 상에 패시베이션 구조(160)의 제1 두께가 상기 임계 두께보다 더 큰 경우, 하나의 발광 셀(LC) 내에서 방출되는 빛이 제1 및 제2 격벽들(111, 112) 상에 형성된 패시베이션 구조(160)를 통해 인접한 발광 셀(LC) 내로 지향될(directed) 수 있고, 이에 따라 하나의 발광 셀(LC)이 턴온될 때 이에 인접한 발광 셀(LC)에 빛이 혼입하거나 침투하여 인접한 발광 셀(LC)이 완전한 오프 상태를 구현하기 어려울 수 있다.
상기 제1 두께는 상기 제2 두께보다 작거나 같으며, 특히 광 도파부로 작용하기 위한 임계 두께보다 작을 수 있다. 이에 따라 패시베이션 구조(160)가 형광층(180)의 오염을 방지하기 위한 충분한 두께를 제공하는 한편, 제1 및 제2 격벽들(111, 112) 상에 형성된 패시베이션 구조(160)에 의해 인접한 발광 셀(LC) 간의 원치 않는 빛의 크로스토크(cross-talk)가 발생하는 것을 방지할 수 있다.
예시적인 실시예들에 따르면, 도 10a에서와 달리, 패시베이션 구조는 3개 이상의 층들을 포함할 수도 있다. 예컨대, 도 10a의 제2 패시베이션층(163) 상에, 제1 패시베이션층(162)와 유사한 조성의 제3 패시베이션 층이 더 제공될 수 있고, 이 경우 패시베이션 구조는 3중층의 구조를 가질 수 있다.. 또한, 상기 제3 패시베이션 층 상에, 제2 패시베이션 층(163)과 유사한 조성의 제4 패시베이션 층이 제공될 수 있고, 이 경우 패시베이션 구조는 4중층의 구조를 가질 수도 있다.
도 11a는 예시적인 실시예들에 따른 발광 소자(100')를 설명하기 위한 개략적인 도면이다.
도 11a를 참조하면, 상기 발광 소자(100')는 제1 내지 제3 발광 셀들(LC1, LC2, LC3)을 포함할 수 있다. 도 11a에 도시된 발광 소자(100')의 단면 구조는 도 3b와 유사하다.
상기 복수의 제1 발광 셀들(LC1)은 X 방향(예컨대 x 방향)으로 이웃하면서 배열될 수 있다. 일부 실시예들에 있어서, 상기 복수의 제1 발광 셀들(LC1)은 실질적으로 동일한 크기와 형태를 가질 수 있다. 상기 제1 발광 셀(LC1)은 하나 또는 둘 이상의 단위 발광 소자들(120U, 도 3b 참조)포함할 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 발광 셀(LC1)은 2개 내지 20개, 2개 내지 15개, 2개 내지 10개, 2개 내지 7개, 또는 2개 내지 5개의 단위 발과 소자들(120U)들을 포함할 수도 있다.
상기 복수의 제2 발광 셀들(LC2)은 X 방향으로 이웃하면서 배열될 수 있다. 일부 실시예들에 있어서, 상기 복수의 제2 발광 셀들(LC2)은 실질적으로 동일한 크기와 형태를 가질 수 있다. 상기 복수의 제2 발광 셀들(LC2)은 상기 복수의 제1 발광 셀들(LC1)에 대하여 Y 방향으로 이웃할 수 있다.
일부 실시예들에 있어서, 상기 제1 발광 셀(LC1)의 X 방향의 치수는 상기 제2 발광 셀(LC2)의 X 방향의 치수와 실질적으로 동일할 수 있다. 일부 실시예들에 있어서, 상기 제1 발광 셀(LC1)의 Y 방향으로 연장되는 측면은 상기 제2 발광 셀(LC2)의 Y 방향으로 연장되는 측면과 정렬될 수 있다.
상기 제1 발광 셀(LC1)의 Y 방향의 치수는 상기 제2 발광 셀(LC2)의 Y 방향의 치수보다 더 클 수 있다. 일부 실시예들에 있어서, 상기 제1 발광 셀(LC1)의 Y 방향의 치수는 상기 제2 발광 셀(LC2)의 Y 방향의 치수의 약 1.5배 내지 약 4.5배일 수 있다.
상기 제1 발광 셀(LC1)은 상기 X 방향의 치수 A와 상기 Y 방향의 치수 B를 가질 수 있다. 이 때, A:B의 비율은 약 1:1.5 내지 약 1:4.5일 수 있다. 여기서 상기 제1 발광 셀(LC1)의 X 방향의 치수 A는 제1 발광 셀(LC1)에서 X 방향으로 대향하는 두 격벽 사이의 거리를 나타내고, X 방향의 치수 B는 제1 발광 셀(LC1)에서 Y 방향으로 대향하는 두 격벽 사이의 거리를 나타낸다.
일부 실시예들에 있어서, A:B의 비율은 약 1:1.3 내지 약 1:8, 약 1:1.4 내지 약 1:6, 약 1:1.5 내지 약 1:4.5, 약 1:1.8 내지 약 1:4, 또는 약 1:2 내지 약 1:3.5일 수 있고, 이들 사이의 임의의 범위를 포함할 수 있다.
상기 복수의 제3 발광 셀들(LC3)은 상기 복수의 제 2 발광 영역들(120)에 대하여 제 2 방향(예컨대 y 방향)으로 이웃할 수 있다. 또 상기 복수의 제3 발광 셀들(LC3)은 상기 복수의 제 2 발광 영역들(120)을 사이에 두고 상기 복수의 제 1 발광 영역들(110)과 이격될 수 있다.
일부 실시예들에 있어서, 상기 제3 발광 셀(LC3)은 상기 제2 발광 셀(LC2)과 실질적으로 동일한 크기 및 형태를 가질 수 있다. 일부 실시예들에 있어서, 상기 제3 발광 셀(LC3)의 X 방향의 치수는 상기 제2 발광 셀(LC2)의 X 방향의 치수와 실질적으로 동일할 수 있다. 일부 실시예들에 있어서, 상기 제3 발광 셀(LC3)의 Y 방향의 치수는 상기 제 2 발광 영역(120)의 Y 방향의 치수와 실질적으로 동일할 수 있다. 발광 소자(100')는 구동 칩(220)에 의해 제어될 수 있다. 구동 칩(220)은 상기 제1 발광 셀들(LC1)의 온-오프(on-off)의 동작을 제어할 수 있다. 상기 구동 칩(220)의 제어에 의하여 하나의 제1 발광 셀(LC1)이 온(on) 또는 오프될 때, 상기 하나의 제1 발광셀(LC1) 내의 하나 이상의 단위 발광 구조들(120U, 도 3b 참조은 모두 실질적으로 동시에 온(on) 또는 오프될 수 있다.
도 11b는 본 발명의 일 실시예에 따른 운송 수단을 나타낸 사시도이다.
도 11b에서는 운송 수단(1000)으로서 자동차가 도시되었지만, 본 발명이 여기에 한정되는 것은 아니다. 상기 운송 수단(1000)은, 이륜차, 삼륜차, 승용차, 무한궤도차량, 기차, 전차와 같은 육상 운송 수단; 배, 보우트, 잠수함과 같은 해양 운송 수단; 비행기, 헬리콥터와 같은 항공 운송 수단 등일 수 있으며 특별히 한정되지 않는다.
도 11b를 참조하면, 상기 운송 수단(1000)의 헤드램프부(1010) 내에 헤드램프 모듈(1020A, 1020B)이 설치될 수 있고, 외부 사이드 미러부(1030) 내에 사이드 미러 램프 모듈(1040)이 설치될 수 있으며, 테일 램프부(1050) 내에 테일 램프 모듈(1060)이 설치될 수 있다. 상기 헤드램프 모듈(1020)은 앞서 설명한 발광 소자(100')를 포함하는 광원 모듈일 수 있다.
상기 운송 수단(1000) 내에 내장된 전원 장치(1003)는 상기 헤드램프 모듈(1020), 사이드 미러 램프 모듈(1040), 테일 램프 모듈(1060)에 각각 전력을 공급할 수 있다. 또한 상기 운송 수단(1000) 내에 내장된 컨트롤러(1001)는 상기 헤드램프 모듈(1020), 사이드 미러 램프 모듈(1040), 테일 램프 모듈(1060)의 온-오프를 비롯한 제반 동작을 제어하도록 구성될 수 있다.
상기 컨트롤러(1001)는 앞서 설명한 구동 칩(220, 도 11a 참조)이거나, 상기 구동 칩(220, 도 11a 참조)과 전기적으로 연결되어 상기 구동 칩(220, 도 11a 참조)을 제어할 수 있다.
상기 운송 수단(1000)은 비전 인식 장치(1005)를 더 포함할 수 있다. 상기 비전 인식 장치(1005)는 전방의 대상(object)과 그의 움직임을 감지하도록 구성될 수 있다. 상기 비전 인식 장치(1005)는 전방의 모습을 입력받아 이를 디지털 데이터로 변환할 수 있는 카메라, 변환된 상기 디지털 데이터를 이용하여 상기 헤드램프 모듈(1020)로부터 방출되는 광이 조사되어야 할 위치와 광이 조사되어서는 안되는 위치를 식별하는 프로세서, 및 상기 프로세서에 의하여 처리된 결과를 상기 컨트롤러(1001)로 전송할 수 있는 출력 장치를 포함할 수 있다.
도 11c는 운송 수단의 비전 인식 장치에 의하여 인식된 풍경 모습을 나타낸 개략도이다.
도 11c의 상부 도면은 인식된 실제 풍경이고, 하부 도면은 인식된 실제 풍경에서 주요 인식 대상을 추출한 결과를 나타낸다.
도 11c를 참조하면, 상기 운송 수단(1000)은 도로 상에 위치하고 있으며, 상기 운송 수단(1000)의 비전 인식 장치(1005)는 지평선(H)을 수직 방향의 기준점으로 하여 대략 -4도(°) 내지 +4°의 수직 방향 범위를 인식하고 있다. 또 상기 비전 인식 장치(1005)는 정면 방향(V)을 기준점으로 하여 대략 -14° 내지 +14°의 수평 방향 범위를 인식하고 있다. 하지만, 통상의 기술자는 상기 수직 방향 및/또는 수평 방향의 인식 범위는 필요에 따라 증감 가능함을 이해할 것이다.
상기 비전 인식 장치(1005)는 이러한 시야 각도 범위 내에서 정지하고 있는 대상, 운동하고 있는 대상 등을 각각 식별하도록 구성될 수 있다.
도 11d는 인식된 풍경 모습에서 헤드램프 모듈에서 방출된 빛이 도달하는 범위를 나타낸 개념도이다.
도 11d를 참조하면, 상기 헤드램프 모듈(1020)에서 방출된 광은 수직 방향으로는 대략 -1도(°) 내지 +4°의 범위의 영역을 비추고, 수평 방향으로는 대략 -14° 내지 +14°의 범위의 영역을 비춘다. 여기서 수평 방향은 도 1 및 그와 관련된 설명에서 X 방향(즉, x 방향)일 수 있고, 수직 방향은 도 1 및 그와 관련된 설명에서 Y 방향(즉, y 방향)일 수 있다. 따라서, 상기 헤드램프 모듈(1020)은 최상부로부터 아래로 복수의 제1 발광 셀들(LC1), 복수의 제2 발광 셀들(LC2), 및 복수의 제3 발광 셀들(LC3)이 차례로 배치되어 대응되는 부분에 광을 조사할 수 있다.
각 발광 셀들(LC1, LC2, LC3)은 필요에 따라 온-오프 제어될 수 있다. 각 발광 셀들(LC1, LC2, LC3)의 온-오프 제어는 구동 칩(220, 도 11a 참조)에 의하여 이루어질 수 있다. 특히, 정면에서 다른 차량이 접근하는 경우에 있어서, 제1 발광 셀(LC1)에서 방출되는 광은 상대적으로 높은 위치에서 멀리 이격된 위치를 조사하도록 구성되기 때문에 상기 다른 차량의 운행에 방해가 될 수 있다. 그렇기 때문에 정면에서 접근하는 다른 차량의 운행을 방해하지 않도록 일부 발광 영역은 상기 다른 차량의 위치에 대응하여 동적으로 온-오프 제어될 수 있다.
구체적으로, ①의 위치에서 다른 차량이 접근하고 있다면 상기 구동 칩(220, 도 11a 참조)은 ①의 위치에 대응되는 제1 발광 셀(LC1_1)을 오프시킬 수 있다. 이후 상기 다른 차량이 점진적으로 접근함에 따라 상기 다른 차량은 ②의 위치에 있을 수 있으며, 이 때 상기 구동 칩(220, 도 11a 참조)은 ②의 위치에 대응되는 제1 발광 셀(LC1_2)을 오프시키고 ①의 위치에 대응되는 제1 발광 셀(LC1_1)을 온(on) 시킬 수 있다.
일부 실시예들에 있어서, 만일 상기 다른 차량이 ①과 ②의 위치의 사이에 위치한다고 판단되는 경우, 구동 칩(220, 도 11a 참조)은 다수 개의 발광 셀들을 동시에 오프시킬 수도 있다.
이후 상기 다른 차량의 위치가 더 접근하여 ③의 위치에 있게 되면, 상기 구동 칩(220, 도 11a 참조)은 ③의 위치에 대응되는 제2 발광 셀(LC2_3)을 오프시키고 ②의 위치에 대응되는 제1 발광 셀(LC1_2)을 온(on) 시킬 수 있다. 나아가, 상기 다른 차량이 더 접근하여 ④의 위치에 있게 되면, 구동 칩(220, 도 11a 참조)은 ④의 위치에 대응되는 제3 발광 셀(LC3_4)을 오프시키고, 오프되었던 ③의 위치에 대응되는 제3 발광 셀(LC2_3)을 다시 온(on) 시킬 수 있다.
이와 같이 접근하는 다른 차량의 위치를 인식하고, 그에 대응되는 발광 영역을 오프시킴으로써 접근하는 다른 차량의 운행을 용이하게 하여 운행 안전성을 향상시킬 수 있다. 이상에서는 접근하는 다른 차량이 1대인 경우에 대하여 설명하였지만, 통상의 기술자는 접근하는 다른 차량이 2대 이상인 경우에도 동등한 방법으로 구동 칩(220, 도 11a 참조)가 동작할 수 있음을 이해할 것이다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 조명 장치의 광원으로 동작하도록 구성된 발광 소자로서,
    발광 셀 영역, 패드 영역, 및 상기 발광 셀 영역 및 상기 패드 영역을 둘러싸는 가장자리 영역이 정의된 지지 기판;
    상기 발광 셀 영역 상에 매트릭스 형태로 배치되고 서로 수평적으로 이격된 복수의 단위 발광 소자들;
    상기 패드 영역 상에 형성된 복수의 패드들;
    상기 복수의 단위 발광 소자들 상에 배치되고, 상기 단위 발광 소자들 각각에 대응되는 복수의 셀 공간들을 정의하는 격벽들; 및
    상기 복수의 단위 발광 소자들 상에 배치되고 상기 복수의 셀 공간들을 채우는 복수의 형광층들을 포함하되,
    상기 발광 소자는 직육면체 형상을 갖고,
    상기 발광 소자의 상기 지지 기판의 상면에 평행한 제1 방향 길이는, 상기 발광 소자의 상기 지지 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향 길이 보다 더 긴 것을 특징으로 하는 발광 소자.
  2. 제1항에 있어서,
    상기 발광 소자의 상기 제1 방향 길이는 상기 제2 방향 길이의 1.1배 이상 100배 이하인 것을 특징으로 하는 발광 소자.
  3. 제1항에 있어서,
    상기 패드 영역은 제1 방향으로 연장되고,
    상기 복수의 패드들은 제1 방향을 따라 배열된 것을 특징으로 하는 발광 소자.
  4. 제1항에 있어서,
    상기 발광 소자의 상기 지지 기판의 수직한 제3 방향 길이는 상기 제1 방향 길이의 1/10 이하인 것을 특징으로 하는 발광 소자.
  5. 제1항에 있어서,
    상기 복수의 패드들 각각은 프로브 컨택부 및 전류 주입부를 포함하는 것을 특징으로 하는 발광 소자.
  6. 제5항에 있어서,
    상기 전류 주입부의 중심선 평균 거칠기는 상기 프로브 컨택부의 중심선 평균 거칠기보다 더 작은 것을 특징으로 하는 발광 소자.
  7. 제5항에 있어서,
    상기 프로브 컨택부의 상기 제1 방향의 폭은 상기 전류 주입부의 상기 제1 방향의 폭과 다른 것을 특징으로 하는 발광 소자.
  8. 제5항에 있어서,
    상기 프로브 컨택부는 상기 전류 주입부와 수평으로 이격된 것을 특징으로 하는 발광 소자.
  9. 제8항에 있어서,
    상기 프로브 컨택부와 상기 전류 주입부 각각에 연결된 상호 연결 전극을 더 포함하는 것을 특징으로 하는 발광 소자.
  10. 매트릭스 형태로 배치된 복수의 단위 발광 소자들을 포함하고, 직사각형의 평면 형상을 갖는 발광 소자로서,
    상기 직사각형은 서로 수직한 제1 및 제2 변들을 포함하고,
    상기 제1 변의 길이는 상기 제2 변의 길이의 1.1배 내지 100배의 범위에 있고,
    상기 발광 소자의 두께는 상기 제1 변의 길이의 1/10 이하이고,
    상기 발광 소자는,
    매트릭스로 배치되고 서로 수평으로 이격된 복수의 단위 발광 소자들;
    상기 복수의 단위 발광 소자들의 하면을 커버하는 제1 절연층;
    상기 제1 절연층의 하면을 커버하는 제2 절연층;
    상기 제2 절연층의 하면을 커버하는 제3 절연층;
    상기 제3 절연층의 하면을 커버하고 평면을 포함하는 매립 절연층;
    상기 매립 절연층의 상기 평면과 접하는 접착층; 및
    상기 접착층과 접하는 지지 기판을 포함하는 것을 특징으로 하는 발광 소자.
  11. 제10항에 있어서,
    상기 제1 변 및 상기 제2 변에 의해 정의된 제1 면의 외주에 형성된 제1 펜스를 더 포함하되,
    상기 제1 펜스는 상기 지지 기판의 상면에 수직한 방향으로 돌출된 제1 내지 제3 절연층들로 구성되고, 상기 복수의 단위 발광 소자들을 둘러싸는 것을 특징으로 하는 발광 소자.
  12. 제11항에 있어서,
    상기 복수의 단위 발광 소자들은 제1 도전형 반도체 층, 제2 도전형 반도체 층 및 상기 제1 및 제2 도전형 반도체 층 사이에 개재된 활성층을 포함하되,
    상기 제1 도전형 반도체 층은 상기 제2 도전형 반도체 층보다 상기 지지 기판으로부터 더 멀리 이격되고,
    상기 제1 펜스의 상면은 상기 활성층의 상면보다 더 높은 레벨에 있는 것을 특징으로 하는 발광 소자.
  13. 제12항에 있어서,
    상기 제1 펜스의 상면은 상기 활성층의 상면보다 더 낮은 레벨에 있는 것을 특징으로 하는 발광 소자.
  14. 제12항에 있어서,
    상기 제1 펜스의 상면은 상기 제1 도전형 반도체 층의 상면과 실질적으로 동일한 레벨에 있는 것을 특징으로 하는 발광 소자.
  15. 제11항에 있어서,
    상기 제1 펜스를 둘러싸고, 상기 제1 내지 제3 절연층들로 구성된 제2 펜스를 더 포함하는 것을 특징으로 하는 발광 소자.
  16. 제15항에 있어서,
    상기 제1 및 제2 펜스의 높이는 동일한 것을 특징으로 하는 발광 소자.
  17. 패키지 기판;
    상기 패키지 기판 상에 실장되고 매트릭스 형태로 배치된 복수의 단위 발광 소자들을 포함하며, 직사각형의 평면 형상을 갖는 발광 소자 및;
    상기 발광 소자를 구동하는 하나 이상의 구동 칩을 포함하되,
    상기 직사각형은 서로 수직한 제1 및 제2 변들을 포함하고,
    상기 제1 변의 길이는 상기 제2 변의 길이의 1.1배 내지 100배의 범위에 있고,
    상기 발광 소자의 두께는 상기 제1 변의 길이의 1/10 이하인 것을 특징으로 하는 광원 모듈.
  18. 제17항에 있어서,
    상기 복수의 단위 발광 소자들 각각은 LED(Light emitting diode)를 포함하고,
    상기 복수의 단위 발광 소자들은 제1 캐소드 및 제1 애노드를 포함하는 제1 단위 발광 소자 및 제2 캐소드 및 제2 애노드를 포함하는 제2 단위 발광 소자를 포함하되,
    상기 제2 애노드는 상기 제1 캐소드에 연결되는 것을 특징으로 하는 광원 모듈.
  19. 제18항에 있어서,
    제3 애노드 및 제3 캐소드를 갖는 제1 제너 다이오드; 및
    제4 애노드 및 제4 캐소드를 갖는 제2 제너 다이오드를 더 포함하되,
    상기 제3 애노드는 상기 제1 캐소드에 연결되고, 상기 제3 캐소드는 상기 제1 애노드에 연결되며, 상기 제4 애노드는 상기 제2 캐소드에 연결되고, 상기 제4 캐소드는 상기 제3 캐소드에 연결되는 것을 특징으로 하는 광원 모듈.
  20. 제19항에 있어서,
    상기 발광 소자는,
    상기 복수의 단위 발광 소자들의 하면을 커버하는 제1 절연층;
    상기 제1 절연층의 하면을 커버하는 제2 절연층;
    상기 제2 절연층의 하면을 커버하는 제3 절연층;
    상기 제3 절연층의 하면을 커버하고 평면을 포함하는 매립 절연층;
    상기 매립 절연층의 상기 평면과 접하는 접착층;
    상기 접착층과 접하며 발광 셀 영역, 패드 영역 및 가장자리 영역이 정의된 지지 기판; 및
    상기 패드 영역 상에 형성되고 상기 하나 이상의 구동 칩과 연결된 복수의 패드들을 포함하되,
    상기 복수의 단위 발광 소자들은 상기 발광 셀 영역 상에 배치된 것을 특징으로 하는 광원 모듈.

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