TWI506636B - 預防非故意永久寫入保護 - Google Patents

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Description

預防非故意永久寫入保護
本發明係關於具有可程式化非揮發性記憶體之積體電路裝置，且特定言之，係關於能夠暫時及永久寫入保護之可程式化非揮發性記憶體。
具有非揮發性記憶體之積體電路裝置可將該裝置之作業參數、作業程式及/或固定資料儲存在該非揮發性記憶體中。該非揮發性記憶體可被寫入保護以預防未經授權及/或無意地改變在其中之該等內容。一些構件可用於寫入保護非揮發性記憶體且在本文中被統稱為「寫入保護熔絲」。兩種類型寫入保護熔絲可實施於一非揮發性記憶體：a)一暫時寫入保護熔絲，其容許一使用者清除功能(停用寫入保護)；及b)一永久寫入保護熔絲，其在不需要該使用者能夠清除該永久寫入保護的情況下將該非揮發性記憶體永久置於一寫入保護模式中。因此，一旦一裝置已經被程式化且永久寫入保護，此後不能改變該裝置程式。
通常，一積體電路裝置將具有一多功能接針(外部連接)，該多功能接針可被用於該積體電路之正常作業或對其之程式化作業。該多功能接針之進一步特徵可在於需要不同電壓位準，例如，利用比該作業電壓更高之一電壓以執行一半永久或永久程式化作業。
根據JEDEC固態技術協會之串列存在偵測(SPD)電可擦除且可程式化唯讀記憶體(EEPROM)規格，當試圖利用SWP(軟體寫入保護)命令來程式化一暫時寫入保護熔絲時，若該裝置之A0位址接針上之一高電壓VHV不是在足以完成該暫時寫入保護(SWP)命令之一高電壓，則該裝置將具有其永久寫入保護熔絲設定，例如，反而執行永久軟體寫入保護(PSWP)命令。此導致該裝置被永久寫入保護，且若必須對該裝置實施一程式化改變及/或校正，則將需要實體更換該裝置。
參考圖5，其描繪一與用於執行暫時寫入保護(SWP)命令及永久軟體寫入保護(PSWP)命令之一先前技術外部多功能輸入輸出連接相關聯之電壓及邏輯位準的表。當試圖利用該SWP命令程式化一暫時寫入保護(熔絲)時，若施加至A0輸入連接之VHV位準不足，則該積體電路裝置將無意地程式化該永久寫入保護(熔絲)，即反而執行該PSWP命令。這使得該積體電路裝置永久寫入保護。
因此，需要預防因各種程式化功能的邊際電壓容限而無意發生之一非所要的程式化作業，例如永久寫入保護。根據本發明之教示，可在用於一積體電路裝置之不同程式化功能之不同電壓位準之間建立一範圍(例如，「窗」)，從而實施非作業之一保護區域(「安全區域」)，以有助於預防一非故意之不可逆的程式化作業，例如，永久寫入保護。
根據本發明之一特定實例性實施例，一種具有一非揮發性可程式化記憶體之積體電路裝置包括：非揮發性記憶體；記憶體控制及程式化邏輯，其被耦合至該非揮發性記憶體，且經調適以將資料寫入至該非揮發性記憶體；至少一多功能輸入連接，其被耦合至該記憶體控制及程式化邏輯，其中該至少一多功能輸入被用於啟用對寫入至該非揮發性記憶體之該資料的寫入保護；其中該寫入保護包括當該至少一多功能輸入上之一電壓小於一第一電壓值時的永久寫入保護，及當該至少一多功能輸入上之該電壓大於一第二電壓值時的暫時寫入保護，該第二電壓值大於該第一電壓值；且其中當該至少一多功能輸入上之該電壓等於或大於該第一電壓值且小於或等於該第二電壓值時，不能啟用該寫入保護。
根據本發明之另一特定實例性實施例，一種用於預防一積體電路裝置中之一非揮發性可程式化記憶體之非故意永久寫入保護的方法包括：比較一積體電路裝置之一多功能輸入連接之一輸入上之一電壓與第一電壓值及第二電壓值，其中該第二電壓值大於該第一電壓值。若該多功能輸入連接之該輸入上之該電壓小於該第一電壓值，則容許該積體電路裝置中之一可程式化記憶體的永久寫入保護；若該多功能輸入連接之該輸入上之該電壓大於該第二電壓值，則容許該積體電路裝置中之該可程式化記憶體的暫時寫入保護；及若該多功能輸入連接之該輸入上之該電壓等於或大於該第一電壓值且小於或等於該第二電壓值，則不容許該可程式化記憶體的寫入保護。
藉由參考結合所附圖式之以下描述，可獲得本發明之更全面理解。
現參考附圖，示意性說明特定實例性實施例之細節。該等圖中之相同元件將由相同數字表示，且類似元件將由具有一不同小寫字母尾碼之相同數字表示。
參考圖1，其描繪一積體電路裝置之示意方塊圖，該積體電路裝置具有在一積體電路封裝上之至少一外部多功能輸入輸出連接。該積體電路裝置102包括記憶體控制及程式化邏輯104、一非揮發性記憶體106及外部連接(例如，連接114及120等)。該等外部連接中之至少一者(例如連接120c)可為一多功能輸入、輸入或輸入輸出連接。根據本發明之教示，該至少一多功能連接可具有主要功能及次要功能，諸如(例如但不限於)一位址選擇輸入(主要)；及暫時與永久兩者之非揮發性記憶體寫入保護(次要)，例如，用於設定用於該非揮發性記憶體106之程式化內容之可擦除及非可擦除保護的「熔絲」。
該積體電路裝置102可進一步包括一數位處理器108、數位電路110及/或類比電路112。外部輸入及/或輸出連接116及118被分別耦合至該數位電路110及類比電路112。
參考圖2，其描繪一根據本發明之一特定實例性實施例之邏輯電路之示意方塊圖，該邏輯電路用於實施用於該至少一外部多功能連接之一非作業窗。該等外部連接114、120a、120b及120c具有一次要功能，可結合程式化及寫入保護該程式化非揮發性記憶體106中使用該次要功能。該等組合邏輯閘204至216表示根據本發明之教示之一特定實例性實施例，且應考慮在本發明之範圍內，如熟習數位邏輯設計且受益於本發明之技術者容易明白，可使用任何邏輯設計。
參考圖3，其描繪根據本發明之教示之圖2中所示之電路之各種電壓位準輸入與邏輯輸出之關係表。為了說明目的，揭示的為電壓值VIH最小值=0.7*Vdd；VIL最大值=0.3*Vdd；VIH最大值=Vdd+0.5伏特；VHH最小值=7伏特；且Vdd為電源電壓。應考慮在本發明之範圍內，可使用其他電壓值及它們的關係且在本發明之範圍內。
在圖3(a)中，當hv_en信號線222在一邏輯「0」時，對於施加至多功能A0輸入(連接120c)之所有電壓值，out_hv信號線220總是在一邏輯「0」。out_lv信號線218遵循in_lv信號線228，其當多功能A0輸入(連接120c)上之電壓大於或等於VIH最小值時在一邏輯「1」；及當多功能A0輸入(連接120c)上之電壓小於或等於VIL最大值時在一邏輯「0」。
在圖3(b)中，當hv_en信號線222在一邏輯「1」時，當多功能A0輸入(連接120c)上之電壓大於或等於VIH最小值時in_lv信號線228在一邏輯「1」；及當多功能A0輸入(連接120c)上之電壓小於或等於VIL最大值時in_lv信號線228在一邏輯「0」。當多功能A0輸入(連接120c)上之該電壓小於VIH最大值時in_sz(安全區域)信號線226將在一邏輯「1」，及當多功能A0輸入(連接120c)上之電壓大於或等於VIH最大值時in_sz(安全區域)信號線226將在一邏輯「0」。當多功能A0輸入(連接120c)上之電壓大於或等於VHH最小值時in_hv信號線224將在一邏輯「1」，及當多功能A0輸入(連接120c)上之電壓小於VHH最小值時in_hv信號線224將在一邏輯「0」。
當多功能A0輸入(連接120c)上之電壓小於或等於VIL最大值或小於VHH最小值且大於或等於VIH最大值時out_lv信號線218將在一邏輯「0」。當多功能A0輸入(連接120c)上之電壓大於VHH最小值或小於VIH最大值且大於或等於VIH最小值時out_lv信號線218將在一邏輯「1」。
當多功能A0輸入(連接120c)上之電壓大於或等於VHH最小值時out_hv信號線220將在一邏輯「1」，及當多功能A0輸入(連接120c)上之電壓小於VHH最小值時out_hv信號線220將在一邏輯「0」。與邏輯閘204至216組合之信號線222、224、226及228之使用產生抑制任何形式寫入保護的「安全區域」。根據該特定實例性實施例，安全區域將為當多功能A0輸入(連接120c)上之電壓小於VHH最小值但大於或等於VIH最大值時。
參考圖4，其描繪根據本發明之教示之與圖1之積體電路裝置與圖2中所示之電路相關聯之電壓及邏輯位準的一表。圖2之前述邏輯從而產生介於VHH最小值與VIH最大值之間的一安全區域；在該安全區域中可發生一暫時(SWP)記憶體寫入保護或一永久(PSWP)記憶體寫入保護。當多功能A0輸入(連接120c)上之電壓大於VHH最小值時可發生一暫時(SWP)記憶體寫入保護，及當多功能A0輸入(連接120c)上之電壓小於VIH最大值時可發生一永久(PSWP)記憶體寫入保護。因此，根據本發明之教示，不意外發生無意的永久(PSWP)記憶體寫入保護。
雖然已經描繪、描述且藉由引用本發明之實例性實施例界定本發明之實施例，但是該等引用並不意為限制本發明，且並未意謂著該限制。如熟習此項技術且受益於本發明之技術者能夠在形式及功能上考慮修改、改變及其類似物。本發明描繪且描述之實施例僅為實例，且非係本發明之詳盡範圍。
雖然本發明容易容許各種修改及替代形式，但是其特定實例性實施例已經被繪示在該等圖中，且在本文中被詳細描述。然而應理解，在本文中，特定實例性實施例之描述並不意為將本發明限制於本文中所揭示之特定形式，而是相反地，本發明意欲涵蓋由隨附申請專利範圍所界定之所有修改案及其類似物。
102．．．積體電路裝置
104．．．記憶體控制及程式化邏輯
106．．．非揮發性記憶體
108．．．數位處理器
110．．．數位電路
112．．．類比電路
114．．．外部連接
116．．．外部輸入及/或輸出連接
118．．．外部輸入及/或輸出連接
120．．．外部連接
120a．．．外部連接
120b．．．外部連接
120c．．．外部連接
202．．．程式化位準偵測電路
204、206、208、210、212、214、216．．．邏輯閘
218、220、222、224、226、228．．．信號線
圖1為一積體電路裝置之示意方塊圖，該積體電路裝置在一積體電路封裝上具有至少一外部多功能輸入輸出連接；
圖2為一根據本發明之一特定實例性實施例之邏輯電路的示意方塊圖，該邏輯電路用於實施用於該至少一外部多功能連接之一非作業窗；
圖3為根據本發明之教示之圖2中所示之電路之各種電壓位準輸入與邏輯輸出的關係表；
圖4為一根據本發明之教示之與圖1之積體電路裝置與圖2中所示之電路相關聯之電壓及邏輯位準的表；及
圖5為一與用於執行暫時寫入保護(SWP)命令及永久軟體寫入保護(PSWP)命令之一先前技術外部多功能輸入輸出連接相關聯之電壓及邏輯位準的表。
114．．．外部連接
120a．．．外部連接
120b．．．外部連接
120c．．．外部連接
202．．．程式化位準偵測電路
204、206、208、210、212、214、216．．．邏輯閘
218、220、222、224、226、228．．．信號線

Claims (14)

  1. 一種具有一非揮發性可程式化記憶體之積體電路裝置，其包括：非揮發性記憶體；記憶體控制及程式化邏輯，其係耦合至該非揮發性記憶體，且經調適以將資料寫入至該非揮發性記憶體，其中該記憶體控制及程式化邏輯係用於判定是否對施加於至少一輸入連接上之數位信號執行寫入保護功能；至少一多功能輸入連接，其係耦合至該記憶體控制及程式化邏輯，其中該至少一多功能輸入連接係用於區別對寫入至該非揮發性記憶體之該資料的一永久寫入保護或一暫時寫入保護；其中：當該至少一多功能輸入連接上之一電壓小於一第一電壓值時啟用該永久寫入保護，及當該至少一多功能輸入連接上之該電壓大於一第二電壓值時啟用該暫時寫入保護，該第二電壓值大於該第一電壓值；且其中當該至少一多功能輸入連接上之該電壓等於或大於該第一電壓值且小於或等於該第二電壓值時，不能啟用該寫入保護。
  2. 如請求項1之積體電路裝置，其中該第一電壓值大致上等於超過一電源電壓達約二分之一伏特。
  3. 如請求項1之積體電路裝置，其中該第二電壓值大致上 等於超過一電源電壓達約4.8伏特。
  4. 如請求項1之積體電路裝置，其中該第二電壓值大致上等於約7伏特。
  5. 如請求項1之積體電路裝置，其中該永久寫入保護包括程式化一永久寫入保護熔絲。
  6. 如請求項1之積體電路裝置，其中該暫時寫入保護包括程式化一暫時寫入保護熔絲。
  7. 如請求項1之積體電路裝置，其中該記憶體控制及程式化邏輯包括：一程式化位準偵測電路，其中該程式化位準偵測電路決定何時該至少一多功能輸入連接上之該電壓小於該第一電壓值，該至少一多功能輸入連接上之該電壓等於或大於該第一電壓值且小於或等於該第二電壓值，及該至少一多功能輸入連接上之該電壓大於該第二電壓值；及用於取決於該至少一多功能輸入連接上之該電壓而容許該永久寫入保護、不容許該永久及該暫時寫入保護，及容許該暫時寫入保護的邏輯。
  8. 如請求項1之積體電路裝置，進一步包括耦合至該非揮發性記憶體之一數位處理器。
  9. 如請求項8之積體電路裝置，進一步包括：耦合至該數位處理器的數位電路；以及至少一數位輸入輸出連接。
  10. 如請求項8之積體電路裝置，進一步包括：耦合至該數位處理器的類比電路；及至少一類比輸入輸出連接。
  11. 如請求項1之積體電路裝置，其中一控制位元組係用於判定是否執行一寫入保護。
  12. 如請求項11之積體電路裝置，其中該控制位元組中至少一位元係用於比較施加於該多功能輸入連接之一電壓。
  13. 一種用於預防一積體電路裝置中之一非揮發性可程式化記憶體之非故意永久寫入保護的方法，該方法包括：判定是否對施加於一積體電路裝置(102)之複數輸入連接(120a到c，114)上的數位信號執行一寫入保護功能；比較該積體電路裝置(102)之一多功能輸入連接(120c；A0)之一輸入上之一電壓與第一及第二電壓值，其中該第二電壓值大於該第一電壓值；若該多功能輸入連接(120c；A0)之該輸入上之該電壓小於該第一電壓值，則容許該積體電路裝置(102)中之一可程式化記憶體的永久寫入保護；若該多功能輸入連接(120c；A0)之該輸入上之該電壓大於該第二電壓值，則容許該積體電路裝置(102)中之該可程式化記憶體的暫時寫入保護；及若該多功能輸入連接(120c；A0)之該輸入上之該電壓等於或大於該第一電壓值且小於或等於該第二電壓值，則不容許該可程式化記憶體(106)的寫入保護。
  14. 如請求項13之該方法，其中一控制位元組(B0到B7)係用於判定是否執行一寫入保護。
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