TWI502657B - 半導體封裝件之製法 - Google Patents
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Description
本發明係有關於一種半導體封裝件之製法，尤指一種四方平面無引腳半導體封裝件之製法。
四方平面無引腳(Quad Flat No Lead，簡稱QFN)半導體封裝件為一種使接腳底面外露於封裝層底部表面的封裝單元，一般係採用表面黏著技術(surface mount technology，簡稱SMT)將四方平面無引腳半導體封裝件接置於印刷電路板上，藉此以形成一具有特定功能之電路模組。
隨著電子元件輕薄短小的趨勢發展，半導體封裝件的厚度已成為現今封裝領域發展的重點之一。第1圖所示者係習知之預蝕刻後的半導體封裝件的剖視圖，其製法係先提供一個預蝕刻好之導線架(leadframe)10，該導線架10之頂表面具有複數突起之導電引腳101a與置晶墊101b，接著，藉由黏著層12將一半導體晶片11設置於該導線架10的置晶墊101b上，並藉由複數銲線13將該半導體晶片11之電極墊111電性連接至該導線架10的導電引腳101a，
之後，於該導線架10之頂表面上形成封裝膠體14以包覆半導體晶片11，對該導線架10之底表面進行預蝕刻(pre-etching)步驟，其目的為薄化基板，以使導線架10達到一預定厚度，最後，再次對該導線架10之底表面進行最終蝕刻(final etching)，俾使該導線架10的導電引腳101a成為彼此電性獨立的接腳，以分別用於不同之電性連接路徑。
惟，因為該預蝕刻為全面性蝕刻，亦即對該導線架10之底表面進行全面性蝕刻，所以該預蝕刻完成後並無任何基準點可供參考或量測已蝕刻深度及導線架10之剩餘厚度R，即無法得知已蝕刻深度及導線架10之剩餘厚度，因而無法得知導電引腳101a及置晶墊101b之高度，進而會影響最終半導體封裝件之接腳之站立高度(stand off)與其各導電引腳101a間的共面性(coplanarity)，並導致半導體封裝件的良率問題，造成製造成本提高。
因此，如何避免上述習知技術中之種種問題，實已成為目前業界所急需解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種半導體封裝件之製法，係包括：提供一封裝件，該封裝件包含：一具有相對之第一表面及第二表面的金屬基板，該金屬基板之第一表面接置有一半導體晶片，且該半導體晶片具有複數電極墊，該金屬基板的第一表面上具有複數突出之導電引腳，該半導體晶片之電極墊係電性連接至該導電引
腳；一封裝膠體，係包覆該金屬基板及半導體晶片；以及阻擋層，係形成於該金屬基板之第二表面外緣；以及蝕刻該金屬基板之第二表面，以移除未被該阻擋層所覆蓋之金屬基板的部分厚度，並使得該金屬基板之第二表面於外緣定義出突起部。
所述之半導體封裝件之製法復包括下列步驟：於該金屬基板之第二表面上形成位置對應各該導電引腳的圖案化阻層；蝕刻該金屬基板之第二表面，以移除未被該圖案化阻層所覆蓋之金屬基板，並定義出複數金屬接腳；移除該圖案化阻層；以及進行切割步驟，以移除該突起部。
於前述之半導體封裝件之製法中，於移除該圖案化阻層之後，復包括於該封裝膠體形成有該金屬接腳之側上形成外露各該金屬接腳之末端的絕緣保護層。
依上所述之半導體封裝件之製法，復包括於各該金屬接腳之末端上形成導電元件，該導電元件係為銲球，且該半導體晶片係藉由黏著層以接置於該金屬基板上。
又於前述之半導體封裝件之製法中，該阻擋層係為抗化學蝕刻材料，該抗化學蝕刻材料係為光阻，且該阻擋層之形成係藉由塗佈、網印或黏貼方式。
又於本發明之半導體封裝件之製法中，形成該金屬基板之材質係為銅，且該金屬基板係為導線架形式。
由上可知，由於本發明係藉由阻擋層之巧妙設置而能得知已蝕刻深度及導線架之剩餘厚度，所以能精確控制後續蝕刻製程，以避免因過度蝕刻或蝕刻不足所致之接腳形
狀與其共面性不佳之問題，進而增進半導體封裝件的效能。
10‧‧‧導線架
101a、201a‧‧‧導電引腳
101b、201b‧‧‧置晶墊
11、21‧‧‧半導體晶片
111、211‧‧‧電極墊
12、22‧‧‧黏著層
13、23‧‧‧銲線
14、24‧‧‧封裝膠體
20‧‧‧金屬基板
20a‧‧‧第一表面
20b‧‧‧第二表面
20c‧‧‧第三表面
201a‧‧‧導電引腳
201b‧‧‧置晶墊
202‧‧‧突起部
203‧‧‧金屬接腳
21a‧‧‧作用面
21b‧‧‧非作用面
25‧‧‧阻擋層
26‧‧‧圖案化阻層
27‧‧‧絕緣保護層
28‧‧‧導電元件
29‧‧‧表面處理層
D‧‧‧已蝕刻深度
R‧‧‧剩餘厚度
第1圖所示者係習知之預蝕刻後的半導體封裝件的剖視圖；第2A至2F圖所示者係本發明之半導體封裝件之製法的剖視圖；以及第3圖所示者係本發明之半導體封裝件之製法之另一實施態樣的剖視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「側」、「外緣」、「末端」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖所示者，係本發明之半導體封裝件之製
法的剖視圖。
如第2A圖所示，提供一金屬基板20，其具有相對之第一表面20a與第二表面20b，該金屬基板20之第一表面20a上形成有複數突出之導電引腳201a與置晶墊201b，該導電引腳201a係由蝕刻所形成，接著，於該金屬基板20之第一表面20a上接置具有相對之作用面21a與非作用面21b的半導體晶片21，形成該金屬基板20之材質係為銅，且該金屬基板20係可為導線架形式，該作用面21a上形成有複數電極墊211，且該導電引腳201a上可形成有表面處理層29，該表面處理層29之材質係選自錫、銀、鎳、金、鉻/鈦、鎳/金、鎳/鈀、鎳/鈀/金、有機保焊膜、化鎳浸金、焊錫或無鉛焊錫之群組，於本實施例中，該半導體晶片21係以其非作用面21b接置於該置晶墊201b上，該半導體晶片21之非作用面21b係藉由黏著層22(例如為銀膠、膠膜之材質)以接置於該金屬基板20上，接著，以複數銲線23電性連接該電極墊211與導電引腳201a，該表面處理層29可僅放置於銲線23銲接於導電引線201a之部分。於其他實施例中，該半導體晶片21可透過複數導電凸塊經由作用面21a透過覆晶(flip-chip)之方式電性連接至導電引腳201a上。於該金屬基板20之第一表面20a上形成封裝膠體24，該封裝膠體24係包覆該半導體晶片21、該等銲線23、該金屬基板20之第一表面20a與導電引腳201a。該金屬基板20之第二表面20b上形成有一阻擋層25，該阻擋層25於本實施例係形成於第二表面20b之外緣側，於其他實施
例中，該阻擋層25係可依實際需求設置。於本實施例中，該阻擋層25係為一光阻，該光阻可選自液態光阻或乾膜光阻，經由旋轉塗佈或壓膜形成於該金屬基板20之第二表面20b上。該阻擋層25之材質係選自可以抗後續蝕刻金屬基板20之材料。
接著，如第2B圖所示，於前述之製程中，因需由該金屬基板20提供足夠之機械強度，因此該金屬基板20具有一厚度，而於封裝膠體24形成之後，為降低半導體封裝件之整體厚度，因此會對該金屬基板20之第二表面20b進行第一次蝕刻，以移除未被該阻擋層25所覆蓋之金屬基板20的部分，使未被該阻擋層25所覆蓋之金屬基板20薄化至一定厚度，而透過該阻擋層25在蝕刻製程中阻擋金屬基板20，使得該金屬基板20之第二表面20b於外緣定義出突起部202，此時，即可藉由量測該突起部202至蝕刻金屬基板20後之第三表面20c而得到已蝕刻深度D，藉由量測該突起部202而可以準確控制欲蝕刻之深度。進而使該導電引腳201a能夠準確控制至需求高度。
如第2C圖所示，於該金屬基板20之第二表面20b上形成位置對應各該導電引腳201a及置晶墊201b的圖案化阻層26。
如第2D圖所示，對該金屬基板20之第二表面20b進行第二次蝕刻，以移除未被該圖案化阻層26所覆蓋之金屬基板20，並定義出複數金屬接腳203，並移除該圖案化阻層26。
如第2E圖所示，於該封裝膠體24形成有該金屬接腳203之側上形成外露各該金屬接腳203之末端的絕緣保護層27。於本實施例中，該絕緣保護層27可為綠漆，以作為後續植球時之防銲層。
如第2F圖所示，於各該金屬接腳203之末端上形成導電元件28，並進行切割步驟，以移除該突起部202，其中，該導電元件28係為銲球。該銲球可經由植球或網板印刷形成於金屬接腳203上。
要補充說明的是，於該金屬基板具有陣列之複數封裝單元的情況下，該阻擋層可僅形成於整個金屬基板的最外圍，且於切單時順便移除該最外圍部分，如第3圖所示，如此則能夠進一步節省金屬基板的使用面積。
綜上所述，相較於習知技術，由於本發明係藉由阻擋層之巧妙設置而能得知已蝕刻深度及導線架之剩餘厚度，所以能精確控制後續蝕刻製程，以避免因過度蝕刻或蝕刻不足所致之接腳形狀與其共面性不佳之問題，進而增進半導體封裝件的效能。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20‧‧‧金屬基板
20c‧‧‧第三表面
201a‧‧‧導電引腳
201b‧‧‧置晶墊
203‧‧‧金屬接腳
21‧‧‧半導體晶片
211‧‧‧電極墊
22‧‧‧黏著層
23‧‧‧銲線
24‧‧‧封裝膠體
27‧‧‧絕緣保護層
28‧‧‧導電元件
29‧‧‧表面處理層
Claims (11)
- 一種半導體封裝件之製法，係包括：提供一封裝件，該封裝件包含：一具有相對之第一表面及第二表面的金屬基板，該金屬基板之第一表面接置有一半導體晶片，且該半導體晶片具有複數電極墊，該金屬基板的第一表面上並具有複數突出之導電引腳，以供該半導體晶片之電極墊電性連接至該導電引腳；一封裝膠體，係包覆該金屬基板及半導體晶片；以及阻擋層，係形成於該金屬基板之第二表面外緣；以及蝕刻該金屬基板之第二表面，以移除未被該阻擋層所覆蓋之金屬基板的部分厚度以定義出該金屬基板之第三表面，並使得該金屬基板之第二表面於外緣定義出突起部，其中，該金屬基板之第二表面與第三表面間具有一蝕刻深度。
- 如申請專利範圍第1項所述之半導體封裝件之製法，復包括下列步驟：於該金屬基板之第二表面上形成位置對應各該導電引腳的圖案化阻層；蝕刻該金屬基板之第二表面，以移除未被該圖案化阻層所覆蓋之金屬基板，並定義出複數金屬接腳； 移除該圖案化阻層；以及進行切割步驟，以移除該突起部。
- 如申請專利範圍第2項所述之半導體封裝件之製法，於移除該圖案化阻層之後，復包括於該封裝膠體形成有該金屬接腳之側上形成外露各該金屬接腳之末端的絕緣保護層。
- 如申請專利範圍第3項所述之半導體封裝件之製法，復包括於各該金屬接腳之末端上形成導電元件。
- 如申請專利範圍第4項所述之半導體封裝件之製法，其中，該導電元件係為銲球。
- 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該半導體晶片係藉由黏著層以接置於該金屬基板上。
- 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該阻擋層係為抗化學蝕刻材料。
- 如申請專利範圍第7項所述之半導體封裝件之製法，其中，該抗化學蝕刻材料係為光阻。
- 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該阻擋層之形成係藉由塗佈、網印或黏貼方式為之。
- 如申請專利範圍第1項所述之半導體封裝件之製法，其中，形成該金屬基板之材質係為銅。
- 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該金屬基板係為導線架。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090032943A1 (en) * | 2007-07-31 | 2009-02-05 | Seiko Epson Corporation | Substrate, substrate fabrication, semiconductor device, and semiconductor device fabrication |
| US20090200654A1 (en) * | 1994-12-29 | 2009-08-13 | Tessera, Inc. | Method of electrically connecting a microelectronic component |
| TW201037808A (en) * | 2009-04-10 | 2010-10-16 | Advanced Semiconductor Eng | Advanced quad flat non-leaded package structure and manufacturing method thereof |
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|---|---|---|---|---|
| CN100464415C (zh) * | 2007-09-13 | 2009-02-25 | 江苏长电科技股份有限公司 | 半导体器件无脚封装结构及其封装工艺 |
| CN102005432B (zh) * | 2010-09-30 | 2012-03-28 | 江苏长电科技股份有限公司 | 四面无引脚封装结构及其封装方法 |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090200654A1 (en) * | 1994-12-29 | 2009-08-13 | Tessera, Inc. | Method of electrically connecting a microelectronic component |
| US20090032943A1 (en) * | 2007-07-31 | 2009-02-05 | Seiko Epson Corporation | Substrate, substrate fabrication, semiconductor device, and semiconductor device fabrication |
| TW201037808A (en) * | 2009-04-10 | 2010-10-16 | Advanced Semiconductor Eng | Advanced quad flat non-leaded package structure and manufacturing method thereof |
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