TWI494947B - 具有資料線切換結構的記憶體系統 - Google Patents

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TWI494947B
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Description

具有資料線切換結構的記憶體系統
本發明係關於用於資料儲存之技術。
本申請案主張由Thomas Yan及Luca Fasoli於2009年4月20日提出申請之美國臨時申請案第61/171,022號「Data Dependent Data-Line Switching Scheme」之權益，該臨時申請案以引用方式併入本文中。
半導體記憶體已變得愈來愈普遍地用於各種電子裝置中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。當半導體記憶體用於消費類電子裝置中時，消費者通常期望該半導體記憶體以充足速度執行以使得該記憶體不使電子裝置之運作變慢。
一儲存系統包含分組成若干區塊之非揮發性儲存元件之一或多個層。每一區塊包含一子組第一選擇電路，其等用於將一子組一第一類型之陣列線選擇性地耦合至各別局域資料線。每一區塊包含一子組第二選擇電路，其等用於將一子組各別局域資料線選擇性地耦合至連接至控制電路之全域資料線。為增加記憶體作業之效能，該等第二選擇電路可彼此獨立地改變其選擇。舉例而言，同時對複數個群組之非揮發性儲存元件中之每一群組之一第一非揮發性儲存元件執行一記憶體作業。獨立地偵測針對每一群組之該第一非揮發性儲存元件之該記憶體作業之完成。在獨立地偵測到針對各別群組之該第一非揮發性儲存元件之該記憶體作業之完成時，針對每一群組獨立地開始對每一群組之一第二非揮發性儲存元件之記憶體作業。
揭示一種非揮發性儲存系統，其包含複數個非揮發性儲存元件、一組信號驅動電路及選擇電路。該選擇電路將一第一組該等非揮發性儲存元件連接至該組信號驅動電路或將一第二組該等非揮發性儲存元件連接至該組信號驅動電路。在該選擇電路將該第一組非揮發性儲存元件連接至在一個實施例中包含感測放大器之該組信號驅動電路時，該組信號驅動電路開始對該第一組非揮發性儲存元件之一程式化作業。在開始對該第一組非揮發性儲存元件之程式化作業之後且在不等待對該第一組非揮發性儲存元件之該程式化作業之完成之情形下，該選擇電路將該第一組非揮發性儲存元件與該組信號驅動電路斷開連接且將該第二組非揮發性儲存元件連接至該組信號驅動電路。在該選擇電路將該第二組非揮發性儲存元件連接至該組信號驅動電路時而不等待對該第一組非揮發性儲存元件之程式化作業之完成，該組信號驅動電路開始對該第二組非揮發性儲存元件之一程式化作業。
圖1係繪示可實施本文所述技術之一記憶體系統100之一個實例之一方塊圖。記憶體系統100包含可係一二維或三維記憶體單元陣列之一記憶體陣列102。在一個實施例中，記憶體陣列102係一單片三維記憶體陣列。記憶體陣列102之陣列端子線包含組織成若干列之字線之各種層及組織成若干行之位元線之各種層。然而，亦可實施其他定向。
記憶體系統100包含列控制電路120，其輸出108連接至記憶體陣列102之各別字線。出於本文件之目的，一連接可係一直接連接或間接連接(例如，經由一或多個其他部件)。列控制電路120自系統控制邏輯電路130接收一群組M個列位址信號及一或多個各種控制信號，且通常可包含用於讀取及程式化作業兩者之例如列解碼器122、陣列驅動器124及區塊選擇電路126等電路。
記憶體系統100亦包含行控制電路110，其輸入/輸出106連接至記憶體陣列102之各別位元線。行控制電路110自系統控制邏輯130接收一群組N個行位址信號及一或多個各種控制信號，且通常可包含例如行解碼器112、驅動器電路114、區塊選擇電路116及感測放大器118等電路。在一個實施例中，感測放大器118向位元線提供信號且感測該等位元線上之信號。本文可使用此項技術中習知之各種感測放大器。
系統控制邏輯130自控制器134接收資料及命令且向控制器134提供輸出資料。控制器134與主機通信。系統控制邏輯130可包含一或多個狀態機器、暫存器及用於控制記憶體系統100之作業之其他控制邏輯。在其他實施例中，系統控制邏輯130直接自一主機接收資料及命令且向彼主機提供輸出資料，此乃因系統控制邏輯130包含一控制器之功能性。
在一個實施例中，系統控制邏輯130、行控制電路110、列控制電路120及記憶體陣列102形成於相同積體電路上。舉例而言，系統控制邏輯130、行控制電路110及列控制電路120可形成於一基板之表面上，且記憶體陣列102係形成於該基板上面(且因此，在系統控制邏輯130、行控制電路110及列控制電路120上面)之一單片三維記憶體陣列。在某些情形中，控制電路之一部分可與記憶體陣列之某一部分形成於相同層上。關於類似於圖1之實施例之適合實施例之更多資訊可在以下美國專利中找到：美國專利6,879,505；美國專利7,286,439；美國專利6,856,572；及美國專利7,359,279，該等專利皆以全文引用之方式併入本文中。控制器134可與圖1中所繪示之其他組件位於相同基板或一不同基板上。控制器134、系統控制邏輯130、行控制電路110、行解碼器112、驅動器電路114、區塊選擇116、感測放大器118、列控制電路120、列解碼器122、陣列驅動器124及/或區塊選擇126可單獨地或以任一組合之形式被視為一或多個控制電路。
記憶體陣列102包含複數個記憶體單元。在一個實施例中，每一記憶體單元包含一引導元件(例如，一二極體)及一電阻元件。在一個實例性實施方案中，該等記憶體單元可係可程式化一次且讀取多次之記憶體單元。一個實例性記憶體單元包含在上部導體與下部導體之間的交叉處形成之層之一柱。在一個實施例中，該柱包含一引導元件，例如一二極體，其與一狀態改變元件(例如，一反熔絲層)串聯連接。在該反熔絲層係完整時，該單元就電方面而言係一開路。在該反熔絲層被破壞時，該單元就電方面而言係與該被破壞之反熔絲層之電阻串聯之一二極體。記憶體單元之實例可在以下美國專利中找到：美國專利6,034,882；美國專利6,525,953；美國專利6,952,043；美國專利6,420,215；美國專利6,951,780；及美國專利7,081,377。
在另一實施例中，記憶體單元係可重寫的。舉例而言，美國專利申請公開案第2006/0250836號闡述包含與一可逆電阻切換元件串聯耦合之一二極體之一可重寫非揮發性記憶體單元，該專利申請公開案以全文引用之方式併入本文中。一可逆電阻切換元件包含具有可在兩個或更多個狀態之間進行可逆切換之一電阻之可逆電阻切換材料。舉例而言，該可逆電阻切換材料在製造時可處於一初始高電阻狀態中，在施加一第一電壓及/或電流時，該初始高電阻狀態可切換至一低電阻狀態。施加一第二電壓及/或電流可使該可逆電阻切換材料恢復至該高電阻狀態。另一選擇係，該可逆電阻切換元件在製造時可係處於一初始低電阻狀態中，在施加適當電壓及/或電流時，該初始低電阻狀態可逆地可切換至一高電阻狀態。一個電阻狀態可表示一二進制「0」而另一電阻狀態可表示一二進制「1」。可使用多於兩個資料/電阻狀態以使得該記憶體單元儲存兩個或更多個資料位元。在一個實施例中，將電阻自該高電阻狀態切換至該低電阻狀態之程序係稱為一設置作業。將電阻自該低電阻狀態切換至該高電阻狀態之程序係稱為一重置作業。該高電阻狀態係與二進制資料「0」相關聯，且該低電阻狀態係與二進制資料「1」相關聯。在其他實施例中，可反轉設置及重置及/或資料編碼。在某些實施例中，第一次設置一電阻切換元件時需要比正常電壓高之一電壓，且稱為一形成(FORMING)作業。
圖2係一記憶體單元150之一個實例之一簡化透視圖，該記憶體單元150包含以串聯方式耦合且定位於一第一導體166與一第二導體168之間的可逆電阻切換元件162、引導元件164及障壁165。
可逆電阻切換元件263包含具有可在兩個或更多個狀態之間進行可逆切換之一電阻之可逆電阻切換材料170。在某些實施例中，可逆電阻切換材料170可由一金屬氧化物形成。可使用各種不同的金屬氧化物。在一個實例中，使用氧化鎳。
在至少一個實施例中，經由使用一選擇性沈積製程，可在不蝕刻氧化鎳層之情形下將該氧化鎳層用於一可逆電阻切換材料中。舉例而言，可藉由採用一沈積製程(例如，電鍍、無電沈積或類似製程)來形成一可逆電阻切換元件以在形成於一基板上面之導電表面上僅選擇性地沈積一含鎳層。以此方式，僅圖案化及/或蝕刻該基板上之導電表面(在沈積該含鎳層之前)而非該含鎳層。
在至少一個實施例中，可逆電阻切換材料170包含藉由選擇性地沈積鎳且然後氧化該鎳層而形成之氧化鎳層之至少一部分。舉例而言，可使用無電沈積、電鍍或一類似選擇性製程來選擇性地沈積且然後氧化Ni、Nix Py 或另一類似形式之鎳以形成氧化鎳(例如，使用快速熱氧化或另一氧化製程)。在其他實施例中，可選擇性地沈積氧化鎳本身。舉例而言，可使用一選擇性沈積製程在引導元件上面選擇性地沈積含NiO、NiOx 或NiOx Py 之層且然後對其進行退火及/或氧化(若必要)。
可選擇性地沈積且然後退火及/或氧化其他材料(若必要)以形成在記憶體單元中使用之可逆電阻切換材料。舉例而言，可(例如)藉由電鍍來選擇性地沈積一Nb、Ta、V、Al、Ti、Co、鈷鎳合金等等之層且氧化該層以形成一可逆電阻切換材料。
另一可變電阻材料係摻雜有V、Co、Ni、Pd、Fe或Mn之非晶矽，舉例而言，如在Rose等人之美國專利第5,541,869號中更全面闡述。另一類材料係由Ignatiev等人在美國專利第6,473,332號中所教示：此等係鈣鈦礦材料，例如Pr1 -XCaX MnO3 (PCMO)、La1 -XCaX MnO3 (LCMO)、LaSrMnO3 (LSMO)或GdBaCoX OY (GBCO)。此可變電阻材料之另一選項係一碳聚合物膜，該碳聚合物膜包括(舉例而言)混合於一塑膠聚合物中之炭黑粒子或石墨，如由Jacobson等人在美國專利第6,072,716號中所教示。另一實例係使用碳奈米管作為一可逆電阻切換材料。
另一材料係由Campbell等人在美國專利申請案2003/0045054中及由Campbell等人在美國專利申請案2003/0047765中所教示。此材料係式AX BY 之經摻雜硫屬化合物玻璃，其中A包含來自週期表之族IIIA(B、Al、Ga、In、Ti)、族IVA(C、Si、Ge、Sn、Pb)、族VA(N、P、As、Sb、Bi)，或族VIIA(F、Cl、Br、I、At)中之至少一種元素，其中B係選自S、Se及Te及其混合物中。摻雜劑係選自貴金屬及過渡金屬(包含Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni)中。此硫屬化合物玻璃(非晶硫屬化合物，不呈結晶狀態)形成於毗鄰於移動金屬離子之一貯存器之一記憶體單元中。某一其他固體電解質材料可替代硫屬化合物玻璃。其他可變電阻材料包含非晶碳、石墨及碳奈米管。其他材料亦可與本文中所闡述之技術一起使用。
關於使用可逆電阻切換材料製造一記憶體單元之更多資訊可在美國專利申請公開案2009/0001343「Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same」中找到，該專利申請公開案以全文引用之方式併入本文中。額外資訊亦可在2008年12月19日提出申請之美國專利申請案12/339,313「Reverse Set With Current Limit for Non-Volatile Storage」中找到，該專利申請案以全文引用之方式併入本文中。
可逆電阻切換元件162包含電極172及174。電極172定位於可逆電阻切換材料170與導體168之間。在一個實施例中，電極172係由鉑製成。電極174定位於可逆電阻切換材料170與引導元件164之間。在一個實施例中，電極174係由氮化鈦製成且用作一障壁層。
引導元件164可係一二極體，或藉由選擇性地限制跨越可逆電阻切換元件162之電壓及/或流經可逆電阻切換元件162之電流而展示出非歐姆傳導之其他適合引導元件。以此方式，記憶體單元150可用作一二或三維記憶體陣列之部分且可在不影響該陣列中其他記憶體單元狀態之情形下將資料寫入至記憶體單元150及/或自記憶體單元150讀取資料。引導元件164可包含任一適合之二極體，例如，一垂直多晶p-n或p-i-n二極體(不管是該二極體之一n區域位於一p區域上面之上指還是該二極體之一p區域位於一n區域上面之下指)。
在某些實施例中，引導元件164可係由一多晶半導體材料(例如，多晶矽、一多晶矽-鍺合金、多晶鍺或任一其他適合材料)形成的一二極體。舉例而言，引導元件164可係一二極體，其包含一重摻雜n+多晶矽區域182、位於n+多晶矽區域182上面之一輕摻雜或一本質(非故意摻雜)多晶矽區域180及位於本質區域180上面之一重摻雜p+多晶矽區域186。在某些實施例中，可在n+多晶矽區域182上形成一薄(例如，僅幾百埃或更少)鍺及/或矽-鍺合金層(未顯示)(在使用一矽-鍺合金層時具有約10%或更多之鍺)以防止及/或減少摻雜劑自n+多晶矽區域182遷移至本質區域180中，如(舉例而言)2005年12月9日提出申請且題目為「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」之美國專利申請公開案第2006/0087005號中所闡述，該申請案特此以全文引用之方式併入本文中。應理解，可反轉該n+及p+區域之位置。當引導元件164係由經沈積矽(例如，非晶或多晶)製造而成時，一個實施例可包含形成於該二極體上之一矽化物層以將經沈積矽置於一低電阻狀態中。
如以下專利中所闡述，矽化物形成材料(例如，鈦及/或鈷)與經沈積矽在退火期間進行反應以形成一矽化物層：美國專利第7,176,064號「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide」，該專利特此以全文引用之方式併入本文中。矽化鈦及矽化鈷之晶格間距接近矽之晶格間距，因此此等矽化物層看似可在毗鄰之經沈積矽結晶時充當該經沈積矽的「結晶模板」或「晶種」(例如，矽化物層在退火期間增強矽二極體之結晶結構)。藉此提供較低電阻之矽。對於矽-鍺合金及/或鍺二極體而言，可達成類似結果。
導體166及168包含任一適合導電材料，例如鎢、任一適當金屬、重摻雜半導體材料、一導電矽化物、一導電矽化物-鍺化物、一導電鍺化物或類似材料。在圖2之實施例中，導體166及168係軌道形狀且沿不同方向(例如，大致彼此垂直)延伸。可使用其他導體形狀及/或組態。在某些實施例中，可將障壁層、黏合層、抗反射塗層及/或類似層(未顯示)與導體166及168一起使用以改良裝置效能及/或幫助裝置製造。
儘管圖2中顯示可逆電阻切換元件162係定位於引導元件164上面，但應理解在替代實施例中，可逆電阻切換元件162可定位於引導元件164下面。
雖然圖2顯示一記憶體單元之一個實例，但本文中所揭示之技術不需要一種特定類型或結構之記憶體單元。可使用諸多不同類型之記憶體單元。
圖3係針對一金屬氧化物可逆電阻切換元件之一個實例性實施例之電壓對電流之一曲線圖。線250表示該可逆電阻切換元件在處於高電阻狀態中時之I-V特性。線252表示該可逆電阻切換元件在處於低電阻狀態中時之I-V特性。為確定該可逆電阻切換元件處於哪一狀態中，施加一電壓且量測所產生之電流。一較高所量測電流(參見線252)指示該可逆電阻切換元件處於低電阻狀態中。一較低所量測電流(參見線250)指示該可逆電阻切換元件處於高電阻狀態中。注意，具有不同I-V特性之一可逆電阻切換元件之其他變型亦可與本文中之技術一起使用。
在處於高電阻狀態中時(參見線250)，若將電壓Vset及充足電流施加至記憶體單元，則該可逆電阻切換元件將被設置為低電阻狀態。線254顯示在施加VSET時之行為。該電壓將在某種程度上保持恆定且該電流朝向Iset_limit增加。在某時，將設置該可逆電阻切換元件且該裝置行為將係基於線252。注意，第一次設置該可逆電阻切換元件時，需要Vf(形成電壓)來設置該裝置。此後，可使用VSET。形成電壓Vf可大於VSET。
在處於低電阻狀態中時(參見線252)，若將電壓VRESET及充足電流(Ireset)施加至記憶體單元，則可逆電阻切換元件將被重置為高電阻狀態。線256顯示在施加VRESET時之行為。在某時，將重置該可逆電阻切換元件且該裝置行為將係基於線250。
在一個實施例中，Vset係約5伏，Vreset係約3伏，Iset_limit係約5 uA且Ireset電流可高達30 uA。在某些實施例中，Vset可低於Vreset，不需要形成作業及/或設置或重置所需之時間可不同。
此項技術中已知設置及重置可逆電阻切換材料之電阻之程式化作業。已知用於設置及重置可逆電阻切換材料之電阻之諸多不同電路實施方案且其等可與本文中所闡述之技術一起使用。設置及重置之實例可在以下專利申請案中找到：2008年12月19日提出申請之美國專利申請案12/339,313「Reverse Set With Current Limit for Non-Volatile Storage」，其以全文引用之方式併入本文中；美國專利申請案2007/0072360，其以全文引用之方式併入本文中；及美國專利申請案2007/0008785，其以全文引用之方式併入本文中。
在某些實施例中，提供、控制及/或限制穿過一記憶體單元之電流之電路可遠離該記憶體單元。此距離對於一單片三維記憶體陣列而言更成問題，在該單片三維記憶體陣列中控制電路係在基板表面上且記憶體單元係在該三維記憶體陣列之上部層上(如上文所述)。由於此距離，導電路徑可變得相當長，此導致該等線之相對大電容。在某些情形中，在設置一記憶體單元之後，該等線上之電容性電荷將隨後耗散穿過該記憶體單元，此可致使額外電流穿過可逆電阻切換元件。此額外電流可致使將該可逆電阻切換元件設置至此一低電阻值以致難以或不可能重置該元件。一種所提議解決方案係在設置作業期間使位元線及資料匯流排放電，以使得在達成設置之後，將隨後不驅動不期望電流穿過該記憶體單元。在此實施例中，在設置作業期間將施正向偏壓於二極體且將把Vset作為一脈衝(或其他形式)施加至該記憶體單元。該Vset脈衝將比設置該可逆電阻切換元件所需之時間短，以使得將需要來自位元線及資料匯流排之電荷來提供未由該Vset脈衝提供之額外電荷。舉例而言，將使用一電壓脈衝來使連接至一記憶體單元之位元線充電。該位元線因其寄生電容而將保持一電荷。在充電之後，該位元線將自電壓源切斷以使得該位元線浮動。然後該位元線上之電荷將耗散穿過該記憶體單元至字線，從而致使該記憶體單元被設置。
在某些實施方案中，設置作業可後跟一驗證作業以確認該設置作業是否成功。若不成功，則可重試該設置作業。在一個實例性實施方案中，該驗證作業係一讀取作業。因此，系統控制邏輯130將首先致使程式化(設置或重置)一或多個記憶體單元且然後將讀取所有經程式化之記憶體單元。若所讀取之資料匹配欲程式化之資料，則該程序完成。若所讀取之資料中之某些資料不匹配所程式化之資料(很可能係由於程式化不成功)，則重複該程式化。
記憶體陣列102將包括諸多記憶體單元。圖4A係一單片三維陣列102之一部分之一簡化透視圖，該單片三維陣列包含定位於一第二記憶體層級220下面之一第一記憶體層級218。在圖4A之實施例中，每一記憶體層級218及220包含成一交叉點陣列之複數個記憶體單元200。應理解，第一與第二記憶體層級218與220之間可存在額外層(例如，一層間電介質)，但為簡明起見未將其顯示於圖4A中。可使用其他記憶體陣列組態，如可使用額外記憶體層級。在圖4A之實施例中，所有二極體可「指」向同相同方向(例如向上或向下，此取決於p-i-n二極體在該二極體底部還是頂部上具有一p摻雜區域)，從而簡化二極體製造。記憶體單元200可與記憶體單元150相同或不同。
圖4B係一單片三維陣列102之一第二實施例之一部分之一簡化透視圖，該單片三維陣列包含定位於一第二記憶體層級221下面之一第一記憶體層級219。圖4B之記憶體陣列包含複數個記憶體單元200。相對於第一記憶體層級219，記憶體單元200位於一組位元線207與一組字線209之間且連接至該等位元線及字線。相對於第二記憶體層級221，記憶體單元200位於一組位元線210與字線209之間且連接至該等位元線及字線。一第一記憶體層級之上部導體可用作定位於該第一記憶體層級上面之一第二記憶體層級之下部導體，如圖4B中所示。額外資訊闡述於美國專利第6,952,030號「High-Density Three-Dimensional Memory Cell」中，該專利特此以全文引用之方式併入本文中。
在圖4B之實施例中，毗鄰記憶體層級上之二極體(或其他引導裝置)較佳指向相反方向，如2007年3月27日提出申請且標題為「Method to Form Upward Pointing P-I-N Diodes Having Large And Uniform Current」之美國專利申請公開案第20070190722號中所闡述，該專利申請公開案特此以全文引用之方式併入本文中。舉例而言，第一記憶體層級219之二極體可係由箭頭A1 所指示之上指二極體(例如，其中p區域位於該等二極體之底部處)，而第二記憶體層級221之二極體可係由箭頭A2 所指示之下指二極體(例如，其中n區域位於該等二極體之底部處)，或反之亦然。
一單片三維記憶體陣列係一種其中多個記憶體層級形成於一單個基板(例如，一晶圓)上面而無中間基板之記憶體陣列。形成一個記憶體層級之層係直接沈積或生長在一或多個現有層級之層上方。相比之下，已藉由在單獨基板上形成記憶體層級並將該等記憶體層級黏合於彼此頂部上來構造堆疊式記憶體，如在Leedy之美國專利第5,915,167號「Three dimensional Structure Memory」中所述。可在接合之前將該等基板變薄或自該等記憶體層級移除，但由於該等記憶體層階最初係形成於單獨基板上方，因此此等記憶體並非真正的單片三維記憶體陣列。
在一單片三維記憶體陣列之一個實施例中，位元線係沿一第一方向配置且字線係沿垂直於該等位元線之一第二方向配置。在具有額外記憶體單元層之一單片三維記憶體陣列中，將存在額外之位元線層及字線層。支援電路(例如，行控制電路110、列控制電路120及系統控制邏輯130)係配置於基板之表面上，其中記憶體陣列係製造於支援電路上面。
圖5繪示一積體電路之各種層，其顯示定位於基板上面之記憶體陣列。該記憶體陣列包含位元線層BL0、BL1及BL2，以及字線層WL0及WL1。在其他實施例中，亦可實施額外位元線及字線層。實施一半導體記憶體系統之一積體電路亦包含用於在支援電路之不同組件之間以及在支援電路與位元線及字線之間路由信號之多個金屬層。此等金屬層係配置於實施於基板之表面上之支援電路上面及記憶體陣列下面。圖5顯示用於路由之兩個金屬層R1及R2；然而，其他實施例可包含多於或少於兩個金屬層。在一個實例中，此等金屬層R1及R2係由鎢形成(約1.5 ohm/squre)，其具有一相對高電阻及高電容兩者。
定位於記憶體陣列上面的可係用於在記憶體系統之不同組件之間路由信號之一或多個金屬層。圖5顯示記憶體陣列上面之一個此種金屬層，其被標示為頂部金屬層。在一個實例中，該頂部金屬層係由鋁或銅形成(約0.05 ohm/squre)，其具有比層R1及R2小之一電阻及電容。金屬層R1及R2並非係使用與頂部金屬層所使用之相同材料來實施，此乃因用於R1及R2之金屬需要耐受用於在R1及R2頂部上製造記憶體陣列之處理步驟。
可添加通孔以在毗鄰金屬層之間進行連接。可添加介層孔以在非毗鄰層之間進行連接。一介層孔係一多層通孔且可連接多於2個層(在此情形中，該介層孔看起來像一階梯)。
記憶體陣列102係細分成若干隔段，且每一隔段可(視情況)係分割成若干區塊。圖6顯示被分割成若干隔段(例如，隔段0、隔段1、...、隔段N)之記憶體陣列102之一邏輯視圖。對於不同實施方案隔段之數目可不同。某些實施例可僅使用一個隔段。圖7顯示分割成若干區塊(區塊0至區塊15)之一個隔段(例如，隔段0)。在一個實施例中，一隔段中存在16個區塊。然而，其他實施例可使用不同數目個區塊。
一區塊係一相連記憶體單元群組，其具有通常未被解碼器、驅動器、感測放大器及輸入/輸出電路阻斷之相連字線及位元線。此係針對各種原因中之任一者來完成。舉例而言，因字線及位元線之電阻及電容而產生且向下橫過此等線之信號延遲(亦即，RC延遲)在一大陣列中可係非常明顯。可藉由將一較大陣列細分成一群組較小子陣列以便減小每一字線及/或每一位元線之長度來減少此等RC延遲。作為另一實例，與存取一群組記憶體單元相關聯之功率可指示在一給定記憶體循環期間可同時存取之記憶體單元數目之一上限。因此，常常將一大記憶體陣列細分成較小子陣列以減少同時存取之記憶體單元之數目。一積體電路可包含一個或多於一個記憶體陣列。
圖7顯示區塊0之一子組位元線。基板比記憶體陣列寬；因此，行控制電路110之部分可自該記憶體陣列下方突出，以促進使用介層孔及通孔至R1、R2、頂部金屬及位元線之連接。將行控制電路110(包含解碼器及感測放大器)分割成兩組電路，其中每一組電路係位於積體電路之相對側上(例如，側A及側B)以使得行控制電路110之一組電路自該記憶體陣列之一第一側(側A)突出，且行控制電路110之第二組電路自該記憶體陣列之相對側(側B)突出。一區塊之一半位元線連接至行控制電路110在側A上之一組電路，且一區塊之另一半位元線連接至行控制電路110在側B上之第二組電路。在一個實施例中，此兩組位元線係交錯的以使得每隔一個位元線連接至側A上之行控制電路110，且中間位元線連接至側B上之行控制電路110。可存在其中自側A撿取兩個相鄰位元線且自側B撿取接下來2個位元線之情形。此取決於程序。
在一個實施例中，存在位於每一區塊下面(例如，在基板之表面上)之兩個感測放大器。該兩個感測放大器中之一者係用於連接至側A上之行控制電路110之位元線，且另一感測放大器係用於連接至側B上之行控制電路110之位元線。在一隔段中包含16個區塊之實施例中，一隔段中存在32個感測放大器，其中每一側(側A及側B)有16個。在一個實施例中，一隔段之一個性質係該隔段中之所有區塊共享相同之32個感測放大器。此意指可同時選擇一隔段中之32個記憶體單元用於程式化或讀取。因此，該記憶體系統包含用於選擇該32個記憶體單元之電路及用於在該32個選定記憶體單元與該等感測放大器之間路由信號之線。
在先前系統中，用於在該32個選定記憶體單元與該等感測放大器之間路由信號之全域路由線係實施於金屬層R1或R2中，其具有一相對大電阻及電容。為減小總電阻及電容，某些先前設計已實施該等全域路由線之一半用於在該32個選定記憶體單元與R1(或R2)中之感測放大器之間路由信號，且該等全域路由線之另一半用於在該32個選定記憶體單元與實施於頂部金屬中之感測放大器之間路由信號。儘管此方案的確減小電阻及電容，但該減小並不足以允許高速作業。在先前實施方案中，該等全域路由線中之每一者皆觸碰所有解碼電晶體汲極，此增加與該線相關聯之總電容。
為進一步減小選定記憶體單元與感測放大器之間的資料線中之電阻及電容，可使用一分段式資料線方案。針對每一區段提供若干局域資料線，其中一區段可包含一個、兩個、四個或另一數目個區塊。使用選擇電路將該等局域資料線連接至適當位元線。跨越所有隔段將感測放大器輸出提供至全域資料線。使用選擇電路將該等全域資料線連接至適當局域資料線。
圖8係繪示用於實施一分段式資料線方案之行控制電路110之一個實施例之路由信號及選擇電路之一部分之一示意圖。在此實施例中，一隔段中存在16個區塊。繪示三個區塊之若干部分：區塊0、區塊1及區塊15。每一區塊具有用於將位元線電連接至陣列之一個側(例如，圖7之側A)上之感測放大器之64行選擇電路500，及用於將位元線連接至陣列之另一側(例如，圖14之側B)上之感測放大器之64行選擇電路。圖8僅顯示用於連接至側B之64行選擇電路500。因此，對於每一個區塊，每一區塊具有64行×32個位元線×2(頂部及底部)=4096個位元線。在一個實施例中，該三維記憶體陣列包含四個層，每一層有1024個位元線。亦可使用解碼電路、位元線及層之其他配置。
在圖8之實施例中，每一區塊皆具有其自身之局域資料線組。舉例而言，區塊0包含SELB0<31:0>，區塊1包含SELB1<31:0>，...區塊15包含SELB15<31:0>。在一個實施例中，局域資料線SELB0<31:0>、SELB1<31:0>、...、SELB15<31:0>實施於在其各別區塊下方之金屬層R1中，且僅沿該各別區塊之寬度延伸。局域資料線SELB0<31:0>、SELB1<31:0>、...、SELB15<31:0>對應於圖5、圖8及圖10之資料匯流排。一特定行之選擇電路500用於將彼相同行之32個位元線選擇性地連接至32個各別局域資料線(SELB0<31:0>、SELB1<31:0>、...或SELB15<31:0>)。如自圖8可見，選擇電路500中之每一者接收來自行解碼器112之一選擇信號CD，及來自與該行相關聯之32個位元線中之一者之一位元線連接。基於來自行解碼器112之選擇輸入，選擇電路500將位元線連接至局域資料線(例如，SELB0<31:0>、SELB1<31:0>、...、SELB15<31:0>)中之一各別資料線或與局域資料線中之一各別資料線斷開連接。
圖9係顯示選擇電路500之一個實施例之細節之一示意圖。出於實例目的，選擇電路500中之一者已由圖8中之參考編號502個別地標示。選擇電路502包含端子A、B及C。圖9之示意圖亦顯示端子A、B及C。端子A連接至行解碼器112以使得行解碼器112可將一選擇信號CD發送至控制選擇電路502。端子B連接至一各別位元線。端子C連接至一各別局域資料線(例如，SELB0<31：0>、SELB1<31：0>、...或SELB15<31：0>中之一者)。圖9亦顯示一端子D，其係用於未選位元線之一全域線。為便於理解，圖8未顯示至選擇電路500之所有端子D之連接；然而，熟習此項技術者將理解，所有端子D皆連接至一共同未選位元線信號值。該等選擇電路將一位元線電連接至一局域資料線，以使得該位元線可與該局域資料線電通信。在選擇電路經組態以不將一位元線電連接至一局域資料線時，則該位元線無法與該局域資料線通信，但位元線及資料線兩者仍以實體方式連接至選擇電路。
選擇電路各自包含兩個連接之電晶體620及622以及電容器624。電容器624在電路中並非一實際實體電容器。而是，電容器624表示源極至井(source-to-well)寄生電容。端子A將行解碼器112連接至電晶體620及622之閘極。基於端子A處之信號，端子B處之位元線將與端子C處之各別局域資料線(例如，SELB0<31：0>、SELB1<31：0>、...或SELB15<31：0>中之一者)或端子D處之未選位元線信號通信。選擇電路500中之每一者將製造於基板之表面上，其中使用介層孔連接至位元線且使用金屬層R1及/或R2連接至行解碼器112、局域資料線及未選位元線信號。
回顧圖8，行解碼器112選擇一個行並向彼所選行發送在適當選擇信號線CD上之一選擇指示，以使得所選行將各別之32個位元線連接至局域資料線(SELB0<31:0>、SELB1<31:0>、...或SELB15<31:0>)。每一區塊具有其自身之一組16個2:1多工器MUX(例如，MUX 501)，其等與該區塊相關聯且位於區塊下面之基板上。每一組32個局域資料線(SELB0<31:0>、SELB1<31:0>、...或SELB15<31:0>)係連接至彼各別區塊之一各別組16個2:1多工器(MUX)。舉例而言，在區塊0中，第一多工器接收SELB0<0>及SELB0<16>，第二多工器接收SELB0<1>及SELB0<17>，...第十六個多工器接收SELB0<15>及SELB0<31>。一區塊中之多工器中之每一者自行解碼器112接收一共同選擇信號(例如，信號S)以便選擇該32個局域資料線中之16個局域資料線。在一個實施例中，將同一選擇信號S提供至一區塊(或隔段)之所有多工器(MUX)，以便選擇(舉例而言)SELB0<15:0>或選擇SELB0<16:31>。在一個實施例中，該等多工器包含施偏壓於未選SELB之能力。
該16個選定局域資料線連接至全域資料線GSELB<15:0>，以使得對選定記憶體單元執行一記憶體作業(例如，讀取、設置、重置)。舉例而言，SELB0<0>係選擇性地連接至GSELB<0>，SELB0<1>係選擇性地連接至GSELB<1>等等，或SELB0<16>係選擇性地連接至GSELB<0>，SELB0<17>係選擇性地連接至GSELB<1>等等。全域資料線GSELB<15:0>係實施於頂部金屬中，且使用介層孔(或通孔)在全域資料線GSELB<15:0>與多工器(MUX)之間進行連接。該等全域資料線GSELB<15:0>延伸跨越整個隔段，其中每一隔段具有其自身之全域資料線組。為減少全域資料線之間的耦合，可使用各種形式之頂部金屬隔離。
該等全域資料線GSELB<15:0>中之每一者連接至該等感測放大器中之一者。舉例而言，位於區塊0下方之感測放大器之輸出Sense-Amp 0連接至GSELB<0>，位於區塊1下方之感測放大器之輸出Sense-Amp 1連接至GSELB<1>，...且位於區塊15下方之感測放大器之輸出Sense-Amp 15連接至GSELB<15>。因此，一特定感測放大器之輸出連接至一全域資料線，然後藉助一多工器連接至一局域資料線，且然後藉助一選擇電路500連接至一位元線。由於該等全域資料線係實施於頂部金屬中，且頂部金屬具有比金屬層R1及R2明顯低之電阻，因此自該等感測放大器至記憶體單元之信號路徑具有一較低電阻。電容亦減小，此乃因係「關斷」且由解碼線觸碰之電晶體之數目減少。藉由透過減少每一資料線(SELB)之位元線驅動器之數目而具有一分段式資料線來減小位元線驅動器之總寄生電容(源極至井寄生電容)。
如上文所提及，圖8僅顯示至區塊之一個側(例如，側B)上之感測放大器之連接路徑。因此，除了圖8所繪示之彼等外，每一區塊存在另一組局域資料線，每一隔段存在另一組全域資料線且每一隔段存在另一組感測放大器。因此，一選定區塊與連接至64個局域資料線之64個選定位元線相關聯，對於該64個局域資料線，32個多工器選擇32個局域資料線以連接至32個全域資料線。該32個全域資料線連接至與彼特定隔段相關聯之32個感測放大器。
使用64個局域資料線及32個全域資料線於一隔段中選擇16個區塊、於一行中選擇64個位元線係針對各實施例之一個組。在其他實施例中，可使用不同數目個每一項。另外，局域資料線之數目可係非二進制的(例如，48或96)。
若一區塊之2:1多工器(MUX)係傳統多工器且共享一共同選擇信號S，則在一個實施例中，所執行之記憶體作業首先係針對一第一組16個選擇線而執行。在針對該第一組16個選擇線之記憶體作業完成之後，接著對共同選擇信號S進行變態觸發且針對第二組16個選擇線執行記憶體作業(相同或不同記憶體作業)。舉例而言，在執行一記憶體作業(例如，讀取、設置、重置)時，設置共同選擇信號S，以使得多工器首先選擇SELB0<0>、SELB0<1>、...、SELB0<15>。因此，對連接至已連接(經由選擇電路500)至局域資料線SELB0<0>、SELB0<1>、...、SELB0<15>之位元線之彼等記憶體單元執行記憶體作業(在一第一遍期間)。在所有16個記憶體單元已完成記憶體作業之後，對共同選擇信號S進行變態觸發，以使得多工器然後選擇SELB0<16>、SELB0<17>、...、SELB0<31>且對連接至已連接(經由選擇電路500)至局域資料線SELB0<16>、SELB0<17>、...、SELB0<31>之位元線之彼等記憶體單元執行記憶體作業(在一第二遍期間)。若該第一遍之16個記憶體單元中之一者完成記憶體作業較慢，則針對所有16個記憶體單元延遲該第二遍之開始。在某些實施例中，平行地對多個隔段(例如，x個隔段)進行操作且該多個隔段共享一共同選擇信號，以使得若16(x)個記憶體單元中之任一者完成記憶體作業較慢，則針對所有16(x)個記憶體單元延遲第二遍之開始。隨著平行操作之記憶體單元之數目增加，延遲之潛在性亦增加。
為減小上述延遲，將多工器設計成能夠在其相關聯記憶體單元已完成記憶體作業時獨立地切換連接。舉例而言，考量一記憶體作業之效能，以使得在第一遍期間，多工器首先選擇SELB0<0>、SELB0<1>、...、SELB0<15>。在連接至耦合至SELB0<0>之位元線之選定記憶體單元完成記憶體作業時，在SELB0<0>與SELB0<16>之間進行選擇之多工器將獨立地切換至所連接之SELB0<16>至GSELB<0>，而不等待連接至SELB0<1>、SELB0<2>、...、SELB0<15>之選定記憶體單元完成記憶體作業。16個多工器中之任一者可自第一階段獨立地改變至第二階段(例如，改變SELB輸入之選擇以連接至GSELB)而不等待其他15個(或更多個)多工器改變且不等待共同選擇信號S改變。在第二階段完成之後，該等多工器將等待所有16個記憶體單元在後續動作之前完成第二階段，此通常可正改變行位址且在下一行中執行相同(或不同)類型之記憶體作業。
為使得該等多工器能夠如上所述獨立地改變資料連接，該等感測放大器將發送一資料啟用信號(DEN)至該等多工器以指示其應切換其選擇，此乃因第一記憶體單元(第一階段)已完成記憶體作業。每一感測放大器將輸出必須路由至每一區塊之一個多工器之一個資料啟用信號(DEN)。舉例而言，感測放大器0(Sense-AMP 0)將發送其資料啟用信號(DEN)至在SELB0<16,0>之間切換之多工器，感測放大器1(Sense-AMP 1)將發送其資料啟用信號(DEN)至在SELB0<17,1>之間切換之多工器，...。感測放大器15(Sense-AMP 15)將發送其資料啟用信號(DEN)至在SELB0<31,15>之間切換之多工器。為路由此等資料啟用信號，圖8之電路包含一資料啟用匯流排DEN<15:0>，其中DEN<0>係來自感測放大器0(Sense-AMP 0)，DEN<1>係來自感測放大器1(Sense-AMP 1)，...DEN<0>係來自感測放大器15(Sense-AMP 15)。圖8之示意圖顯示每一感測放大器將其一個位元DEN傳輸至DEN<15:0>匯流排。此外，該匯流排之16個位元中之每一者連接至各別多工器以使得每一多工器可自其第一階段獨立地切換至其第二階段。
圖10係一感測放大器及頁暫存器(兩者皆是感測放大器118之部分)之一部分之一示意圖，其顯示用於產生適當資料啟用信號(DEN)之邏輯。由於此項技術中已熟知感測放大器，因此僅繪示感測放大器之產生資料啟用信號(DEN)之額外部分。該感測放大器包含一感測放大器驅動器(SA驅動器)、一感測放大器偵測器(SA偵測器)及一資料啟用產生器(DATA_EN產生器)。該感測放大器驅動器連接至一全域資料線(GSELB)且使用電晶體702將信號(例如，VWR)驅動至位元線上(經由一全域資料線GSELB、一多工器及一局域資料線SELB)。該感測放大器偵測器包含一比較器電路700，該比較器電路藉由將所連接之全域位元線與一參考(例如，Vref)進行比較來偵測記憶體作業之狀態。該資料啟用產生器產生各別資料啟用信號DEN以發訊：連接至一多工器之兩個位元中之第一者已完成記憶體作業。在該感測放大器偵測器偵測到一記憶體作業之完成(例如，一設置或重置之完成)時，將斷定輸出信號DETECTED且將其發送至資料啟用產生器之AND閘704及反相器706。此致使自AND閘704輸出一正脈衝。AND閘704之輸出連接至NOR閘708之輸入。NOR閘708之其他輸入係來自頁暫存器之DATA信號。假設該DATA信號係處於邏輯0，則來自AND閘704之正脈衝自NOR閘708中產生一負脈衝。
亦將輸出信號DETECTED發送至頁暫存器。該頁暫存器輸出圖10中所繪示之三個信號：感測放大器啟用(SAEN)、位元線預充電(BLP)及資料。SAEN用於啟用感測放大器驅動器。BLP用於開始一位元線之預充電，DATA指示需要程式化下一位元(DATA=0)或不需要程式化下一位元(DATA=1)。若不需要程式化下一位元，則NOR閘708之輸出被強制為零；因此將不存在脈衝。信號DEN係圖8之DEN<15:0>之各別位元。
圖11係圖8中所繪示之2:1多工器(MUX)之一電路之一示意圖。各別全域資料線GSELB<i>連接至電晶體750、752、770及772。電晶體750及752亦連接至兩個局域資料線SELB<i>中之第一者。因此，電晶體750及752在全域資料線GSELB<i>與局域資料線SELB<i>之間提供一路徑。除了連接至GSELB<i>以外，電晶體770及772亦連接至第二局域資料線SELB<i+16>。因此，電晶體770及772在全域資料線GSELB<i>與第二局域資料線SELB<i+16>之間提供一路徑。電晶體750之閘極連接至NAND閘754之輸出。電晶體752之閘極連接至反相器756之輸出。反相器756之輸入連接至NAND閘754之輸出。NAND閘754之輸出亦連接至電晶體758之閘極。電晶體758連接於局域資料線SELB<i>與電晶體760之間。電晶體760連接於電晶體758與電壓VUB之間。NAND閘774之輸出連接至電晶體770之閘極、反相器776之輸入及電晶體778之閘極。反相器776之輸出連接至電晶體772之閘極。電晶體778連接於局域資料線SELB<i+16>與電晶體780之間。電晶體780連接於電晶體778與電壓VUB之間。
來自各別感測放大器(參見圖10)之信號DEN係提供至反相器762。反相器762之輸出係提供至反相器764。反相器764之輸出連接至NAND閘754之輸入。放電信號XDIS連接至NAND閘754之一輸入、電晶體760之閘極、NAND閘774之一輸入及電晶體780之閘極。XDIS係一全域信號，且出於本文中所闡述之程序之目的，可始終將XDIS視為一固體邏輯「1」。反相器762之輸出亦連接至D正反器766及D正反器768之時鐘輸入。D正反器766之輸入接地。D正反器766之輸出連接至D正反器768之輸入且連接至NAND閘754之輸入。D正反器766之輸出係標示為MUX_EN<0>。D正反器768之輸出(標示為MUX_EN<1>)連接至NAND閘774之輸入。D正反器766之設置輸入及D正反器768之重置輸入連接至程式化改變行信號(PCHGC)。
D正反器766及768起一兩位元移位暫存器之作用以產生兩個MUX啟用信號MUX_EN<0>及MUX_EN<1>。各別多工器啟用信號之高狀態將使得多工器之兩個局域資料線輸入SELB<i>及SELB<i+16>中之一者能夠連接至一個全域資料線GSELB<i>。在多工器啟用信號MUX_EN<0>處於邏輯0時，NAND閘754將輸出邏輯1，此將關斷各別組電晶體750/752以自全域資料線GSELB<i>切斷各別局域資料線SELB<i>。在多工器啟用信號MUX_EN<0>處於邏輯1時，NAND閘754可處於邏輯0以導通電晶體750/752以在各別局域資料線SELB<i>與全域資料線GSELB<i>之間提供一路徑。在多工器啟用信號MUX_EN<1>處於邏輯0時，NAND閘774將輸出邏輯1，此將關斷電晶體770/772以自全域資料線GSELB<i>切斷局域資料線SELB<i+16>。在多工器啟用信號MUX_EN<1>處於邏輯1時，NAND閘774可處於邏輯0以導通各別對電晶體770/772以在局域資料線SELB<i+16>與全域資料線GSELB<i>之間提供一路徑。
如上文所論述，在一特定程式化作業之下一階段不需要寫入資料或不需要執行記憶體作業時，來自頁暫存器之DATA信號(參見圖10)將處於邏輯位準1，此將強制NOR閘708之輸出及信號DEN處於邏輯0。在DEN信號處於恆定0時，NAND閘754及774將輸出邏輯1，此將關斷電晶體對(750/752及770/772)以將全域資料線GSELB<i>與兩個局域資料線SELB<i>及SELB<i+16>隔離。在NAND閘754及774之輸出係邏輯1時，電晶體758及778導通以將電壓VUB提供至局域資料線SELB<i>及SELB<i+16>(由於XDIS係固定於邏輯1以導通電晶體760及780)。
在停止程式化一行之第一階段時(設置或重置連接至一多工器之兩個位元之第一位元)，將確定信號PCHGC以將D。正反器766設置至邏輯1且將D正反器768重置至邏輯0。此將GSELB<i>連接至SELB<i>且自SELB<i+16>隔離GSELB<i>。在SA偵測器(參見圖10)斷定DETECTED信號(例如，回應於偵測到成功程式化作業)時，將在DEN上產生一負脈衝。DEN之低狀態將停用資料MUX，藉此將全域資料線GSELB<i>與兩個局域資料線SELB<i>及SELB<i+16>隔離。亦將該DETECTED信號提供至頁暫存器，此將使得能夠程式化下一資料位元(藉由適當地控制DATA信號)。回應於此，頁暫存器獨立地向感測放大器驅動器產生SAEN及BLP(例如，忽略其他感測放大器之狀態)。DEN上之低脈衝將係提供至圖11之在反相器762之輸入處之電路。來自感測放大器之DEN之低脈衝將使MUX啟用自MUX_EN<0>移位至MUX_EN<1>。若DEN保持為低，則兩個局域資料線係處於VUB(例如，0.5 v)且全域資料線GSELB<i>與局域資料線隔離。因此，全域資料線GSELB<i>針對下一行中之下一組資料可保持處於相對高之電壓下。若在反相器762之輸入處提供一脈衝，則當DEN在該脈衝之末端返回至高時，選擇多工器SELB<i+16>之第二輸入以使得GSELB<i>與SELB<i+16>通信且可執行記憶體作業之第二階段。
此方案之一個優點係在下一記憶體作業之前不需要使全域資料線完全放電。全域資料線GSELB<i>在下一寫入作業之前與局域資料線隔離。因此，不需要感測放大器來使該全域資料線放電。而是，該感測放大器可保持全域資料線GSELB<i>處於一相對高之電壓(例如，Vsafe)下，如下文針對圖12所述。
圖12係繪示以下來自圖10及11之信號之行為之時序圖：SAEN、BLP、DEN、MUX_EN<1:0>、GSELB<i>、SELB<i>及SELB<i+16>。在圖12中所繪示之時間之部分中，SAEN、BLP、DEN最初係處於邏輯0，MUX_EN<1:0>係處於「01」，GSELB<i>係自VUB提升至Vsafe，SELB<i>係處於VUB下，且SELB<16>係處於VUB下。在時間t1處，對於記憶體作業之第一階段，DEN變高以將SELB<i>連接至GSELB<i>，此允許GSELB<i>與SELB<i>之間的電荷共享。在時間t2處，BLP升高以經由SELB<i>及GSELB<i>將適當位元線預充電至寫入電壓VWR。SAEN亦在t2處變高以使得感測放大器能夠驅動VWR。在t3與t4之間，執行適當記憶體作業且感測放大器偵測器將針對選定之第一位元感測記憶體作業(第一階段)之完成。回應於感測到記憶體作業之完成(例如，由於偵測到GSELB<i>係處於Vref下，因此成功設置記憶體單元)，DETECTED信號將變高，從而致使SAEN變低且DEN提供低脈衝。如上文所論述，DEN中之低脈衝將致使MUX_EN<1:0>自01移位至10。回應於DEN變低，SELB<i>將連接至VUB，如上文所論述。當DEN在負脈衝末端處變回至高時，SELB<i+16>將與GSELB<i>通信，因此在T5之後局域資料線SELB<i+16>與全域資料線GSELB<i>之間將存在電荷共享。然後BLP將升高以允許預充電。在預充電之後，將針對多工器之第二輸入執行一記憶體作業。最終，將偵測到GSELB<i>達到Vref，此將觸發SAEN之降低及DEN之降低。彼時，記憶體作業之第二階段已完成且該電路將在連接至不同GSELB之所有剩餘感測放大器已在相關聯之2個SELB上完成寫入作業時等待選擇下一行。注意，圖12顯示一個全域資料線(GSELB<i>)及一對局域資料線SELB<i>/SELB<i+16>；然而，將使用其他全域資料線及其他局域資料線同時對多個非揮發性儲存元件執行圖12所闡述之程式化程序。
圖13係闡述上述系統作業之一流程圖。在步驟802中，自主機接收執行一記憶體作業之一命令。在步驟804中，接收記憶體作業之資料(若有的話)。在步驟806中，選擇一個隔段。在某些實施例中，可能針對同時作業而選擇多於一個隔段。在步驟808中，針對一記憶體作業選擇選定隔段內之一區塊。另一選擇係，選擇每一選定隔段內之一個區塊。在步驟810中，選擇適當之一或多個字線。在步驟812中，使用上述多工器選擇一子組局域資料線，且藉此將其連接至該隔段之全域資料線。此等全域資料線係與適當感測放大器或其他相關電路通信。在步驟814中，選擇該選定區塊內之行中之一者，且將彼行之位元線連接至適當組之局域資料線，如上文所論述。在步驟816中，執行一或多個所期望之記憶體作業。步驟816包含執行記憶體作業兩次(兩個階段)，一次針對連接至上文所論述之多工器之兩個資料線中之每一者。使用多組全域資料線及局域資料線同時對多個儲存元件執行記憶體作業。在步驟816期間，如上文所論述可獨立地切換多工器以在兩個資料線中之第二者上開始記憶體作業而不必等待來自與其他多工器相關聯之感測放大器之結果。在步驟818中，該程序在繼續至下一行之前等待所有感測放大器完成針對其等各別資料線兩者之記憶體作業。若存在更多欲操作之行(步驟820)，則該程序在步驟812處繼續。若不再存在欲操作之行(步驟820)，則該程序在步驟822處繼續，此時將把記憶體作業之結果(所讀取之資料或程式化之成功/失敗)報告給與記憶體系統通信之主機裝置。可將步驟812至818之程序重複多次，舉例而言，區塊中之每一行一次。可以其他次序來執行圖13之步驟。用於程式化或讀取之準確方案(例如，電壓及電流位準)取決於所使用之記憶體單元之類型。
本文中所述之技術可與諸多不同類型之記憶體單元及記憶體架構一起使用。某些實施例可實施一不同比率之局域資料線與全域資料線。舉例而言，可使用32個局域資料線來連接至8個全域資料線。在此一情形中，將需要使用一4:1多工器。在另一實施例中，可使用64個局域資料線來連接至8個全域資料線，藉此需要一8:1多工器。所提議之程式化方案(其包含彼此獨立地改變選擇之多工器)可藉助上述4:1多工器、上述8:1多工器或其他選擇電路來執行。在此等情形中，圖13之步驟816將包含針對具有4:1多工器之實施例執行4個記憶體作業且針對具有8:1多工器之實施例執行8個記憶體作業。步驟816可包含端視所實施之選擇電路之大小/架構而執行其他數目個記憶體作業。
上文所提供之用於執行一設置作業之一個實例係使一位元線放電穿過記憶體單元且至字線中。該位元線基於其寄生電容儲存電荷。該程序可與圖8之架構一起使用。亦即，圖8闡述一系統，其獨立地改變多工器選擇而不考慮其他感測放大器以使得可在完成其他多工器之第一記憶體單元之前程式化連接至該多工器之一第二記憶體單元。在一個實施例中，對連接至該多工器之兩個記憶體單元執行(以及對連接至其他多工器之其他記憶體單元執行)之記憶體作業係上文所述之放電方法或其一變型。舉例而言，在執行圖13之程序時，步驟816可包含使用該放電方法對連接至多工器之記憶體單元執行設置作業。
在使用上文所述之放電方法時，該系統將首先執行針對連接至一給定多工器之第一記憶體單元之設置作業。該第一記憶體單元自其位元線接收電荷，該位元線自全域資料線接收電荷。舉例而言，多工器MUX將選擇適當局域資料線且感測放大器將使用一脈衝驅動VWR以使GSELB<i>及SELB<i>充電。選擇電路500將把SELB<i>連接至位元線，此時GSELB<i>及SELB<i>將共享至選定位元線之電荷/將把電荷轉移至選定位元線。因此，該位元線將充電。
在該位元線充電之後，該感測放大器停止驅動且將開始監視全域資料線GSELB<i>電壓。一旦位元設置(亦稱為彈出(POP))，其便將開始傳導電流，因此使該位元線、局域資料線SELB<i>及全域資料線GSELB<i>放電。一旦全域資料線GSELB<i>電壓降低至低於參考電壓Vref，則斷定信號DETECTED(參見上文論述)且以脈衝方式輸送DEN(負脈衝-參見上文論述)以致使該多工器切換選擇且自GSELB<i>切斷局域資料線SELB<i>及位元線。該多工器切換至第二局域資料線(SELB<i+16>)。再次使GSELB<i>充電且將其連接至第二局域資料線而不必等待針對由彼區塊中之其他多工器選擇之第一記憶體單元之設置作業完成。在使第二位元線充電以使得針對第二記憶體單元之設置作業開始之後，該多工器將等待行位址在切換至下一位元之前改變。
圖14係解釋針對圖8之架構之放電方法之作業之一時序圖。圖14顯示信號DEN、MUX_EN<1:0>、COL<5:0>、GSELB<i>、SELB<0>、SELB<16>、BL<0>、BL<16>及BL<32>。信號COL<5:0>選擇64個行(參見圖8)中之哪一者經選擇以用於連接至局域資料線SELB。信號BL<0>、BL<16>及BL<32>係三個實例性位元線。位元線BL<0>係在行0中且可連接至SELB<0>，BL<16>係在行0中且可連接至SELB<1>，且BL<32>係在行1中且可連接至SELB<0>。在圖14中所繪示之時間週期開始時，DEN係低，MUX_EN<1:0>=01，COL<5:0>=00000，且剩餘信號係處於VUB下。GSELB<i>接收一電壓脈衝且被充電至VWR(Vset或Vreset)。然後GSELB<i>係浮動的或以其他方式自電壓源切斷。在時間T1處，DEN變高，此致使多工器MUX(參見圖8)將SELB<0>連接至GSELB<i>。由於選擇了行0，因而將位元線BL<0>連接至SELB<0>；因此，BL<0>將回應於來自GSELB<i>之電荷而充電。
在時間T2處，將連接至BL<0>之記憶體單元設置(pop)為低電阻狀態；因此，位元線上(以及區域及全域資料線上)之電荷將耗散穿過記憶體單元。回應於偵測到記憶體單元被設置(彈出)為低電阻狀態(例如，偵測到電荷之耗散)，感測放大器將斷定DETECTED信號且DEN將在T3與T4之間呈現一負脈衝。DEN上之負脈衝之下降緣將自局域資料線切斷GSELB<i>且致使D正反器766及768改變多工器啟用信號以在T3處或接近T3時選擇第二局域資料線SELB<16>。由於GSELB<i>係在T3處自局域資料線切斷，因此感測放大器將施加另一脈衝以使GSELB<i>充電。
在T4處，DEN之上升緣將允許GSELB<i>連接至SELB<16>以使得連接至SELB<16>之位元線BL<16>將基於來自GSELB<i>之電荷而充電。在時間T5處，將連接至位元線BL<16>之選定記憶體單元設置為低電阻狀態且位元線BL<16>上(以及局域資料線及全域資料線上)之電荷耗散穿過連接至BL<16>之選定記憶體單元。
回應於偵測到記憶體單元被設置(彈出)為低電阻狀態(例如，偵測到電荷之耗散)，感測放大器將斷定DETECTED信號且DEN將在T6處開始呈現一負脈衝。DEN上之負脈衝之下降緣將自局域資料線切斷GSELB<i>，此乃因一0自D正反器766傳播至D正反器768。此時，MUX_EN<1:0>具有一值00。亦即，對於此特定感測放大器而言無全域資料線連接至一局域資料線。由於GSELB<i>係在T6處自局域資料線切斷，因此感測放大器將施加另一脈衝以使GSELB<i>充電。其他感測放大器可仍處於所述程序之不同階段(例如，程式化第一局域線或程式化第二局域線)。
在繼續進行至下一位元線之前，該程序需要等待所有剩餘感測放大器完成所有同時記憶體作業。在頁暫存器中將存在將組合資料值與DETECTED信號之邏輯。一旦頁暫存器確定所有感測放大器已完成兩個記憶體作業，便可切換行位址。將斷定信號PCHGC(參見圖11)，從而設置D正反器766且重置D正反器768。彼時，多工器啟用信號選擇第一局域資料線SELB<0>。在某種程度上，該等作業係異步而同時的兩個記憶體作業，但其等在可切換行之前係同步的。
在時間T7處，頁暫存器確定所有其他感測放大器已在兩個相關聯局域資料線上完成記憶體作業(亦即，已斷定第二記憶體作業之所有DETECTED信號)。行位址將自COL<5:0>=00000遞增至COL<5:0>=00001。將斷定圖11之信號PCHGC，從而設置D正反器766且重置D正反器788(如由MUX_EN在T7處自00改變至01所證明)。
在T8處，DEN之上升緣(由DATA信號切換所導致)將允許GSELB<i>連接至SELB<0>以使得連接至SELB<0>之位元線BL<32>(行1的)將基於來自GSELB<i>之電荷而充電。在時間T9處，將連接至位元線BL<32>之選定記憶體單元設置為低電阻狀態且位元線BL<32>上(以及局域及全域資料線上)之電荷耗散穿過連接至BL<32>之選定記憶體單元。此程序將以相同方式繼續。另外，同時對連接至一區塊中之16個多工器中之每一者之每一記憶體單元執行此程序。亦可同時對多個區塊進行操作。
在圖8中，每一記憶體單元區塊包含其自身之一組局域資料線SELB<31:0>。圖15提供其中若干組局域資料線係各自由兩個區塊共享之一實施例之一實例。圖16提供其中若干組局域資料線係各自由四個區塊共享之另一實施例之一實例。在其他實施例中，其他數目之區塊可共享一組局域資料線。
圖15顯示構成一隔段之16個區塊。類似於圖8，圖15僅顯示用於連接至一個側(例如，側B)之路由信號及選擇電路。在圖15之實施例中，一組資料線係由兩個區塊共享。舉例而言，SELBA<31:0>係由區塊0及區塊1共享，SELBB<31:0>(未繪示)係由區塊2及區塊3共享，...且SELBH<31:0>係由區塊14及區塊15共享。每一組局域資料線係實施於相關聯區塊下面之空間中之金屬層R1及/或金屬層R2中。舉例而言，SELBA<31:0>係實施於區塊0及區塊1下面。圖15繪示每一區塊有64個行，其中每一行包含32個選擇電路500以用於選擇32個位元線來連接至該等局域資料線。
該等局域資料線係連接至16個多工器(MUX)。該16個多工器中之8個係與該兩個區塊中之第一區塊相關聯且位於其下面，且另外8個多工器係與該兩個區塊中之第二區塊相關聯且位於其下面。舉例而言，該等SELBA線中之16個係連接至區塊0下面之多工器(MUX)且該等SELBA線中之16個係連接至區塊1下面之多工器(MUX)。回應於來自行解碼器112之一選擇信號，32個局域資料線中之16個係連接至全域資料線GSELB<15:0>。
該等全域資料線GSELB<15:0>中之每一者連接至該等感測放大器中之一者。舉例而言，位於區塊0下方之感測放大器之輸出Sense-Amp 0連接至GSELB<0>，位於區塊1下方之感測放大器之輸出Sense-Amp 1連接至GSELB<1>，...且位於區塊15下方之感測放大器之輸出Sense-Amp 15連接至GSELB<15>。因此，一特定感測放大器之輸出連接至一全域資料線，然後藉助一多工器連接至一局域資料線，且然後藉助一選擇電路連接至一位元線。
如上文所提及，圖15僅顯示至區塊之一個側(例如，側B)上之感測放大器之連接路徑。因此，除圖15所繪示之彼等外，每一對區塊存在另一組局域資料線，每一隔段存在另一組全域資料線，且每一隔段存在另一組感測放大器。
類似於圖8，圖15之電路亦顯示感測放大器中之每一者產生一各別DEN信號以供傳輸至適當多工器以執行上述程序。
藉由使兩個區塊共享一組局域資料線，減少多工器之數目及來往於該等多工器之信號線之數目。
圖16繪示其中四個區塊共享一組局域資料線之一實施例。因此，每一隔段(其包含16個區塊)將具有四組局域資料線，其等可選擇性地連接至彼隔段之一組全域資料線。為便於觀看，圖16僅繪示四個區塊：區塊0、區塊1、區塊2及區塊3，其全部共享局域資料線SELB<0:32>。局域資料線SELB<0:32>係實施於區塊0至3下方之金屬層R1或金屬層R2中。
類似於圖8，圖16僅顯示用於連接至一個側(例如，側B)之路由信號及選擇電路。圖16繪示每一區塊有64個行，其中每一行包含32個選擇電路500以用於選擇32個位元線來連接至該等局域資料線SELB。
該等局域資料線係連接至16個多工器(MUX)。該16個多工器中之4個係與該4個區塊中之每一者相關聯且位於每一者下面。舉例而言，該等SELB線中之8個係連接至區塊0下面之多工器(MUX)，該等SELB線中之8個係連接至區塊1下面之多工器(MUX)，該等SELB線中之8個係連接至區塊2下面之多工器(MUX)且該等SELB線中之8個係連接至區塊3下面之多工器(MUX)。回應於來自行解碼器112之一選擇信號，該32個局域資料線SELB<31:0>中之16個係連接至全域資料線GSELB<15:0>。
該等全域資料線GSELB<15:0>中之每一者連接至該等感測放大器中之一者。舉例而言，位於區塊0下方之感測放大器之輸出Sense-Amp 0連接至GSELB<0>，位於區塊1下方之感測放大器之輸出Sense-Amp 1連接至GSELB<1>，...且位於區塊15下方之感測放大器之輸出Sense-Amp 15連接至GSELB<15>。因此，一特定感測放大器之輸出連接至一全域資料線，然後藉助一多工器連接至一局域資料線，且然後藉助一選擇電路連接至一位元線。
如上文所提及，圖16僅顯示至區塊之一個側(例如，側B)上之感測放大器之連接路徑。因此，除了圖16所繪示之彼等外，每一群組區塊存在另一組局域資料線，每一隔段存在另一組全域資料線，且每一隔段存在另一組感測放大器。藉由使四個區塊共享一組局域資料線，減少多工器之數目及來往於該等多工器之信號線之數目。在其他實施例中，8個、16個或其他數目個區塊可共享一組局域資料線。
類似於圖8，圖16之電路亦顯示感測放大器中之每一者產生一各別DEN信號以供傳輸至適當多工器以執行上文所述之程序。
上文所述之技術可(但並非需要)以在以下申請案之圖11及圖12中所繪示之方式與彼相同申請案之圖10之驅動器/選擇電路一起使用：2009年3月25日提出申請之美國專利申請案12/410,648「Memory System With Sectional Data Lines」，該申請案以全文引用之方式併入本文中。
一個實施例包含複數個非揮發性儲存元件、執行記憶體作業之一或多個控制電路及一第一組選擇電路。該第一組選擇電路中之每一選擇電路與該一或多個控制電路及一不同群組之兩個或更多個該等非揮發性儲存元件通信，以使得在記憶體作業期間該第一組選擇電路中之每一選擇電路將該群組之一各別第一非揮發性儲存元件選擇性地連接至該一或多個控制電路直至針對該群組之該第一非揮發性儲存元件之一記憶體作業完成且然後獨立於該第一組選擇電路中之其他選擇電路將該群組之一第二非揮發性儲存元件選擇性地連接至該一或多個控制電路。
一個實施例包含：同時對複數個群組之非揮發性儲存元件中之每一群組之一第一非揮發性儲存元件執行一記憶體作業；獨立地偵測針對每一群組之該第一非揮發性儲存元件之該記憶體作業之完成；及在獨立地偵測到針對每一群組之該第一非揮發性儲存元件之該記憶體作業之完成時獨立地開始對每一群組之一第二非揮發性儲存元件之一記憶體作業。
一資料儲存系統之一個實施例包含複數個非揮發性儲存元件。該複數個非揮發性儲存元件包含多個子組非揮發性儲存元件。該多個子組非揮發性儲存元件包含一第一子組非揮發性儲存元件。該資料儲存系統進一步包含：若干控制線，其等與該等非揮發性儲存元件通信；若干局域資料線(每一子組非揮發性儲存元件包含其自身之一組局域資料線)；一組全域資料線，其等用於該多個子組非揮發性儲存元件；若干第一選擇電路(該等第一選擇電路將一子組該等局域資料線選擇性地連接至該等全域資料線)；若干第二選擇電路，其等將一子組該等控制線選擇性地連接至該等第一局域資料線；及若干控制電路，其等與該等全域資料線通信。該第一組選擇電路中之每一選擇電路與一不同群組之兩個或更多個該等局域資料線及一個全域資料線通信，以使得在記憶體作業期間該第一組選擇電路中之每一選擇電路將一各別第一非揮發性儲存元件選擇性地連接至該等控制電路直至針對該各別第一非揮發性儲存元件之一記憶體作業完成且然後獨立於該第一組選擇電路中之其他選擇電路將一各別第二非揮發性儲存元件選擇性地連接至該等控制電路以執行針對該第二非揮發性儲存元件之一記憶體作業。
操作一資料儲存系統之一方法之一個實施例包含將一組控制線選擇性地連接至一組局域資料線以使得該組局域資料線中之每一局域資料線連接至該組控制線中之一個控制線。每一控制線與一不同非揮發性資料儲存元件通信以使得該組局域資料線中之每一資料線與一各別非揮發性儲存元件通信。該組局域資料線包含一第一子組該等局域資料線及一第二子組該等局域資料線。該方法進一步包含：將該第一子組該等局域資料線選擇性地連接至一組全域資料線(該等全域資料線係連接至控制電路)；對與該第一子組局域資料線通信之非揮發性儲存元件執行一第一記憶體作業(使用該控制電路來執行該記憶體作業)；單獨地偵測與該第一子組局域資料線通信之每一非揮發性儲存元件何時已完成該記憶體作業；針對該組全域資料線中之每一全域資料線，回應於偵測到針對與該第一子組局域資料線之一各別局域資料線通信之各別非揮發性儲存元件之該記憶體作業之完成而獨立地斷開連接該第一子組局域資料線之該各別局域資料線且獨立地連接來自該第二子組局域資料線之一局域資料線；及對與該第二子組局域資料線通信之非揮發性儲存元件執行一第二記憶體作業。回應於將來自該第二子組局域資料線之各別局域資料線選擇性地連接至該等全域資料線而獨立地開始針對與該第二子組局域資料線通信之非揮發性儲存元件之該第二記憶體作業。
一個實施例包含：複數個群組之非揮發性儲存元件；用於同時對該複數個群組之非揮發性儲存元件中之每一群組之一第一非揮發性儲存元件執行一記憶體作業之構件；用於獨立地偵測針對每一群組之該第一非揮發性儲存元件之該記憶體作業之完成之構件；及用於在獨立地偵測到針對每一群組之該第一非揮發性儲存元件之該記憶體作業之完成時獨立地開始對每一群組之一第二非揮發性儲存元件之一記憶體作業。
上文已出於圖解說明及闡述之目的而呈現了詳細闡述。其並非意欲將本發明包羅無遺或限定於所揭示之精確形式。依據上述教示內容，可做出諸多修改及變化。選擇所述實施例旨在最佳地闡釋本發明之原理及其實際應用，藉此使其他熟習此項技術者能夠以適合於所預期之具體應用之各種實施例形式及使用各種修改來最佳地利用本發明。本發明之範疇意欲由隨附申請專利範圍來界定。
100．．．記憶體系統
102．．．記憶體陣列
106．．．輸入/輸出
108．．．輸出
110．．．行控制電路
112．．．行解碼器
114．．．驅動器電路
116．．．區塊選擇電路
118．．．感測放大器
120．．．列控制電路
122．．．列解碼器
124．．．陣列端子驅動器
126．．．區塊選擇電路
130．．．系統控制邏輯
134．．．控制器
150．．．記憶體單元
162．．．可逆電阻切換元件
164．．．引導元件
165．．．障壁
166．．．第一導體
168．．．第二導體
170．．．可逆電阻切換材料
172．．．電極
174．．．電極
180．．．本質多晶矽區域
182．．．n+多晶矽區域
186．．．重摻雜p+多晶矽區域
200．．．記憶體單元
207．．．位元線
209．．．字線
210．．．位元線
218．．．第一記憶體層級
219．．．第一記憶體層級
220．．．第二記憶體層級
221．．．第二記憶體層級
500．．．選擇電路
501．．．多工器
502．．．選擇電路
620．．．電晶體
622．．．電晶體
624．．．電容器
700．．．比較器電路
702．．．電晶體
704．．．AND閘
706．．．反相器
708．．．NOR閘
750．．．電晶體
752．．．電晶體
754．．．NAND閘
756．．．反相器
758．．．電晶體
760．．．電晶體
762．．．反相器
764．．．反相器
766．．．D正反器
768．．．D正反器
770．．．電晶體
772．．．電晶體
774．．．NAND閘
776．．．反相器
778．．．電晶體
780．．．電晶體
圖1係一記憶體系統之一個實施例之一方塊圖；
圖2係一記憶體單元之一個實施例之一簡化透視圖；
圖3係繪示一可逆電阻切換元件之I-V特徵之一曲線圖；
圖4A係一三維記憶體陣列之一個實施例之一部分之一簡化透視圖；
圖4B係一三維記憶體陣列之一個實施例之一部分之一簡化透視圖；
圖5繪示一三維記憶體之一個實施例之一子組層；
圖6繪示一記憶體陣列之一個實施例之一邏輯視圖；
圖7繪示一記憶體陣列中一隔段之一個實施例之一邏輯視圖；
圖8係資料線及用於經由該等資料線將位元線連接至行控制電路之選擇電路之一個實施例之一示意圖；
圖9係一選擇電路之一個實施例之一示意圖；
圖10係一感測放大器電路之一個實施例之一部分之一示意圖；
圖11係一多工器電路之一個實施例之一示意圖；
圖12係與圖10及11之電路相關聯之一時序圖；
圖13係闡述用於操作資料線及選擇電路之一程序之一個實施例之一流程圖；
圖14係與電容性放電程式化作業相關聯之一時序圖；
圖15係資料線及用於經由該等資料線將位元線連接至行控制電路之選擇電路之一個實施例之一示意圖；及
圖16係資料線及用於經由該等資料線將位元線連接至行控制電路之選擇電路之一個實施例之一示意圖。
(無元件符號說明)

Claims (24)

  1. 一種非揮發性儲存裝置，其包括：複數個非揮發性儲存元件；一或多個控制電路，其執行記憶體作業；及一第一組選擇電路，該第一組選擇電路中之每一選擇電路與該一或多個控制電路及一不同群組之兩個或更多個該等非揮發性儲存元件通信，在同時(concurrent)記憶體作業期間該第一組選擇電路中之每一選擇電路將一各別群組之一各別第一非揮發性儲存元件選擇性地且同時地連接至該一或多個控制電路直至針對該各別群組之該第一非揮發性儲存元件之該記憶體作業完成且然後獨立於針對其他群組之該第一非揮發性儲存元件之該記憶體作業的完成與否將該各別群組之一第二非揮發性儲存元件選擇性地連接至該一或多個控制電路。
  2. 如請求項1之非揮發性儲存裝置，其中：該一或多個控制電路包含若干感測放大器電路；該等感測放大器電路針對所正監視之每一非揮發性儲存元件獨立地確定該記憶體作業完成且回應於確定該記憶體作業完成而輸出一信號；且該第一組選擇電路包含若干多工器電路，該等多工器電路之每一者自該等感測放大器電路中之一者接收該信號且將連接自該群組之該第一非揮發性儲存元件切換至該群組之該第二非揮發性儲存元件。
  3. 如請求項1之非揮發性儲存裝置，其中： 在一群組非揮發性儲存元件中之該各別第一非揮發性儲存元件連接至該一或多個控制電路時，該一或多個控制電路藉由使一電荷放電穿過該群組之該各別第一非揮發性儲存元件而設置(set)該群組之該各別第一非揮發性儲存元件之電阻。
  4. 如請求項1之非揮發性儲存裝置，其進一步包括：若干控制線，其等與該等非揮發性儲存元件通信，該等非揮發性儲存元件係配置為若干組非揮發性儲存元件；多組局域資料線，每一組非揮發性儲存元件包含其自身之一組局域資料線；一組全域資料線，該等控制電路與該等全域資料線通信；及一第二組選擇電路，每一組非揮發性儲存元件包含一不同子組之該第二組選擇電路以用於將一子組該等控制線選擇性地連接至該各別組非揮發性儲存元件之局域資料線，該第一組選擇電路將該等局域資料線選擇性地連接至該等全域資料線。
  5. 如請求項4之非揮發性儲存裝置，其中：該第一組選擇電路中之每一選擇電路與一不同群組之該等局域資料線之二者或更多者及該等全域資料線中之一者通信，以使得在同時記憶體作業期間該第一組選擇電路中之每一選擇電路將一各別第一局域資料線選擇性地連接至一個全域資料線直至針對該各別群組之該第一 非揮發性儲存元件之該記憶體作業完成且然後獨立於該第一組選擇電路中之其他選擇電路將一第二局域資料線選擇性地連接至該一個全域資料線。
  6. 如請求項5之非揮發性儲存裝置，其中：該一或多個控制電路包含若干感測放大器電路；該等感測放大器電路針對所正監視之每一非揮發性儲存元件獨立地確定該記憶體作業完成且回應於確定該記憶體作業完成而輸出一信號；且該第一組選擇電路包含若干多工器電路，該等多工器電路之每一者進行接收且回應於來自該等感測放大器電路中之一者之該信號而在局域資料線之間切換連接。
  7. 如請求項4之非揮發性儲存裝置，其中：在一群組非揮發性儲存元件中之該各別第一非揮發性儲存元件連接至該一或多個控制電路時，該一或多個控制電路藉由使一電容性電荷放電穿過該群組之該各別第一非揮發性儲存元件而設置該群組之該各別第一非揮發性儲存元件之該電阻。
  8. 如請求項4之非揮發性儲存裝置，其中：該等控制線係定位於該複數個非揮發性儲存元件內；該等局域資料線係在該複數個非揮發性儲存元件外部；且該等全域資料線係定位於該複數個非揮發性儲存元件外部。
  9. 如請求項8之非揮發性儲存裝置，其中： 該等局域資料線係定位於該複數個非揮發性儲存元件下面之至少一個金屬層中；且該等全域資料線係定位於該複數個非揮發性儲存元件上面之至少一個金屬層中。
  10. 如請求項9之非揮發性儲存裝置，其中：該控制電路係定位於一基板之一表面上；該複數個非揮發性儲存元件包含定位於該基板之該表面上面及該控制電路上面之一單片(monolithic)三維記憶體陣列；該等局域資料線係定位於該單片三維記憶體陣列與該基板之該表面之間；且該等全域資料線係定位於該單片三維記憶體陣列及該基板之該表面上面。
  11. 如請求項1之非揮發性儲存裝置，其中：該控制電路係定位於一基板之一表面上；且該複數個非揮發性儲存元件包含定位於該基板之該表面上面及該控制電路上面之一單片三維記憶體陣列。
  12. 如請求項1之非揮發性儲存裝置，其中：該複數個非揮發性儲存元件中之每一非揮發性儲存元件包含一可逆電阻切換元件。
  13. 一種非揮發性儲存裝置，其包括：複數個非揮發性儲存元件，該複數個非揮發性儲存元件包含多個子組非揮發性儲存元件，該多個子組非揮發性儲存元件包含一第一子組非揮發性儲存元件； 若干控制線，其等與該等非揮發性儲存元件通信；若干局域資料線，每一子組非揮發性儲存元件包含其自身之一組局域資料線；一組全域資料線，其用於該多個子組非揮發性儲存元件；若干第一選擇電路，該等第一選擇電路將一子組該等局域資料線選擇性地連接至該等全域資料線；若干第二選擇電路，其將一子組該等控制線選擇性地連接至該等第一局域資料線；及若干控制電路，其等與該等全域資料線通信，該第一組選擇電路中之每一選擇電路與一不同群組之兩個或更多個該等局域資料線及一個全域資料線通信，在同時記憶體作業期間該第一組選擇電路中之每一選擇電路藉由將一各別第一局域資料線選擇性地且同時地連接至一各別全域資料線而將該第一子組非揮發性儲存元件之一各別第一非揮發性儲存元件選擇性地且同時地連接至該等控制電路直至針對該各別第一非揮發性儲存元件之該記憶體作業完成，且然後藉由獨立於針對其他子組之該第一非揮發性儲存元件之該記憶體作業的完成與否選擇性地將一各別第二局域資料線連接至該各別全域資料線而將該第一子組非揮發性儲存元件之一各別第二非揮發性儲存元件選擇性地連接至該等控制電路。
  14. 如請求項13之非揮發性儲存裝置，其中：該第一組選擇電路包含若干多工器電路，該等多工器 電路中之每一者連接至兩個或更多個局域資料線及一個全域資料線。
  15. 如請求項13之非揮發性儲存裝置，其中：該等控制線係定位於該複數個非揮發性儲存元件內；該等局域資料線係在該複數個非揮發性儲存元件外部；且該等全域資料線係定位於該複數個非揮發性儲存元件外部。
  16. 如請求項15之非揮發性儲存裝置，其中：該等局域資料線係定位於該複數個非揮發性儲存元件下面之至少一個金屬層中；且該等全域資料線係定位於該複數個非揮發性儲存元件上面之至少一個金屬層中。
  17. 如請求項13之非揮發性儲存裝置，其中：該控制電路係定位於一基板之一表面上；該複數個非揮發性儲存元件包含定位於該基板之該表面上面及該控制電路上面之一單片三維記憶體陣列；該等局域資料線係定位於該單片三維記憶體陣列與該基板之該表面之間；且該等全域資料線係定位於該單片三維記憶體陣列及該基板之該表面上面。
  18. 一種用於操作一資料儲存系統之方法，其包括：同時地對複數個群組之非揮發性儲存元件中之每一群組之一第一非揮發性儲存元件執行一記憶體作業； 獨立於其他群組地偵測針對每一群組之該第一非揮發性儲存元件之該記憶體作業之完成；且在獨立地偵測到針對該各別群組之該第一非揮發性儲存元件之該記憶體作業之完成時，獨立於針對其他群組之該第一非揮發性儲存元件之該記憶體作業的完成與否而開始對每一群組之一第二非揮發性儲存元件之一記憶體作業。
  19. 如請求項18之方法，其中：該同時地對每一群組之該第一非揮發性儲存元件執行該記憶體作業之步驟包括將每一群組之該第一非揮發性儲存元件選擇性地連接至控制電路並使用該控制電路對每一群組之該所連接第一非揮發性儲存元件執行一記憶體作業；使用該控制電路來執行該獨立於其他群組地偵測針對每一群組之該第一非揮發性儲存元件之該記憶體作業之完成之步驟；且該獨立於針對其他群組之該第一非揮發性儲存元件之該記憶體作業的完成與否而開始對每一群組之該第二非揮發性儲存元件之一記憶體作業之步驟包括將每一群組之該第一非揮發性儲存元件與該控制電路斷開連接、將每一群組之該第二非揮發性儲存元件連接至該控制電路並使用該控制電路對每一群組之該所連接第二非揮發性儲存元件執行該記憶體作業，所有記憶體作業係在獨立地偵測到針對每一群組之該所連接第一非揮發性儲存元 件之該記憶體作業之完成之後針對每一群組獨立地開始。
  20. 如請求項18之方法，其中：該複數個群組之非揮發性儲存元件包含16個群組之非揮發性儲存元件；該等群組之非揮發性儲存元件中之每一群組包含兩個可逆電阻切換非揮發性儲存元件；該同時地對每一群組之該第一非揮發性儲存元件執行該記憶體作業之步驟包括改變至多達16個可逆電阻切換非揮發性儲存元件之一電阻；該獨立於其他群組地偵測針對每一群組之該第一非揮發性儲存元件之該記憶體作業之完成之步驟包含在不同時間偵測該至多達16個可逆電阻切換非揮發性儲存元件之電阻改變；且該獨立於針對其他群組之該第一非揮發性儲存元件之該記憶體作業的完成與否而開始對每一群組之該第二非揮發性儲存元件之一記憶體作業之步驟包括開始一在不同時間改變至多達16個不同的可逆電阻切換非揮發性儲存元件之電阻之作業。
  21. 如請求項18之方法，其中該等非揮發性儲存元件係可逆電阻切換非揮發性儲存元件且該同時地執行該記憶體作業之步驟包括：將一電荷施加至連接至一可逆電阻切換非揮發性儲存元件之一控制線達一第一時間週期，該第一時間週期不 足以將該可逆電阻切換非揮發性儲存元件自一第一預定電阻狀態改變至一第二預定電阻狀態；及在該第一時間週期之後，允許該控制線使該所施加之電荷放電穿過該可逆電阻切換非揮發性儲存元件以將該可逆電阻切換非揮發性儲存元件自該第一預定電阻狀態改變至該第二預定電阻狀態，該偵測該記憶體作業之完成包含偵測該自該第一預定電阻狀態至該第二預定電阻狀態之改變。
  22. 如請求項18之方法，其中：該同時地執行該記憶體作業之步驟包含同時地改變一單片三維記憶體陣列中之多個可逆電阻切換非揮發性儲存元件之電阻。
  23. 一種用於操作一資料儲存系統之方法，其包括：將一組控制線選擇性地連接至一組局域資料線以使得該組局域資料線中之每一局域資料線連接至該組控制線中之一個控制線，每一控制線與一不同非揮發性資料儲存元件通信以使得該組局域資料線中之每一資料線與一各別非揮發性儲存元件通信，該組局域資料線包含一第一子組該等局域資料線及一第二子組該等局域資料線；將該第一子組該等局域資料線選擇性地且同時地連接至一組全域資料線，該等全域資料線係連接至控制電路；對與該第一子組局域資料線通信之若干第一非揮發性儲存元件執行一第一記憶體作業，使用該控制電路來執 行該記憶體作業；獨立於與該第一子組局域資料線通信之其他該等第一非揮發性儲存元件而偵測與該第一子組局域資料線通信之每一該等第一非揮發性儲存元件何時已完成該記憶體作業；針對該組全域資料線中之每一全域資料線，回應於偵測到何時與該第一子組局域資料線通信之每一該等第一非揮發性儲存元件已獨立於與該第一子組局域資料線通信之其他該等第一非揮發性儲存元件地完成該記憶體作業而獨立於該第一子組局域資料線中之其他該等局域資料線地斷開該第一子組局域資料線之一各別局域資料線並獨立地連接來自該第二子組局域資料線之一局域資料線；及對與該第二子組局域資料線通信之非揮發性儲存元件執行一第二記憶體作業，回應於將來自該第二子組局域資料線之各別局域資料線選擇性地連接至該等全域資料線而獨立地開始針對與該第二子組局域資料線通信之非揮發性儲存元件之該第二記憶體作業。
  24. 如請求項23之方法，其中：藉由多工器電路將該第一子組該等局域資料線選擇性地且同時地連接至一組全域資料線。
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