TWI493558B - 記憶體中指示程式化失敗之信號線 - Google Patents

記憶體中指示程式化失敗之信號線 Download PDF

Info

Publication number
TWI493558B
TWI493558B TW100115212A TW100115212A TWI493558B TW I493558 B TWI493558 B TW I493558B TW 100115212 A TW100115212 A TW 100115212A TW 100115212 A TW100115212 A TW 100115212A TW I493558 B TWI493558 B TW I493558B
Authority
TW
Taiwan
Prior art keywords
memory
signal
processor
failure
signal line
Prior art date
Application number
TW100115212A
Other languages
English (en)
Other versions
TW201201217A (en
Inventor
Chris Bueb
Poorna Kale
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW201201217A publication Critical patent/TW201201217A/zh
Application granted granted Critical
Publication of TWI493558B publication Critical patent/TWI493558B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

記憶體中指示程式化失敗之信號線
本文中所揭示之標的物係關於一種記憶體裝置及一種操作該記憶體裝置之方法。
記憶體裝置用於許多類型之電子裝置中，例如電腦、蜂巢式電話、PDA、資料登入器及導航設備，此處僅列舉幾個實例。在此類電子裝置當中，可採用各種類型之非揮發性記憶體裝置，例如NAND或NOR快閃記憶體、SRAM、DRAM及相變記憶體，此處僅列舉幾個實例。一般而言，可使用寫入或程式化處理程序將資訊儲存於此類記憶體裝置中，而可使用一讀取處理程序來擷取所儲存之資訊。
有時，在一記憶體裝置之操作期間，將資訊寫入及/或程式化至一記憶體陣列之一處理程序可能會失敗。舉例而言，若一記憶體裝置包含例如錯誤校正及/或重新起始一讀取及/或寫入處理程序之一能力之安全措施，則此故障未必一定導致一致命之操作錯誤。然而，此類安全措施之一效率及/或可靠性可至少部分地依賴於對寫入/程式化故障之一偵測。
在一實施例中，一記憶體裝置可產生非同步電子失敗信號來指示一未決程式化或寫入操作已至少部分地失敗。此一故障可歸因於該記憶體裝置之記憶體媒體中之一故障。舉例而言，非揮發性記憶體(NVM)裝置可包含可係磨損及/或有缺陷之相對小數目個不可程式化記憶體元件或記憶體胞。因此，指示一未決程式化操作之故障之一非同步失敗信號可提供用於在不涉及其中一控制器及/或處理器針對成功程式化完成輪詢若干個NVM裝置之狀態暫存器之一處理程序之情況下管理此類故障之一技術。避免此一輪詢處理程序之一能力可係有益的，此乃因輪詢可佔用在一程式化操作期間原本可用於其他記憶體操作之一記憶體匯流排。因此，藉由利用一非同步電子失敗信號來指示一未決程式化操作之故障而避免一輪詢處理程序可改良記憶體速度。舉例而言，隨著一記憶體裝置中之並行NVM裝置之數目之增加，此經改良速度可越來越值得關注。
在一特定實施例中，若記憶體之一部分未能回應於一程式化操作而被成功地程式化，則可產生一非同步失敗信號來將該故障通知一控制器及/或處理器。在此通知之後，一控制器及/或處理器可以若干方式來管理一故障。舉例而言，一控制器及/或處理器可重新映射記憶體之一失敗部分且重複一程式化操作以寫入至該經重新映射之記憶體。在一項實施方案中，可使用具有一開路集極組態之一失敗信號線來實施一非同步失敗信號。此一失敗信號線可連接至個別NVM裝置及一控制器及/或處理器。在一特定實施方案中，舉例而言，一失敗信號線可連接至構成分用一共同晶片啟用信號之一裝置群組之個別NVM裝置。因此，若一寫入失敗事件中涉及一特定群組中之此類NVM裝置中之任何一或多者，則可將該失敗信號線拉為低。
在一實施例中，一記憶體系統可包括一就緒/繁忙(R/B)信號線以載運一R/B信號。此一R/B信號可指示一程式化操作係未決的且尚未完成(成功或不成功)。舉例而言，可使用一開路汲極組態來實施一R/B信號，使得一邏輯低值可指示一未決程式化操作。在該程式化操作已結束之後，該R/B信號可轉變為一邏輯高值以指示該程式化操作完成。類似於一失敗信號線之情況，一R/B信號線可連接至個別NVM裝置。此一R/B信號線可適用於(舉例而言)涉及隨時間變化之寫入潛時之記憶體裝置，例如適用於NOR、NAND及PCM記憶體裝置，此處僅列舉幾個實例。
在一實施例中，操作一記憶體系統之一方法可包括維持一R/B信號以指示一或多個記憶體裝置之一未決程式化操作及判定在該未決程式化操作期間該一或多個記憶體裝置中之任一者之一程式化失敗事件。儘管維持就緒/繁忙信號，但特定實施方案亦可包括產生一非同步失敗信號來指示該程式化操作不成功。在一特定實施方案中，在產生此一失敗信號之後，該R/B信號之一值可轉變以指示該程式化操作之結束。
在另一實施例中，一記憶體系統可包括：一或多個記憶體裝置；一R/B信號線，其用以載運一R/B信號以指示一程式化操作是否為未決的；及一失敗信號線，其用以載運一非同步失敗信號以指示該未決程式化操作是否尚未能將資訊寫入至該一或多個記憶體裝置之至少一部分。在一項實施方案中，一記憶體系統可進一步包括一記憶體控制器以分別自一R/B信號線及一失敗信號線接收一R/B信號及一失敗信號。在另一實施方案中，一記憶體裝置可包括一或多個記憶體陣列及一寫入狀態機，其中該寫入狀態機可產生一失敗信號。
已參考以下各圖闡述了非限制性及非窮盡性實施例，其中除非另外說明，否則所有各圖中相似參考編號指代相似部件。
此說明書通篇中對「一項實施例」或「一實施例」之提及意指結合實施例闡述之一特定特徵、結構或特性包含在所主張之標的物之至少一項實施例中。因此，在此說明書通篇中之各個地方出現之短語「在一項實施例中」或「一實施例」未必完全指代同一實施例。此外，可將該等特定特徵、結構或特性組合在一或多項實施例中。
圖1係根據一實施例之一記憶體系統100之一示意性方塊圖。舉例而言，記憶體系統100可自一外部主機(未展示)接收資訊及/或指令(例如讀取/程式化命令)。記憶體系統100可包含用一NVM裝置110以儲存由控制器150及/或處理器160提供之資訊。舉例而言，NVM裝置110可包括一非揮發性記憶體胞陣列及用以監視一最近之未決程式化操作之通過/失敗狀態之一寫入狀態機115。在一項實施方案中，失敗信號線125可載運由寫入狀態機115提供之一非同步失敗信號。失敗信號線125可電連接至控制器150處之通過/失敗輸入埠P/F及/或處理器160處之通過/失敗輸入埠P/F。在一特定實施例中，一失敗信號可包括由寫入狀態機115提供且藉由一電源Vdd 經由上拉電阻器132實施之一開路汲極信號，但所主張之標的物並不受如此限制。因此，若一程式化操作失敗，則寫入狀態機115可將失敗信號線125拉為低，而若一程式化操作通過，則寫入狀態機115可允許失敗信號線125浮動。舉例而言，一程式化操作之故障可包含將與該程式化操作相關聯之資訊寫入至NVM裝置110中之一或多個記憶體胞之故障。然而，一程式化操作之故障可由不同類型之事件產生，且所主張之標的物在這點上並不受限制。
在一項實施方案中，失敗信號線125可聯合載運一就緒/繁忙信號之R/B信號線122一同操作。類似於失敗信號線125，R/B信號線122可電連接至控制器150處之就緒/繁忙輸入埠R/B及/或處理器160處之就緒/繁忙輸入埠R/B。在一特定實施例中，一R/B信號可包括由寫入狀態機115提供且藉由一電源Vdd 經由上拉電阻器134實施之一開路汲極信號，但所主張之標的物並不受如此限制。因此，若控制器150及/或處理器160發佈一程式化操作至寫入狀態機115，則寫入狀態機115可將R/B信號線122拉為低，而在該程式化操作完成之後寫入狀態機115可允許R/B信號線122浮動。若一程式化操作在完成時係不成功的，則寫入狀態機115可在允許R/B信號線122浮動之前將失敗信號線125拉為低。舉例而言，在寫入狀態機115指示一程式化故障且失敗信號線125被拉為低之後，控制器150可重設失敗信號線125以為一後續程式化操作做準備。在一實施方案中，失敗信號線125不需要包括專用於此一失敗信號之一信號線。舉例而言，失敗信號線125可包括可由記憶體系統100用於各種目的之一通用I/O信號線。通用I/O信號可用作P/F信號或R/B信號。舉例而言，通用I/O信號亦可用於額外信號以增加一記憶體裝置之資料寬度。當然，一記憶體系統之此些細節僅為實例，且所主張之標的物並不受如此限制。
圖2係根據一實施例之一記憶體系統200之一示意性方塊圖。舉例而言，記憶體系統200可自一外部主機(未展示)接收資訊及/或指令(例如讀取/程式化命令)。記憶體系統200可包含配置成群組220a、220b、220c、220d等等之多個NVM裝置210。雖然圖2中展示了四個群組220，但一記憶體系統200中可包含任何數目個此類群組，且所主張之標的物在這點上並不受限制。一特定群組220可包括連接至一共同晶片選擇信號線212之NVM裝置210。舉例而言，群組220a可包括連接至晶片選擇信號線212a之NVM裝置210，而群組220b可包括連接至晶片選擇信號線212b之NVM裝置210等等。NVM裝置210可儲存由控制器250及/或處理器260提供之資訊。舉例而言，NVM裝置210可包括一非揮發性記憶體胞陣列及用以監視一最近之未決程式化操作之通過/失敗狀態之一寫入狀態機215。在一項實施方案中，一失敗信號線225可載運由個別NVM裝置210之任何一或多個寫入狀態機215提供之一非同步失敗信號。來自一特定群組220之個別NVM裝置210之失敗信號線225可電耦合在一起且連接至控制器250處之通過/失敗輸入埠P/F及/或處理器260處之通過/失敗輸入埠P/F。特定而言，NVM裝置210群組220a可包含電耦合在一起且連接至控制器250處之輸入埠P/F1及/或處理器260處之輸入埠P/F1之失敗信號線225。類似地，NVM裝置210群組220b可包含電耦合在一起且連接至控制器250處之輸入埠P/F2及/或處理器260處之輸入埠P/F2之失敗信號線225。如上文所提及，記憶體系統200可包括額外NVM裝置群組，例如圖2中所展示之群組220c及220d，總計達n個群組。因此，舉例而言，控制器250及/或處理器260可包括n個輸入埠P/Fn 。因此，舉例而言，失敗信號線225上之一失敗信號可指示群組220中之任何一或多個NVM裝置210之一程式化故障。在一特定實施例中，一失敗信號可包括由寫入狀態機215提供且藉由電源Vdd 經由上拉電阻器232實施之一開路汲極信號，但所主張之標的物並不受如此限制。因此，若一程式化操作失敗，則一特定群組220之任何一或多個寫入狀態機215可將失敗信號線225拉為低，而若一程式化操作通過，則任何一或多個寫入狀態機215可允許失敗信號線225浮動。舉例而言，一程式化操作之故障可包含將與該程式化操作相關聯之資訊寫入至任何一或多個NVM裝置210中之一或多個記憶體胞之故障。
在一項實施方案中，失敗信號線225可聯合載運一就緒/繁忙信號之R/B信號線222一同操作。類似於失敗信號線225，來自一特定群組220之個別NVM裝置210之R/B信號線222可耦合在一起且電連接至控制器250處之就緒/繁忙輸入埠R/B及/或處理器260處之就緒/繁忙輸入埠R/B。特定而言，NVM裝置210群組220a可包含電耦合在一起且連接至控制器250處之輸入埠R/B1及/或處理器260處之輸入埠R/B1之R/B信號線222。類似地，NVM裝置210群組220b可包含電耦合在一起且連接至控制器250處之輸入埠R/B2及/或處理器260處之輸入埠R/B2之R/B信號線222。如上文所提及，記憶體裝置200可包括額外NVM裝置群組，例如圖2中所展示之群組220c及220d，總計達n個群組。因此，舉例而言，控制器250及/或處理器260可包括n個輸入埠R/Bn 。在一特定實施例中，一R/B信號可包括由任何一或多個寫入狀態機215提供且藉由電源Vdd 經由上拉電阻器234實施之一開路汲極信號，但所主張之標的物並不受如此限制。因此，若控制器250及/或處理器260發佈一程式化操作至寫入狀態機215，則任何一或多個寫入狀態機215可將R/B信號線222拉為低，而在該程式化操作完成之後任何一或多個寫入狀態機215可允許R/B信號線222浮動。若一程式化操作在完成時係不成功的，則任何一或多個寫入狀態機215可在允許R/B信號線222浮動之前將失敗信號線225拉為低。舉例而言，在任何一或多個寫入狀態機215指示一程式化故障且失敗信號線225被拉為低之後，控制器250可重設失敗信號線225以為一後續程式化操作做準備。舉例而言，若控制器250及/或處理器260偵測到R/B信號線222上之R/B信號為一邏輯高值，同時偵測到失敗信號線225上之一邏輯高失敗信號，則對於一特定群組220中之NVM裝置210而言程式化操作可能已成功地完成。在一實施方案中，如上文所論述，失敗信號線225不需要包括專用於此一失敗信號之一信號線。舉例而言，失敗信號線225可包括可由記憶體裝置200用於各種目的之一通用I/O信號線。當然，一記憶體裝置之此些細節僅為實例，且所主張之標的物並不受如此限制。
圖3係根據一實施例之用以程式化一記憶體系統之一處理程序300之一流程圖。在方塊310處，舉例而言，一處理器可起始一程式化操作以將資訊儲存於例如圖1中所展示之NVM裝置110之一NVM陣列中。在此一程式化操作期間，在方塊320處，與一特定NVM裝置相關聯之一寫入狀態機可將一R/B信號維持為一值給一控制器或處理器指示未決程式化操作。在方塊330處，在一程式化操作期間或之後，此一寫入狀態機可判定該寫入狀態機位於其中之特定NVM裝置處是否已發生一程式化失敗事件。在方塊340處，若尚未發生一程式化失敗，則處理程序300可繼續進行至方塊350，其中一或多個特定NVM裝置群組之寫入狀態機可將指示程式化完成之一信號提供至一控制器及/或處理器。此一信號可包括一非同步R/B信號及/或非同步失敗信號。舉例而言，可將R/B信號維持為一邏輯高值以指示一程式化操作完成。同時，亦可將一失敗信號維持為一邏輯高值以指示一成功之程式化操作。在方塊340處，若已發生一程式化失敗，則處理程序300可繼續進行至方塊360，其中一或多個特定NVM裝置群組之寫入狀態機可將指示一程式化故障之一信號提供至一控制器及/或處理器。此一信號可包括一R/B信號及/或一失敗信號。舉例而言，在方塊370處，可將R/B信號維持為一邏輯高值以指示一未決程式化操作或一程式化操作完成。在一特定實施方案中，舉例而言，可使用一開路汲極配置來實施R/B信號使得一邏輯高值可指示一程式化操作完成。同時，一失敗信號可自邏輯高值轉變為邏輯低值以指示一失敗之程式化操作。複數個NVM裝置中之一或多者處可能已發生一失敗事件，但由於來自個別NVM裝置之失敗信號線可耦合在一起，因此一控制器及/或處理器可仍不知曉哪些特定一或多個NVM裝置造成該故障。因此，在方塊380處，一控制器及/或處理器可輪詢一或多個群組之NVM裝置以判定哪些特定一或多個NVM裝置導致了該故障。當然，一處理程序300之此些細節僅為實例，且所主張之標的物並不受如此限制。
在一實施例中，一記憶體系統可施加一錯誤校正碼(ECC)處理程序以嘗試校正產生一程式化失敗事件之一或多個錯誤。舉例而言，可在產生一失敗信號之前施加可自一記憶體裝置內實施之此一ECC處理程序。換言之，在通知一控制器及/或處理器一程式化操作不成功之前，一狀態機可管理一ECC處理程序以嘗試修復導致不成功之程式化操作之一或多個錯誤。若此一ECC處理程序能夠修復該等錯誤，則不需要產生一失敗信號且該程式化操作可成功地結束。另一方面，舉例而言，若此一ECC處理程序不能夠修復該等錯誤，則可如處理程序300之方塊360中一樣地產生一失敗信號。
圖4係根據一實施例之一計算系統400及一記憶體裝置之一示意圖。舉例而言，此一計算裝置可包括一或多個處理器以執行一應用程式及/或其他碼。舉例而言，記憶體裝置410可包括圖1中所展示之一NVM裝置110。一計算裝置404可表示可為可組態以管理記憶體裝置410之任一裝置、器具或機器。記憶體裝置410可包含一記憶體控制器415及一記憶體422。藉助實例而非限制之方式，計算裝置404可包含：一或多個計算裝置及/或平台，例如，一桌上型電腦、一膝上型電腦、一工作站、一伺服器裝置或類似裝置；一或多個個人計算或通信裝置或器具，例如，一個人數位助理、行動通信裝置或類似裝置；一計算系統及/或相關聯服務提供者能力，例如，一資料庫或資料儲存服務提供者/系統；及/或其任一組合。
認識到，系統400中所展示之各種裝置以及如本文中進一步闡述之處理程序及方法之全部或部分可使用或以其他方式包含硬體、韌體、軟體或其任一組合來實施。因此，藉助實例而非限制之方式，計算裝置404可包含經由一匯流排440以操作方式耦合至記憶體422及主機或記憶體控制器415之至少一個處理單元420。處理單元420表示可組態以執行資料計算程序或處理程序之至少一部分之一或多個電路。藉助實例而非限制之方式，處理單元420可包含一或多個處理器、控制器、微處理器、微控制器、專用積體電路、數位信號處理器、可程式化邏輯裝置、場可程式化閘陣列及類似裝置或其任一組合。處理單元420可包含經組態以與記憶體控制器415通信之一作業系統。舉例而言，此一作業系統可產生欲經由匯流排440發送至記憶體控制器415之命令。此類命令可包括讀取及/或寫入命令。舉例而言，回應於一寫入命令，記憶體控制器415可提供一偏壓信號(例如，一設定或重設脈衝)以將與該寫入命令相關聯之資訊寫入至一記憶體分割區(舉例而言)。
記憶體422表示任一資料儲存機構。舉例而言，記憶體422可包含一主要記憶體424及/或一輔助記憶體426，舉例而言，其中之每一者可分割成如上文所論述之多個分割區。舉例而言，主要記憶體424可一包含隨機存取記憶體、唯讀記憶體等。儘管在此實例中被圖解說明為與處理單元420分離，但應理解主要記憶體424之全部或部分可提供於處理單元420內或以其他方式與其共同定位/耦合。在一項實施方案中，一或多個資料線475可包括以電子方式互連記憶體控制器415與記憶體422之一失敗信號線及/或一R/B信號線。另外，一或多個資料線480可包括以電子方式互連處理單元420與記憶體422之一失敗信號線及/或一R/B信號線，但所主張之標的物並不受如此限制。
舉例而言，輔助記憶體426可包含與主要記憶體相同或類似類型之記憶體及/或一或多個資料儲存裝置或系統，例如，一硬碟機、光碟機、磁帶機、固態記憶體碟等。在某些實施方案中，輔助記憶體426可以操作方式接納或可以其他方式組態以耦合至一電腦可讀媒體428。舉例而言，電腦可讀媒體428可包含載運及/或使得可存取用於系統400中之裝置中之一或多者之資料、碼及/或指令之任一媒體。
在一項實施例中，舉例而言，系統400可包括一或多個記憶體裝置，例如圖2中所展示之記憶體裝置210。舉例而言，此一記憶體裝置可包括一或多個記憶體陣列及一寫入狀態機215。系統400可包括：一R/B信號線222，其用以載運一R/B信號以指示一程式化操作是否為未決的；及一失敗信號線225，其用以載運一非同步失敗信號以指示一未決程式化操作是否尚未能將資訊寫入至一或多個記憶體裝置210之至少一部分。系統400可進一步包括：一記憶體控制器250，其用以接收一R/B信號及失敗信號；及一處理器260，其用以裝載一或多個應用程序及起始一程式化操作。
舉例而言，計算裝置404可包含一輸入/輸出432。輸入/輸出432表示可係可組態以接受或以其他方式引入人類及/或機器輸入之一或多個裝置或特徵及/或可係可組態以遞送或以其他方式提供人類及/或機器輸出之一或多個裝置或特徵。藉助實例而非限制之方式，輸入/輸出裝置432可包含一以操作方式組態之顯示器、揚聲器、鍵盤、滑鼠、軌跡球、觸控螢幕、資料埠等。
儘管已圖解說明及闡述了目前被視為實例性實施例之實施例，但熟悉此項技術者將理解可做出各種其他修改且可替代等效物，此並不背離所主張之標的物。另外，可做出許多修改以使一特定情形適於所主張之標的物之教示內容，此並不背離本文中所闡述之中心概念。因此，意欲所主張之標的物不限於所揭示之特定實施例，而是此所主張之標的物亦可包含歸屬於隨附申請專利範圍及其等效物之範圍內之所有實施例。
100．．．記憶體系統
110．．．非揮發性記憶體裝置
115．．．寫入狀態機
122．．．就緒/繁忙信號線
125．．．失敗信號線
132．．．上拉電阻器
134．．．上拉電阻器
150．．．控制器
160．．．處理器
200．．．記憶體系統
210．．．非揮發性記憶體裝置
212．．．共同晶片選擇信號線
212a．．．晶片選擇信號線
212b．．．晶片選擇信號線
215．．．寫入狀態機
220a．．．群組
220b．．．群組
220c．．．群組
220d．．．群組
222．．．就緒/繁忙信號線
225．．．失敗信號線
232．．．上拉電阻器
234．．．上拉電阻器
250．．．控制器
260．．．處理器
400．．．計算系統
404．．．計算裝置
410．．．記憶體裝置
415．．．記憶體控制器
420．．．處理單元
422．．．記憶體
424．．．主要記憶體
426．．．輔助記憶體
428．．．電腦可讀媒體
432．．．輸入/輸出
440．．．匯流排
475．．．資料線
480．．．資料線
P/F．．．通過/失敗
R/B．．．就緒/繁忙
圖1係根據一實施例之一記憶體裝置之一示意性方塊圖。
圖2係根據另一實施例之一記憶體裝置之一示意性方塊圖。
圖3係根據一實施例之用以程式化一記憶體裝置之一處理程序之一流程圖。
圖4係根據一實施例之一計算系統及一記憶體裝置之一示意性方塊圖。
100．．．記憶體系統
110．．．非揮發性記憶體裝置
115．．．寫入狀態機
122．．．就緒/繁忙信號線
125．．．失敗信號線
132．．．上拉電阻器
134．．．上拉電阻器
150．．．控制器
160．．．處理器
P/F．．．通過/失敗
R/B．．．就緒/繁忙

Claims (19)

  1. 一種用於操作一記憶體裝置之方法，該方法包括：在多個記憶體裝置之複數個群組之一特定群組處維持一第一信號以指示一未決程式化操作，各群組包括複數個記憶體裝置，各記憶體裝置包括一或多個記憶體陣列；在該特定群組之一特定記憶體裝置處：施加一程式化信號，其用於根據該未決程式化操作而程式化該一或多個記憶體陣列之至少一者；偵測在該未決程式化操作期間該一或多個記憶體陣列中之該至少一者之一程式化失敗事件；及產生一電子失敗信號以指示該程式化操作不成功；及輪詢該特定群組之複數個記憶體裝置以判定該特定記憶體裝置在該至少一或多個記憶體陣列之哪一者處該程式化操作不成功，其中該特定群組之複數個記憶體裝置之多個失敗信號線係電氣地耦合且連接至一記憶體控制器或一處理器之至少一者之一通過/失敗(P/F)輸入埠。
  2. 如請求項1之方法，其進一步包括：在該產生該電子失敗信號以指示該程式化操作不成功之後，轉變該第一信號以指示該一或多個記憶體陣列之該程式化操作之結束。
  3. 如請求項1之方法，其中該一或多個記憶體陣列包括相 變記憶體(PCM)。
  4. 如請求項1之方法，其進一步包括：在該產生該電子失敗信號以指示該程式化操作不成功之前，施加一錯誤校正碼(ECC)以嘗試校正產生了該程式化失敗事件之一或多個錯誤。
  5. 如請求項1之方法，其中該記憶體控制器及該處理器位於該複數個記憶體群組外部。
  6. 一種記憶體系統，其包括：複數個記憶體裝置，各記憶體裝置包括一或多個記憶體陣列及一狀態機器，該複數個記憶體裝置配置在複數個群組中；及一就緒/繁忙(R/B)信號線，其經組態用以載運一R/B信號至一記憶體控制器或一處理器之至少一者，該R/B信號指示在該複數個群組之一特定群組處一寫入操作是否為未決的；一失敗信號線，其經組態用以載運一失敗信號至該記憶體控制器或該處理器之至少一者，該失敗信號指示在根據該未決寫入操作而施加用於將資訊寫入至該一或多個記憶體陣列之該至少一部分之一偏壓信號之後，該未決寫入操作是否尚未能將資訊寫入至該特定群組之至少一記憶體裝置之該一或多個記憶體陣列之至少一部分，其中該狀態機器經組態以產生及提供該失敗信號給該失敗信號線，且其中該記憶體控制器或該處理器之至少一者經組態以 輪詢該特定群組之複數個記憶體裝置以判定在該一或多個記憶體陣列之該至少一部分之哪一者處該寫入操作失敗。
  7. 如請求項6之系統，其中該R/B信號線及該失敗信號線係連接至該複數個記憶體裝置之各者之該一或多個記憶體陣列。
  8. 如請求項6之系統，其進一步包括該記憶體控制器。
  9. 如請求項6之系統，其進一步包括該處理器。
  10. 如請求項6之系統，其中該一或多個記憶體陣列包括相變記憶體(PCM)。
  11. 如請求項6之系統，其中各記憶體裝置包括一錯誤校正碼(ECC)部分，其經組態以嘗試在產生該失敗信號之前校正一或多個寫入錯誤。
  12. 如請求項6之系統，其中該R/B信號及該失敗信號包括開路汲極信號。
  13. 如請求項6之系統，其中該特定群組具有一共同晶片選擇線以選擇用於該寫入操作之該至少一記憶體裝置之該一或多個記憶體陣列。
  14. 如請求項6之系統，其中該記憶體控制器及該處理器位於該複數個記憶體群組外部。
  15. 一種記憶體系統，其包括：一處理器以裝載一或多個應用程式且起始一寫入操作；一記憶體控制器以執行該寫入操作；及 配置在一群組中之複數個記憶體裝置，該等記憶體裝置之各者包括：一或多個記憶體陣列；一就緒/繁忙(R/B)信號線，其用以載運一R/B信號以指示該寫入操作是否為未決的；一狀態機器，其經組態以產生及提供一失敗信號給該記憶體控制器或該處理器，該失敗信號線用以在根據該未決寫入操作而施加用於將資訊寫入至該一或多個記憶體陣列之該至少一部分之一偏壓信號之後，指示該未決寫入操作是否尚未能將資訊寫入至該一或多個記憶體陣列之至少一部分；及一失敗信號線，其載運該失敗信號至該記憶體控制器或該處理器之至少一者，其中該群組之該複數個記憶體裝置之多個失敗信號線係電氣地耦合且連接至該記憶體控制器或該處理器之至少一者之一通過/失敗(P/F)輸入埠，且其中該記憶體控制器或該處理器之至少一者經組態以輪詢該群組之該複數個記憶體裝置以判定在哪一記憶體裝置處產生該失敗信號。
  16. 如請求項15之系統，該處理器與該記憶體控制器並行地接收該R/B信號及該失敗信號。
  17. 如請求項15之系統，其進一步包括一錯誤校正碼(ECC)部分以嘗試在產生該失敗信號之前校正一或多個寫入錯誤。
  18. 如請求項15之系統，其中該一或多個記憶體陣列包括相變記憶體(PCM)。
  19. 如請求項15之系統，其中該群組具有一共同晶片選擇線以選擇用於該寫入操作之該複數個記憶體裝置之一特定記憶體裝置之該一或多個記憶體陣列。
TW100115212A 2010-04-29 2011-04-29 記憶體中指示程式化失敗之信號線 TWI493558B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/770,599 US8683270B2 (en) 2010-04-29 2010-04-29 Signal line to indicate program-fail in memory

Publications (2)

Publication Number Publication Date
TW201201217A TW201201217A (en) 2012-01-01
TWI493558B true TWI493558B (zh) 2015-07-21

Family

ID=44859281

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100115212A TWI493558B (zh) 2010-04-29 2011-04-29 記憶體中指示程式化失敗之信號線

Country Status (6)

Country Link
US (1) US8683270B2 (zh)
JP (1) JP5376344B2 (zh)
KR (1) KR101274413B1 (zh)
CN (1) CN102324251B (zh)
DE (1) DE102011017634B4 (zh)
TW (1) TWI493558B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8880778B2 (en) 2010-05-13 2014-11-04 Micron Technology, Inc. Memory buffer having accessible information after a program-fail
WO2013101196A1 (en) 2011-12-30 2013-07-04 Intel Corporation Phase change memory with switch (pcms) write error detection
KR20160032910A (ko) 2014-09-17 2016-03-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
FR3041806B1 (fr) 2015-09-25 2017-10-20 Stmicroelectronics Rousset Dispositif de memoire non volatile, par exemple du type eeprom, ayant une capacite memoire importante, par exemple 16mbits
TWI585769B (zh) * 2015-10-23 2017-06-01 慧榮科技股份有限公司 資料儲存裝置以及快閃記憶體之偵測方法
US20230030168A1 (en) * 2021-07-27 2023-02-02 Dell Products L.P. Protection of i/o paths against network partitioning and component failures in nvme-of environments

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050002258A1 (en) * 2003-05-20 2005-01-06 Yasuaki Iwase Semiconductor storage device, method for protecting predetermined memory element and portable electronic equipment
US20050210301A1 (en) * 2004-03-18 2005-09-22 Erkki Nokkonen Digital system clock control
US20080002468A1 (en) * 2006-06-30 2008-01-03 Sandisk Corporation Partial Page Fail Bit Detection in Flash Memory Devices
US20080028131A1 (en) * 2006-07-31 2008-01-31 Kabushiki Kaisha Toshiba Nonvolatile memory system, and data read/write method for nonvolatile memory system
US20080168233A1 (en) * 2007-01-10 2008-07-10 Arm Limited Cache circuitry, data processing apparatus and method for handling write access requests
US20080320209A1 (en) * 2000-01-06 2008-12-25 Super Talent Electronics, Inc. High Performance and Endurance Non-volatile Memory Based Storage Systems
US20090063758A1 (en) * 2007-08-28 2009-03-05 Novatek Microelectronics Corp. Program and read method and program apparatus of nand flash memory
US20090141560A1 (en) * 2007-11-29 2009-06-04 Hynix Semiconductor Inc. Flash memory device and programming method thereof
US20100034025A1 (en) * 2008-08-07 2010-02-11 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage system
US20100083050A1 (en) * 2007-04-04 2010-04-01 Sharp Kabushiki Kaisha Error detection control system

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823859B2 (ja) * 1990-09-28 1996-03-06 インターナショナル・ビジネス・マシーンズ・コーポレイション データ処理システム
EP0586427A4 (en) * 1991-05-13 1997-01-29 Hill William Stanley Method and apparatus for preventing "disease" damage in computer systems
JP3321556B2 (ja) * 1997-12-05 2002-09-03 株式会社日立製作所 縮退制御方法、多重化制御装置
US6560734B1 (en) * 1998-06-19 2003-05-06 Texas Instruments Incorporated IC with addressable test port
US6505306B1 (en) * 1999-09-15 2003-01-07 International Business Machines Corporation Redundant bit steering mechanism with delayed switchover of fetch operations during redundant device initialization
US20030191876A1 (en) * 2000-02-03 2003-10-09 Fallon James J. Data storewidth accelerator
US6681358B1 (en) * 2000-02-22 2004-01-20 Lsi Logic Corporation Parallel testing of a multiport memory
US20020046251A1 (en) * 2001-03-09 2002-04-18 Datacube, Inc. Streaming memory controller
KR100399365B1 (ko) * 2000-12-04 2003-09-26 삼성전자주식회사 페일 비트 검출 스킴을 구비한 불휘발성 반도체 메모리장치 및 그것의 페일 비트 카운트 방법
US7363389B2 (en) * 2001-03-29 2008-04-22 Intel Corporation Apparatus and method for enhanced channel adapter performance through implementation of a completion queue engine and address translation engine
US6925540B2 (en) * 2002-05-02 2005-08-02 Intel Corporation Systems and methods for chassis identification
US20040212405A1 (en) * 2002-05-28 2004-10-28 Deas Alexander Roger Pull up for high speed structures
US6983359B2 (en) * 2003-08-13 2006-01-03 Via-Cyrix, Inc. Processor and method for pre-fetching out-of-order instructions
KR20050039256A (ko) * 2003-10-24 2005-04-29 삼성전자주식회사 스캔 테스트 장치
US7315912B2 (en) * 2004-04-01 2008-01-01 Nvidia Corporation Deadlock avoidance in a bus fabric
DE102004021267B4 (de) * 2004-04-30 2008-04-17 Infineon Technologies Ag Verfahren zum Testen eines Speicherbausteins und Prüfanordnung
JP2006012367A (ja) 2004-06-29 2006-01-12 Toshiba Corp 不揮発性半導体記憶装置
JP2006048783A (ja) 2004-08-02 2006-02-16 Renesas Technology Corp 不揮発性メモリおよびメモリカード
JP4703148B2 (ja) * 2004-09-08 2011-06-15 株式会社東芝 不揮発性半導体記憶装置
JP2006107546A (ja) * 2004-09-30 2006-04-20 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
KR100680473B1 (ko) * 2005-04-11 2007-02-08 주식회사 하이닉스반도체 액세스 시간이 감소된 플래시 메모리 장치
DE102005020808B3 (de) * 2005-05-04 2006-07-20 Micronas Gmbh Nichtflüchtige Speichereinrichtung mit einer Programmier- und Löschkontrolle
KR100719368B1 (ko) * 2005-06-27 2007-05-17 삼성전자주식회사 플래시 메모리 장치의 적응적 프로그램 방법 및 장치
KR100687424B1 (ko) * 2005-08-29 2007-02-26 주식회사 하이닉스반도체 비휘발성 메모리 장치
US20070258298A1 (en) * 2006-05-04 2007-11-08 Westell Technologies, Inc. Parallel programming of flash memory during in-circuit test
WO2008050285A2 (en) * 2006-10-25 2008-05-02 Freescale Semiconductor, Inc. Integrated circuit with synchronous and non-clocked intelligent logic having a microcontroller unit and method of operation therefor
KR100877701B1 (ko) * 2006-11-23 2009-01-08 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리던던시 방법
US8351262B2 (en) * 2007-04-23 2013-01-08 Samsung Electronics Co., Ltd. Flash memory device and program method thereof
US7606111B2 (en) * 2007-04-26 2009-10-20 Super Talent Electronics, Inc. Synchronous page-mode phase-change memory with ECC and RAM cache
US8127181B1 (en) * 2007-11-02 2012-02-28 Nvidia Corporation Hardware warning protocol for processing units
US7945825B2 (en) * 2007-11-25 2011-05-17 Spansion Isreal, Ltd Recovery while programming non-volatile memory (NVM)
TWI375962B (en) * 2008-06-09 2012-11-01 Phison Electronics Corp Data writing method for flash memory and storage system and controller using the same
KR20100001547A (ko) * 2008-06-27 2010-01-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 이의 제조 방법
US8756486B2 (en) * 2008-07-02 2014-06-17 Micron Technology, Inc. Method and apparatus for repairing high capacity/high bandwidth memory devices
KR20100091379A (ko) * 2009-02-10 2010-08-19 삼성전자주식회사 반도체 디스크 장치 및 그것의 프로그램 페일 처리 방법
KR20100096616A (ko) * 2009-02-25 2010-09-02 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치에서의 입출력 제어 방법
US20100250828A1 (en) * 2009-03-27 2010-09-30 Brent Ahlquist Control signal output pin to indicate memory interface control flow
US8289788B2 (en) * 2009-04-01 2012-10-16 Seiko Epson Corporation System having a plurality of memory devices and data transfer method for the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080320209A1 (en) * 2000-01-06 2008-12-25 Super Talent Electronics, Inc. High Performance and Endurance Non-volatile Memory Based Storage Systems
US20050002258A1 (en) * 2003-05-20 2005-01-06 Yasuaki Iwase Semiconductor storage device, method for protecting predetermined memory element and portable electronic equipment
US20050210301A1 (en) * 2004-03-18 2005-09-22 Erkki Nokkonen Digital system clock control
US20080002468A1 (en) * 2006-06-30 2008-01-03 Sandisk Corporation Partial Page Fail Bit Detection in Flash Memory Devices
US20080028131A1 (en) * 2006-07-31 2008-01-31 Kabushiki Kaisha Toshiba Nonvolatile memory system, and data read/write method for nonvolatile memory system
US20080168233A1 (en) * 2007-01-10 2008-07-10 Arm Limited Cache circuitry, data processing apparatus and method for handling write access requests
US20100083050A1 (en) * 2007-04-04 2010-04-01 Sharp Kabushiki Kaisha Error detection control system
US20090063758A1 (en) * 2007-08-28 2009-03-05 Novatek Microelectronics Corp. Program and read method and program apparatus of nand flash memory
US20090141560A1 (en) * 2007-11-29 2009-06-04 Hynix Semiconductor Inc. Flash memory device and programming method thereof
US20100034025A1 (en) * 2008-08-07 2010-02-11 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage system

Also Published As

Publication number Publication date
CN102324251A (zh) 2012-01-18
US8683270B2 (en) 2014-03-25
US20110271165A1 (en) 2011-11-03
KR20110120829A (ko) 2011-11-04
DE102011017634B4 (de) 2016-04-28
DE102011017634A1 (de) 2012-02-09
JP2011238217A (ja) 2011-11-24
KR101274413B1 (ko) 2013-06-17
CN102324251B (zh) 2014-12-10
TW201201217A (en) 2012-01-01
JP5376344B2 (ja) 2013-12-25

Similar Documents

Publication Publication Date Title
US9606889B1 (en) Systems and methods for detecting memory faults in real-time via SMI tests
US9400705B2 (en) Hardwired remapped memory
US10777271B2 (en) Method and apparatus for adjusting demarcation voltages based on cycle count metrics
TWI493558B (zh) 記憶體中指示程式化失敗之信號線
US10331345B2 (en) Method and apparatus for reducing silent data errors in non-volatile memory systems
US20170062075A1 (en) Apparatus including core and clock gating circuit and method of operating same
US11200961B1 (en) Apparatus, system and method to log memory commands and associated addresses of a memory array
US9208901B2 (en) Memory buffer having accessible information after a program-fail
CN107430558B (zh) 半导体存储装置
US10296405B2 (en) Nonvolatile memory system and error determination method thereof
KR102692852B1 (ko) 메모리의 런타임 셀 행 교체
US20230083193A1 (en) Uncorrectable memory error prediction
US9703636B2 (en) Firmware reversion trigger and control
US20220350715A1 (en) Runtime sparing for uncorrectable errors based on fault-aware analysis
US20210279122A1 (en) Lifetime telemetry on memory error statistics to improve memory failure analysis and prevention
US11593242B2 (en) Method of operating storage device for improving reliability, storage device performing the same and method of operating storage using the same
US11145366B1 (en) Techniques to mitigate error during a read operation to a memory array
US11281277B2 (en) Power management for partial cache line information storage between memories
US20240241778A1 (en) In-system mitigation of uncorrectable errors based on confidence factors, based on fault-aware analysis
US20240004757A1 (en) Electronic device managing corrected error and operating method of electronic device
CN115762621A (zh) 不可校正的存储器错误预测