TWI476913B - 氮化物半導體裝置 - Google Patents

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Description

氮化物半導體裝置 [相關申請案之交叉引用]
此申請案依據於2010年6月18日申請的前案日本專利申請案號2010-139875並主張其之優先權，其全部內容以引用方式併於此。
在此所述之實施例一般有關於氮化物半導體裝置。
作為手機LCD(液晶顯示器)部件、LCD電視、及照明燈具之白色光源的白色LED(發光二極體)之需求迅速增加。白色LED係依據發射藍光或紫外線光之LED。另一方面，在讀取及寫入高密度光碟之拾波光源及汽車頭燈的應用中使用發射藍光或紫外線光之半導體雷射。此外，使用高電子遷移率電晶體(HEMT)作為車子及火車中之馬達控制用的高電力半導體裝置。藉由在藍寶石或其他基板上之以InyAlzGa1-y-zN(0<y≦1，0≦z≦1)製成之氮化物半導體的晶體生長來形成這些LED、半導體雷射、及HEMT。氮化物半導體中之晶體缺陷減少諸如LED及半導體雷射之發光裝置的內部量子效率。此外，晶體缺陷加速發光裝置之退化併削弱其之可靠度。在諸如HEMT之電子裝置中，晶體缺陷減少電子遷移率併導致電力損失。為了減少以InyAlzGa1-y-zN製成之氮化物半導體中之晶體缺陷以 改善發光裝置的發光效率及可靠度，在具有形成在基板表面上的凹部及凸部之圖案的藍寶石基板上形成以InyAlzGa1-y-zN製成之氮化物半導體層。
本發明之實施例提供氮化物半導體裝置，具有在其上設置含有平坦表面及經減少的晶體缺陷之氮化物半導體層的基板。
一般而言，根據一實施例，一種氮化物半導體裝置包括基板、Alx1Ga1-x1N(0≦x1≦1)第一埋層、InyAlzGa1-y-zN(0<y≦1，0≦z≦1)埋層、及Alx2Ga1-x2N(0≦x2≦1)第二埋層。基板具有形成在第一主表面上之平面方向中的複數凸部，以及在該些凸部的相鄰者之間的凹部。Alx1Ga1-x1N(0≦x1≦1)第一埋層形成在該基板的該凹部及該些凸部之一上。InyAlzGa1-y-zN(0<y≦1，0≦z≦1)埋層形成在該Alx1Ga1-x1N第一埋層上。Alx2Ga1-x2N(0≦x2≦1)第二埋層形成在該InyAlzGa1-y-zN埋層上。形成在該凹部上之該Alx1Ga1-x1N第一埋層的一部分及形成在該些凸部之該一者上的該Alx1Ga1-x1N第一埋層之一部分不互相連接，以及形成在該凹部上方之該InyAlzGa1-y-zN埋層的一部分及形成在該些凸部之該一者上方的該InyAlzGa1-y-zN埋層的一部分互相連接。
本發明之一實施例可提供在其上設置含有平坦表面及經減少的晶體缺陷之氮化物半導體層的基板。
茲將參照附圖敘述本發明之實施例。用於實施例之說明的圖為示意性以幫助說明。圖中之構件的形狀、尺寸、及尺寸關係並不一定僅如所示般加以實行，但可適當加以修改，只要可實現本發明之功效。
(第一實施例)
參照第1A至5圖敘述本發明之第一實施例的主要結構。此外，參照第6A至6D圖敘述將與第一實施例相比之對照實施例的主要結構。第1A及1B圖顯示用於第一實施例中之基板的一範例之主要部分，其中第1A圖為基板表面之平面圖，且第1B圖為當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖。第2圖顯示根據第一實施例的氮化物半導體發光裝置的主要部分之結構，且為當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖。第3圖為第2圖之部分B的放大圖。第4A至4D圖顯示根據第一實施例的氮化物半導體發光裝置的主要部分之製造程序，且為當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖。第5圖為顯示InGaN層中之In的固相比與關鍵層厚度之間的關係之圖。第6A至6D圖顯示對照實施例的主要部分之製造程序，且為當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖。
第1A及1B圖顯示用於此實施例中之基板的一範例之主 要部分。凹部1b及凸部1a形成在基板1的表面(第一主表面)上。針對氮化物半導體之生長，基板1為以六角系統之材料所製成之基板，如藍寶石基板及SiC基板。替代地，亦可使用其上厚厚地形成GaN之Si基板或GaAs基板。在此，取藍寶石基板作為範例。此外，舉例而言，基板表面為(0001)面。
如第1A圖中所示，複數凸部1a配置於基板1之表面上。構成凹部1b之區域形成在基板1之表面上之相鄰的凸部1a之間。亦即，在基板1之表面上，未形成凸部1a之區域為比凸部1a之上表面更低的區域並且在凸部1a之間形成凹陷狀的區域。因此，在下列實施例之說明中，在基板1之表面上，除了凸部1a之區域稱為凹部1b。在基板1之表面上，在平面方向中接續形成上述凸部1a及凹部1b。
舉例而言，凸部1a形成為圓柱形狀，其之上表面具有大致圓形形狀。從第1B圖中所示之基板的剖面中可見，關於凹部1b及凸部1a之尺寸，例如，凸部1a具有1μm的寬度及1μm的高度，且凹部1b具有3μm之寬度。在此，凸部1a之高度為凸部1a之上表面與基板1之表面(凹部1b之底表面)之間的高度差。凹部1b之寬度為凸部1a之間的最短間隙，亦即，相鄰凸部1a之間的間隙。在此所述之尺寸僅為例示性，且可根據氮化物半導體裝置之設計而修改。
第2圖顯示堆疊結構5。在堆疊結構5中，氮化物半導體層堆疊在其上形成第1A及1B圖中所示之複數凹部1b及凸部1a的基板1上。第3圖為第2圖之區域B的放大圖。第3圖 繪示在堆疊結構5中之基板1的凸部1a上之層與凹部1b上之層之間的水平連接關係。
堆疊結構5係以GaN第一埋層、InGaN埋層、及GaN第二埋層所構成。這些層的每一層可為無摻雜層，亦即無雜質摻雜之層，或摻雜有n型雜質之層。GaN第一埋層係以形成在基板1之凹部1b的底表面上之部分2b及形成在基板1之凸部1a的上表面上之部分2a所製成。於下中，「形成在基板1之凹部1b的底表面上(或上方)之部分」簡稱為「形成在基板1之凹部1b上(或上方)之部分」，且「形成在基板1之凸部1a的上表面上之部分」簡稱為「形成在基板1之凸部1a上之部分」。此同樣適用於InGaN埋層及GaN第二埋層。
形成在凹部1b上之GaN第一埋層2b的厚度為0.9μm。形成在凸部1a上之GaN第一埋層2a的厚度等於或少於形成在凹部上之GaN第一埋層2b的厚度，且在此實施例中為0.3μm。在此實施例中，形成在凹部1b上之GaN第一埋層2b及形成在凸部1a上之GaN第一埋層2a在當於與基板1之表面平行的平面中看視時沿平面方向不互相連接。針對與基板1之表面平行的平面，不存在同時通過形成在凹部1b上之GaN第一埋層2b及形成在凸部1a上之GaN第一埋層2a且將之連接在一起的平面。形成在凹部1b上之GaN第一埋層2b的上表面係形成在比形成在凸部1a上之GaN第一埋層2a的底表面更低的位置。換言之，基板1之凸部1a的上表面在比形成在凹部1b上之GaN第一埋層2b的上表面更高的位 置。因此，它們水平上並不互相連接。
InGaN埋層係形成在GaN第一埋層上。InGaN埋層亦以形成在凹部1b上方之InGaN埋層3b及形成在凸部1a上方之InGaN埋層3a所製成。形成在凹部1b上方之InGaN埋層3b的厚度為0.5μm。形成在凸部1a上方之InGaN埋層3a的厚度等於或少於形成在凹部1b上方之InGaN埋層3b的厚度，且在此實施例中為0.2μm。在此實施例中，形成在凹部1b上方之GaN第一埋層2b及InGaN埋層3b的總厚度為1.4μm。基板1之凸部1a的高度及形成在凸部1a上方之GaN第一埋層2a的厚度之總和為1.3μm。因此，形成在凹部1b上方之InGaN埋層3b及形成在凸部1a上方之InGaN埋層3a在具有於堆疊方向中0.1μm之寬度的區域中水平上互相連接。亦即，在此區域中，形成在凹部1b上方之InGaN埋層3b及形成在凸部1a上方之InGaN埋層3a在當於與基板1之表面平行的平面中看視時沿平面方向互相連接。換言之，針對與基板1之表面平行的平面，存在同時通過形成在凹部1b上方之InGaN埋層3b及形成在凸部1a上方之InGaN埋層3a且將之連接在一起的平面。形成在凸部1a上方之InGaN埋層3a的上表面形成在比形成在凸部1a上方之InGaN埋層3a的底表面(或形成在凸部1a上之GaN第一埋層2a的上表面)高0.1μm之位置。因此，在此結構中它們水平上互相連接。
GaN第二埋層係形成在InGaN埋層上。GaN第二埋層亦以形成在凹部1b上方之GaN第二埋層4b及形成在凸部1a上方之GaN第二埋層4a所製成。形成在凹部1b上方之GaN第 二埋層4b的厚度為1.2μm。形成在凸部1a上方之GaN第二埋層4a的厚度等於或少於形成在凹部1b上方之GaN第二埋層4b的厚度，且在此實施例中為1.1μm。在此實施例中，形成在凹部1b上方之GaN第一埋層2b、InGaN埋層3b、及GaN第二埋層4b的總厚度為2.6μm。另一方面，基板1之凸部1a的高度及形成在凸部1a上方之GaN第一埋層2a、InGaN埋層3a、及GaN第二埋層4a的厚度之總和為2.6μm。形成在凹部1b上方之GaN第二埋層4b的上表面與形成在凸部1a上方之GaN第二埋層4a大致上齊平。因此，GaN第二埋層之上表面形成為平坦。
參照第4A至4D圖敘述第3圖之上述剖面中之製造程序。第4A至4D圖為當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖。在藍寶石基板1的表面上，在將形成第1A圖中所示之凸部圖案的位置形成遮罩圖案，未圖示。藉由例如反應性離子蝕刻(RIE)乾蝕刻經由遮罩暴露之藍寶石基板1的表面。因此，在遮罩下方形成凸部1a，並在經蝕刻區域中形成凹部1b。可藉由蝕刻時間調整凸部1a的高度。凸部1a的高度繪示成1.0μm。
在具有如第1A及1B圖般圖案化之凸部1a及凹部1b的藍寶石基板1之表面上，藉由例如金屬有機化學蒸氣沉積(MOCVD)法形成以GaN第一埋層、InGaN埋層、及GaN第二埋層依序構成之堆疊結構5。
如第4A圖中所示，在藍寶石基板1之每一凹部1b及凸部1a上形成GaN第一埋層。藉由適當設定晶體生長條件， 可讓生長速率在凹部1b上高於在凸部1a上。此外，在氮化物半導體不會生長在基板1之凸部1a的側壁上的生長條件下執行晶體生長。若在這種條件下生長GaN第一埋層，形成在基板1之凹部1b上的GaN第一埋層2b之上表面比形成在基板1之凸部1a上的GaN第一埋層2a之上表面上升更快。此外，形成在基板1之凹部1b上之GaN第一埋層2b的上表面沿著基板1之凸部1a之側壁上升。藉由在這種條件下形成堆疊結構5之後續層，可最終形成平坦之堆疊結構5的表面在形成於凹部上之GaN第一埋層2b的上表面到達基板凸部1a之上表面之前，終止GaN第一埋層之生長。基板1之凸部1a的上表面形成在比形成在凹部1b上之GaN第一埋層2b的上表面在更高的位置。亦即，在於凹部1b上之GaN第一埋層及於凸部1a上之GaN第一埋層水平連接之前終止GaN第一埋層2之晶體生長。此外，因為在避免基板1之凸部1a的側壁上之生長的生長條件下生長GaN第一埋層，在基板1之凸部1a的側壁上幾乎不形成GaN第一埋層。亦即，在基板1之凸部1a上之GaN第一埋層2a與在凹部1b上之GaN第一埋層2b互相間隔。在此實施例中，當GaN第一埋層2之層厚度於凹部1b上到達0.9μm並於凸部1a上到達0.3μm時終止GaN的生長。
之後，如第4B及4C圖中所示，在GaN第一埋層上連續形成InGaN埋層。不像是GaN第一埋層之上述生長條件，在生長率於凹部1b上方比於凸部1a上方更高且與在凸部1a上方及凹部1b上方之生長率相比在凸部1a上之GaN第一埋 層2a的側壁上為微不足道的生長條件下生長InGaN埋層。首先，在凹部1b上方之InGaN埋層3b的上表面沿基板1之凸部1a的側壁逐漸上升。在凹部1b上方之InGaN埋層3b的上表面超過基板1之凸部1a的上表面，並接著沿凸部1a之GaN第一埋層2a的側壁逐漸上升(第4B圖)。生長進一步持續，並且在凹部1b上方之InGaN埋層3b的上表面超過在凸部1a上之GaN第一埋層2a的上表面。接著，生長沿著在凸部1a上方之InGaN埋層3a的側壁繼續(第4C圖)。因此，繼續InGaN之生長使得在凹部1b上方之InGaN埋層3b的上表面沿著在凸部1a上方之InGaN埋層3a的側壁上升。據此，在凹部1b上方之InGaN埋層3b及在凸部1a上方之InGaN埋層3a在與基板表面平行的平面中水平連接。生長InGaN埋層直到InGaN埋層到達在凹部1b上方之0.5μm的層厚度以及在凸部1a上方之0.2μm的層厚度，且直到在凹部1b上方之InGaN埋層3b與在凸部1a上方之InGaN埋層3a之間的連接部分的厚度到達0.1μm。
在InGaN中，由於固態相中之In比率(固相比)為較大，與GaN之晶格不匹配較大，且在某厚度以上會發生晶體斷裂。晶體斷裂開始之此層厚度稱為關鍵層厚度。第5圖顯示固態比與關鍵層厚度之間的關係，其中固相比界定為In與InGaN之總III族元素的比率。由式子Inx(Ga1-x)N中之x表示固相比。欲避免InGaN之晶體斷裂，執行晶體生長，使得與第5圖之繪圖中相比，層厚度更薄，或In固相比更小。在此實施例中，生長在凹部1b上方之InGaN至0.5 μm的層厚度。因此，從第5圖，欲避免晶體斷裂，In固相比設定在0.003或更少。
之後，如第4D圖中所示，在InGaN埋層上形成GaN第二埋層。此生長之生長條件為使得在初始階段中，如同上述GaN第一埋層般，生長速率在凹部1b上方比在凸部1a上方更快。然而，逐漸排除兩者間之差異。最後，平坦化GaN第二埋層之表面。當GaN第二埋層到達在凹部1b上方之1.2μm及在凸部1a上方之1.1μm的層厚度終止生長。此時，在凹部1b上方之GaN第二埋層4b的上表面與凸部1a上方之GaN第二埋層4a的上表面水平上對準。因此，GaN第二埋層之表面形成為平坦。上述GaN第二埋層之層厚度僅為例示性。根據生長條件的改變，改變使平坦化GaN第二埋層之層厚度。
因此，在表面上具有凹部1b及凸部1a的藍寶石基板1上，形成以氮化物半導體製成之堆疊結構5。堆疊結構5係以GaN第一埋層、InGaN埋層、及GaN第二埋層所構成，並具有平坦表面。亦即，製造出其上設置具有平坦表面之氮化物半導體層的基板。藉由在此基板上形成諸如LED或半導體雷射之發光區域，可形成氮化物半導體發光裝置。替代地，藉由在此基板上形成HEMT及金屬絕緣體半導體場效電晶體(MISFET)之通道區域，可形成氮化物半導體裝置。
接下來，敘述對照範例之製造方法。在藉由此方法所製造之結構中，在表面上具有凹部1b及凸部1a的藍寶石基 板1上，堆疊GaN第一埋層直到平坦化表面為止。在第一實施例中，藉由形成以GaN第一埋層、InGaN埋層、及GaN第二埋層所製成之堆疊結構5來形成具有平坦表面之氮化物半導體層。相比之下，在此對照範例中，從唯獨GaN第一埋層形成具有平坦表面之氮化物半導體層。第6A至6D圖顯示當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖的製造程序。如同在第一實施例中般，在第1A及1B圖中所示的具有凹部1b及凸部1a的藍寶石基板1上，藉由MOCVD法生長GaN層。如同在第一實施例中般，在GaN第一埋層之生長速率在凹部1b上高於在凸部1a上之生長速率的生長條件下執行生長。
如同在第一實施例中般，在生長的初始階段中，如第6A圖中所示，形成在基板1之凹部1b上的GaN第一埋層2b之上表面比形成在基板1之凸部1a上的GaN第一埋層2a之上表面上升更快。此外，在基板1的凹部1b上方所形成之GaN第一埋層2b的上表面沿基板1之凸部1a的側壁逐漸上升。在第一實施例中，生長GaN第一埋層使得形成在凹部1b上之GaN第一埋層2b的上表面低於基板凸部1a之上表面。亦即，形成GaN第一埋層使得凹部1b上之GaN第一埋層2b及凸部1a上之GaN第一埋層2a水平上不互連接。此外，由於在避免基板1之凸部1a的側壁上之生長的生長條件下生長GaN第一埋層2，不再基板1之凸部1a的側壁上形成GaN第一埋層。亦即，基板1之凸部1a上的GaN第一埋層2a及凹部1b上之GaN第一埋層2b互相間隔。
相比之下，在對照範例中，如第6B及6C圖中所示，進一步繼續GaN第一埋層之生長。在凹部1b上之GaN第一埋層2b的上表面超過基板1之凸部1a之上表面。接著，在凹部1b上之GaN第一埋層2b的上表面沿著凸部1a上之GaN第一埋層之側壁上升(第6C圖)。因此，生長繼續，所以在凹部1b上之GaN第一埋層2b的上表面沿著凸部1a上之GaN第一埋層2a之側壁上升。據此，在凹部1b上之GaN第一埋層2b及在凸部1a上之GaN第一埋層2a在與基板表面平行之平面中水平連接。當生長進一步繼續時，凸部與凹部之間的高度差減少。最後，如第6D圖中所示，平坦化GaN第一埋層2之上表面。因此，獲得其上設置具有平坦表面之氮化物半導體層的基板。為了匹配第一實施例中之氮化物半導體層的厚度，當凹部1b上之GaN第一埋層2b的厚度到達2.6μm時終止生長。之後，藉由進一步於其上形成諸如LED及半導體雷射之發光區域，可形成氮化物半導體裝置，如氮化物半導體發光裝置。
在360℃以KOH融熔蝕刻如上述般形成之對照範例的氮化物半導體層之表面30秒。藉由電子顯微鏡，評估表面之蝕刻凹洞密度為5×107/cm2。蝕刻凹洞密度反映晶體缺陷密度，且主要反映晶體中之錯位密度。在對照範例中，如第6D圖中所示，晶體包括源自基板1之凸部1a的上表面與側表面相交的角落之許多錯位50。此外，在該角落，存在無晶體生長發生的空隙。認為以下列方式產生這些晶體缺陷。
當第6B圖之狀態轉變至第6C圖的狀態時，在凹部1b上之GaN第一埋層2b的上表面沿著基板1之凸部1a的側壁上升。然而，在超過基板1之凸部1a的上表面後，在凹部1b上之GaN第一埋層2b的上表面沿著凸部1a上所形成之GaN第一埋層2a的側壁上升。亦即，在凹部1b上之GaN第一埋層2b及在凸部1a上之GaN第一埋層2a沿著基板1之凸部1a的上表面在水平方向中開始互相連接。此時，在凹部1b上之GaN第一埋層2b的晶體生長之相可能不匹配在凸部1a上之GaN第一埋層2a的晶體生長之相。認為此產生錯位50。在此，晶體生長之相為指示晶體結構的週期中之進展階段的量(例如在III族原子及V族原子之週期序列中的順序)。若GaN第一埋層之生長進一步繼續，源自基板1之凸部1a的上表面與側表面相交的角落之錯位50到達氮化物半導體層之表面。另一方面，類似地評估第一實施例之堆疊結構5所製成之氮化物半導體層之蝕刻凹洞密度。蝕刻凹洞密度為5×106/cm2。亦即，相較於對照範例減少晶體缺陷。於下考量如此之原因。
在對照範例中，執行GaN第一埋層之晶體生長直到在凹部1b上之GaN第一埋層2b的上表面到達基板凸部1a之上表面，所以在凹部1b上之GaN第一埋層與在凸部1a上之GaN第一埋層水平連接。相反地，在第一實施例中，生長GaN第一埋層使在凹部1b上之GaN第一埋層2b的上表面低於基板凸部1a之上表面。亦即，形成GaN第一埋層使得在凹部1b上之GaN第一埋層2b與在凸部1a上之GaN第一埋層 2a水平上不連接。此時，如上述，它們甚至不經由基板1之凸部1a的側壁連接，但互相間隔。之後，連續生長InGaN埋層。當在凹部1b上方之InGaN埋層3b的上表面超過在在凸部1a上之GaN第一埋層2a的上表面時，InGaN的生長繼續所以在凹部1b上方之InGaN埋層3b的上表面沿著在凸部1a上方所形成的InGaN埋層3a之側壁上升。據此，在凹部1b上方之InGaN埋層3b及在凸部1a上方之InGaN埋層3a在與基板表面平行的平面中水平連接。亦即，在第一實施例中，當在具有凹部1b及凸部1a之基板1上生長氮化物半導體層時，InGaN埋層首先在與基板1之表面平行的平面中水平連接。
因此，在具有凹部及凸部之基板上，藉由經由與基板表面平行的平面中水平連接的InGaN層形成GaN層來形成氮化物半導體層。此被視為在於實現在晶體中具有經減少的錯位之氮化物半導體層的生長。在生長具有良好品質之含In的氮化物半導體中，減少生長速率及生長溫度為有效。此被視為當藉由晶體生長互相連接分開的晶體時防止缺陷之產生。亦即，在含In的氮化物半導體之晶體生長中，即使若凹部1b上方之晶體及凸部1a上方之晶體互相連接，抑制晶體中之缺陷的產生。
作為一替代範例，取代InGaN可以InyAlzGa1-y-zN(0<y≦1，0≦z≦1)製成在與基板之表面平行的平面中首先水平連接的層。同樣在此情況中，實現減少晶體中之錯位的類似功效。在於具有凹部及凸部之基板上形成氮化 物半導體層的情況中，認為可藉由讓含In的氮化物半導體層在與基板1之表面平行的平面中首先水平連接來抑制晶體中之錯位產生。
如上參照第一實施例所述，在具有凹部及凸部之基板上形成堆疊結構5。在堆疊結構5中，序列形成GaN第一埋層、InGaN埋層、及GaN第二埋層。在GaN第一埋層中，在基板之凹部上所形成之部分2b與在凸部上所形成之部分2a沿著與基板之表面平行的平面方向不互相連接。另一方面，在InGaN埋層中，在凹部上方所形成之部分3b與在凸部上方所形成之部分3a沿著與基板之表面平行的平面方向互相連接。藉由使用此結構，可獲得具有平坦表面及經減少的晶體缺陷之氮化物半導體層。換言之，在GaN第一埋層中，在基板之凹部上所形成之部分2b與在凸部上所形成之部分2a不連接，但互相間隔。另一方面，在InGaN埋層中，在凹部上方所形成之部分3b與在凸部上方所形成之部分3a互相連接。藉由使用此結構，可獲得具有平坦表面及經減少的晶體缺陷之氮化物半導體層。
在此，根據半導體發光裝置的設計，可分別以Alx1Ga1-x1N(0≦x1≦1)及Alx2Ga1-x2N(0≦x2≦1)製造GaN第一埋層及GaN第二埋層。同樣在此情況中，實現上述般之相同功效。InGaN埋層可為如上述般之InyAlzGa1-y-zN(0<y≦1，0≦z≦1)層。同樣在此情況中，實現相同功效。此外，在形成GaN第一埋層之前，可藉由在比針對GaN第一及第二埋層及InGaN埋層更低之生長溫度的晶體 生長形成GaN層或AlGaN層作為低溫緩衝層。
此外，可在超晶格結構中形成InyAlzGa1-y-zN(0<y≦1，0≦z≦1)層，其中交替堆疊具有高In固相比之Iny1Alz1Ga1-y1-z1N(0<y1≦1，0≦z1≦1)層及Iny2Alz2Ga1-y2-z2N(0<y2≦1，0≦z2≦1)層。替代地在超晶格結構中，可交替及重複堆疊Iny1Alz1Ga1-y1-z1N(0<y1≦1，0≦z1≦1)層及Alx1Ga1-x1N(0≦x1≦1)層。在此情況中，如針對第5圖中之InGaN所示，可使用In固相比與Iny1Alz1Ga1-y1-z1N之關鍵層厚度之間的關係來設定層厚度及In固相比，以避免Iny1Alz1Ga1-y1-z1N之晶體斷裂。上述超晶格結構可包括具有較高In固相比之氮化物半導體層，雖Iny1Alz1Ga1-y1-z1N層之厚度較薄。因此，使用上述超晶格結構比使用InyAlzGa1-y-zN單層可更有效地抑制缺陷產生。例如，第一實施例包括具有0.5μm之厚度及0.003之固相比的InGaN單層。此可被超晶格結構取代，其中交替形成25對具有0.01μm之厚度及0.06之固相比的InGaN及具有0.01μm之厚度的GaN。
同樣在對照範例之結構中，可藉由使GaN第一埋層的厚度從2.6μm加厚至如近乎100μm來減少晶體缺陷。在此情況中，取代MOCVD法，典型使用具有較快速生長速率之氫化物氣相外延(HVPE)法。然而，雖可藉由加厚GaN第一埋層來減少晶體缺陷，厚度之增加導致基板彎曲及處理時間損失的問題。此實施例可提供其上設置具有平坦表面及經減少之晶體缺陷的氮化物半導體層之基板而不導致 這種問題。
接下來，參照第7A至7C圖敘述此實施例之變化例。以類似參考符號標示具有與第一實施例中所述相同之組態的部份，並且省略其之說明。第7A至7C圖顯示第一實施例的變化例之主要部分的製造程序，且為當如同第一實施例中般在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖。省略相應於第一實施例中之第2圖的圖，因為在第7A至7C圖中顯示第2圖中之部分B的放大圖。
像第一實施例般，如第7A圖中所示，在生長速率在凹部1b上比在凸部1a上更高且在基板1之凸部1a的側壁上不執行生長的生長條件下生長GaN第一埋層。不在基板1之凸部1a的側壁上形成GaN第一埋層。在凹部1b上之GaN第一埋層2b及在凸部1a上之GaN第一埋層2a互相間隔。在凹部1b上所形成之GaN第一埋層2b的上表面形成在比在凸部1a上所形成之GaN第一埋層2a的底表面更低的位置。換言之，基板1之凸部1a的上表面在比之在凹部1b上所形成之GaN第一埋層2b的上表面更高的位置。在此變化例中，從第一實施例改變厚度。凹部1b及凸部1a上之GaN第一埋層的厚度分別為0.6μm及0.2μm。
接下來，如第7B圖中所示，生長InGaN埋層。從第一實施例改變InGaN埋層之生長條件。在晶體生長亦發生在基板1之凸部1a的側壁上的條件下於凹部1b上方及凸部1a上方生長InGaN埋層。然而，如在第一實施例中般，在凹部1b上方比在凸部1a上方之生長速率更高，且在基板1之 凸部1a的側壁上的生長速率低於這些生長速率。藉由在這種生長條件下生長InGaN埋層，在凹部1b上方之0.3μm、在凸部1a上方之0.1μm、及在凸部1a之側壁上及在GaN第一埋層2a之側壁上之0.03μm形成InGaN埋層。在凹部1b上方之InGaN埋層3b及在凸部1a上方之InGaN埋層3a藉由生長在凸部1a之側壁上及在GaN第一埋層2a的側壁上之InGaN埋層3c連接。在此變化例中，基板1之凸部1a的上表面形成在比形成於凹部1b上方之InGaN埋層3b的上表面更高的位置。這些層厚度僅為例示性。僅須滿足下列者。在凹部1b上方之InGaN埋層3b的上表面位在在凸部1a上之GaN第一埋層2a的上表面之下方。至少在在凸部1a上之GaN第一埋層2a的側壁上形成InGaN埋層3c。在凹部1b上方之InGaN埋層3b及在凸部1a上方之InGaN埋層3a藉由InGaN埋層3c連接。
之後，如第7C圖中所示，像第一實施例中般，在InGaN埋層上生長GaN第二埋層直到GaN第二埋層之表面變平坦。舉例而言，設定GaN第二埋層之層厚度使得以GaN第一埋層、InGaN埋層、及GaN第二埋層所製成之堆疊結構5具有2.6μm的厚度，等於第一實施例中者。同樣在此變化例之結構中，在凹部1b上之GaN第一埋層2b與在凸部1a上之GaN第一埋層2a不連接，但互相間隔。另一方面，在凹部1b上方之InGaN埋層3b與在凸部1a上方之InGaN埋層3a互相連接。因此，同樣在此變化例中，如同在第一實施例中般，可在表面上具有凹部及凸部之基板上獲得具有平 坦表面及經減少的晶體缺陷之氮化物半導體層。
同樣在此變化例中，如同在第一實施例中般，在形成GaN第一埋層之前，可藉由在比針對GaN第一及第二埋層及InGaN埋層更低之生長溫度的晶體生長形成GaN層或AlGaN層作為低溫緩衝層。
(第二實施例)
將參照第8及9圖敘述本發明之第二實施例。第8圖為當在第1A圖中之箭頭方向中看視時沿線A-A取得之第二實施例的主要部分之剖面圖。第9圖為第8圖中之部分C的放大圖。以類似的參考符號標明具有如第一實施例中所述之相同組態的部份，並省略其之說明。
如上參照第一實施例所述，在具有設置於基板表面上之凹部1b及凸部1a的藍寶石基板1上形成具有平坦表面之堆疊結構7。堆疊結構7以低溫GaN緩衝層6、GaN第一埋層、InGaN埋層、及GaN第二埋層所製成。基板之凸部1a的高度及寬度、凹部1b之寬度、及GaN第一埋層、InGaN埋層、及GaN第二埋層與第一實施例的那些相同。在第一實施例中，省略低溫GaN緩衝層6以簡化第一實施例之主要特徵的說明。然而，應了解到低溫GaN緩衝層6亦可以下列類似方式應用於第一實施例。在第一實施例中，在先前形成於藍寶石基板1之凹部1b及凸部1a上的低溫GaN緩衝層6之後，可形成堆疊結構5。替代地，可在生長GaN第一埋層的初始階段的一部分中形成低溫GaN緩衝層6。在此實施例 中，提供0.03μm無摻雜或n型摻雜的GaN層作為在基板1與GaN第一埋層之間的低溫緩衝層。像GaN第一埋層2般，低溫GaN緩衝層6亦以形成在凹部1b上之低溫GaN緩衝層6b及形成在凸部1a上之低溫GaN緩衝層6a所製成。在與基板1之表面平行的平面中，形成在凹部1b上之低溫GaN緩衝層6b及形成在凸部1a上之低溫GaN緩衝層6a不水平連接，但互相間隔。因此，經由低溫GaN緩衝層6形成堆疊結構7。此進一步減少氮化物半導體層中之晶體缺陷。此外，低溫GaN緩衝層為本質上非晶型，並且其之晶體缺陷不影響上覆之單晶氮化物半導體。因此，低溫GaN緩衝層可沿著凸部之側壁連接。
之後，在GaN第二埋層上形成n型GaN披覆層8，並在n型GaN披覆層8上形成多量子井主動層9。藉由重複具有0.003μm之厚度及0.05之In固相比的In0.05Ga0.95N井層及具有0.006μm之厚度的GaN阻障層來形成多量子井主動層9。多量子井主動層9包括20個井層。在多量子井主動層9上，序列形成具有0.05μm之厚度的p型Al0.2Ga0.8N披覆層10及具有0.15μm之厚度的p型GaN接觸層11。
在p型GaN接觸層上，形成與其形成歐姆接觸的p型電極12。在暴露至p型電極12側之n型GaN披覆層8的部份上，形成與其形成歐姆接觸的n型電極13。上述層可藉由MOCVD法所形成。
因此形成氮化物半導體發光裝置作為LED。在LED中，藉由從p型電極12通過電流至n型電極13，在多量子井 主動層9中發射光。從p型電極12之前側及藍寶石基板1之後側發射光線到外部。藉由在藍寶石基板1之表面上的凹部1b及凸部1a之界面減少朝藍寶石基板傳播之光線的總反射損耗。因此，增加從藍寶石基板側之取光效率。在此實施例之LED中，發射波長為380nm，且在20mA之操作電流的光輸出為10mW。關於在人體(HB)模型中之靜電崩潰電壓特性，崩潰電壓為2000V或更多。
另一方面，使用在第6A至6D中所示之上述對照範例中的在表面上具有氮化物半導體層之基板來產生與此實施例類似之LED結構。在對照範例之此LED中，發射波長為380nm，且在20mA之操作電流的光輸出為5mW，其比此實施例之LED的低上許多。此外，在對照範例之此LED中，關於在HB模型中之靜電崩潰電壓特性，崩潰電壓為近乎500V，此為非常低。因此，相較於對照範例之LED，可明顯改善此實施例之LED的特性。這是由於形成在具有凹部及凸部的基板上之氮化物半導體層的晶體缺陷密度之減少，如第一實施例中所述般。
在此實施例中，在藍寶石基板1上形成從低溫GaN緩衝層6至GaN第二埋層的層以形成堆疊結構7。為了說明簡單，此堆疊結構7可稱為在表面上具有氮化物半導體層之基板。接著，可序列在那基板上形成從n型GaN披覆層8至p型GaN接觸層11的層。在此，在此實施例之程序中，在藍寶石基板1上形成上至GaN第二埋層的層以形成在表面上具有氮化物半導體層之基板。接著，暫停晶體生長，並將基 板從MOCVD設備取出。之後，再次藉由MOCVD法，可在於表面上具有氮化物半導體層之基板上，亦即在GaN第二埋層上，序列形成從n型GaN披覆層8至p型GaN接觸層11之層。作為一替代程序，藉由MOCVD法，在藍寶石基板1上，可在連續晶體生長中序列形成從低溫GaN緩衝層6至p型GaN接觸層11的層。
在此實施例中，在藍寶石基板1上形成從低溫GaN緩衝層6至GaN第二埋層的層以形成堆疊結構7，如參照第2至4D圖之第一實施例中所述。使用此堆疊結構7作為此實施例之範例。了解到藉由使用第7A至7C圖圖中所示之第一實施例的變化例實現類似的功效。
(第三實施例)
接下來，參照第10圖敘述本發明之第三實施例。第10圖為當在第1A圖中之箭頭方向中看視時沿線A-A取得之第三實施例的主要部分之剖面圖。以類似的參考符號標明具有如第一實施例中所述之相同組態的部份，並省略其之說明。如第10圖中所示，像第二實施例般，在表面上具有凹部及凸部的基板1上形成堆疊結構7。此堆疊結構7之組態與第一實施例中所述之組態相同。然而，如第二實施例中所述般，了解到該組態可與第一實施例之變化例的相同。
其餘的結構則與第二實施例的不同，並因此詳細敘述。在堆疊結構7上，形成無摻雜GaN通道層20。在此GaN通道層20上，形成無摻雜或以n型雜質摻雜的AlGaN電子供 應層21。在此AlGaN電子供應層21上，形成與AlGaN電子供應層21肖特基接觸之閘極電極22。此閘極電極22可經由絕緣體形成在AlGaN電子供應層21上方。在兩邊夾住此閘極電極地，在AlGaN電子供應層上形成與其歐姆接觸之源極電極23及汲極電極24。
在此實施例中，如上述，在堆疊結構7上形成HEMT。在GaN通道層20中，接近與AlGaN電子供應層21之界面，藉由AlGaN層21之壓電效應及來自AlGaN電子供應層21之電子形成二維電子氣體2DEG。閘極電極22調整二維電子氣體之載子濃度以控制從源極電極23流至汲極電極24之電子流。因此，控制源極一汲極電流。
亦在上述HEMT中，可使用如第一實施例中般形成在於表面上具有凹部及凸部的基板1上之堆疊結構7及其變化作為晶體生長之基礎。因此，上述HEMT可操作成具有高導通電阻及高崩潰電壓之高電力半導體裝置。
在實施例的上述說明中，在基板1之表面上配置複數凸部1a。詳言之，使用置於正三角形之個別頂點之凸部1a的圖案作為單元圖案。在基板1之表面上接續地重複此單元圖案。因此，在基板1之表面上在平面方向中週期性形成凸部1a。在上述說明中，舉例而言，凸部1a形成為圓柱形形狀，其之上表面具有大致圓形的形狀。然而，上表面可塑形像多邊形，如三角形及矩形。此外，本發明不限於上述說明。可沿著一格子離散地配置凸部1a。替代地，凸部1a及凹部1b可圖案化成具有與上述實施例相同寬度之長 條。
已於上敘述本發明之實施例。然而，本發明不限於上述實施例，但可有各種修改而不背離本發明之精神。此外，可互相結合實施例。
雖已敘述某些實施例，這些實施例僅舉例呈現，並且非意圖限制本發明之範疇。確實，在此所述之新穎實施例可體現於多種形式中；此外，可做出在此所述之實施例的形式中之各種省略、替換、及改變而不背離本發明之精神。所附之申請專利範圍及其等效者意圖涵蓋落入本發明之範疇及精神內的這種形式及修改。
1‧‧‧基板
1a‧‧‧凸部
1b‧‧‧凹部
2‧‧‧GaN第一埋層
2a‧‧‧GaN第一埋層
2b‧‧‧GaN第一埋層
3a‧‧‧InGaN埋層
3b‧‧‧InGaN埋層
3c‧‧‧InGaN埋層
5‧‧‧堆疊結構
6‧‧‧低溫GaN緩衝層
6a‧‧‧低溫GaN緩衝層
6b‧‧‧低溫GaN緩衝層
7‧‧‧堆疊結構
8‧‧‧n型GaN披覆層
9‧‧‧多量子井主動層
10‧‧‧p型Al0.2Ga0.8N披覆層
11‧‧‧p型GaN接觸層
12‧‧‧p型電極
13‧‧‧n型電極
20‧‧‧GaN通道層
21‧‧‧AlGaN電子供應層
22‧‧‧閘極電極
23‧‧‧源極電極
24‧‧‧汲極電極
50‧‧‧錯位
第1A及1B圖顯示用於第一實施例中之基板的一範例之主要部分，其中第1A圖為基板表面之平面圖，且第1B圖為當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖；第2圖顯示第一實施例的主要部分之結構，且為當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖；第3圖為第2圖之部分B的放大圖；第4A至4D圖顯示第一實施例的主要部分之製造程序，且為當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖；第5圖為顯示在InGaN層中之In的固相比與關鍵層厚度之間的關係之圖； 第6A至6D圖顯示對照實施例的主要部分之製造程序，且為當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖；第7A至7C圖顯示第一實施例之變化例的主要部分之製造程序，且為當在第1A圖中之箭頭方向中看視時沿線A-A取得之剖面圖；第8圖為當在第1A圖中之箭頭方向中看視時沿線A-A取得之第二實施例的主要部分之剖面圖；第9圖為第8圖之部分C的放大圖；以及第10圖為當在第1A圖中之箭頭方向中看視時沿線A-A取得之第三實施例的主要部分之剖面圖。
1‧‧‧基板
1a‧‧‧凸部
1b‧‧‧凹部
1c‧‧‧側壁
2a、2b‧‧‧GaN第一埋層
3a、3b‧‧‧InGaN埋層
4a、4b‧‧‧GaN第二埋層
5‧‧‧堆疊結構

Claims (20)

  1. 一種氮化物半導體裝置，包含：具有形成在第一主表面上之平面方向中的複數凸部及在該些凸部的相鄰者之間的凹部之基板；形成在該基板的該凹部及該些凸部之一上的Alx1Ga1-x1N(0≦x1≦1)第一埋層；形成在該Alx1Ga1-x1N第一埋層上之InyAlzGa1-y-zN(0<y≦1，0≦z≦1)埋層；以及形成在該InyAlzGa1-y-zN埋層上之Alx2Ga1-x2N(0≦x2≦1)第二埋層，其中形成在該凹部上之該Alx1Ga1-x1N第一埋層的一部分及形成在該些凸部之該一者上的該Alx1Ga1-x1N第一埋層之一部分不互相連接，以及形成在該凹部上方之該InyAlzGa1-y-zN埋層的一部分及形成在該些凸部之該一者上方的該InyAlzGa1-y-zN埋層的一部分互相連接。
  2. 如申請專利範圍第1項所述之裝置，其中形成在該凹部上方之該InyAlzGa1-y-zN埋層的該部分及形成在該些凸部之該一者上方的該InyAlzGa1-y-zN埋層的該部分沿著與該第一主表面平行的該平面方向互相連接。
  3. 如申請專利範圍第2項所述之裝置，其中該InyAlzGa1-y-zN埋層係以InyGa1-yN所製成。
  4. 如申請專利範圍第2項所述之裝置，其中該InyAlzGa1-y-zN埋層具有超晶格結構，其中交替堆疊 Iny1Alz1Ga1-y1-z1N(0<y1≦1，0≦z1≦1)層及Iny2Alz2Ga1-y2-z2N(0<y2≦1，0≦z2≦1)層。
  5. 如申請專利範圍第4項所述之裝置，其中該Iny1Alz1Ga1-y1-z1N為Iny1Ga1-y1N且該Iny2Alz2Ga1-y2-z2N為Alz2Ga1-z2N。
  6. 如申請專利範圍第2項所述之裝置，進一步包含：序列形成在該Alx2Ga1-x2N第二埋層上之第一傳導類型披覆層、主動層、及第二傳導類型披覆層。
  7. 如申請專利範圍第2項所述之裝置，其中該些凸部具有在該基板之該第一主表面中的平面圖案，藉由接續並相鄰地配置一單元圖案於該第一主表面中來形成該平面圖案，並藉由將該些凸部的該一者置於正三角形的三頂點之每一者來形成該單元圖案。
  8. 如申請專利範圍第2項所述之裝置，其中該基板為藍寶石基板。
  9. 如申請專利範圍第1項所述之裝置，其中形成在該凹部上方之該InyAlzGa1-y-zN埋層的該部分及形成在該些凸部之該一者上方的該InyAlzGa1-y-zN埋層的該部分不沿著與該第一主表面平行的該平面方向互相連接。
  10. 如申請專利範圍第9項所述之裝置，其中形成在該凹部上方之該InyAlzGa1-y-zN埋層的該部分及形成在該些凸部之該一者上方的該InyAlzGa1-y-zN埋層的該部分藉由形成在該些凸部之該一者的側壁上及在形成於該些凸部之該一者上的該Alx1Ga1-x1N第一埋層之該部分的一側壁上之該 InyAlzGa1-y-zN埋層的一部分互相連續。
  11. 如申請專利範圍第9項所述之裝置，其中該InyAlzGa1-y-zN埋層係以InyGa1-yN所製成。
  12. 如申請專利範圍第9項所述之裝置，其中該InyAlzGa1-y-zN埋層具有超晶格結構，其中交替堆疊Iny1Alz1Ga1-y1-z1N(0<y1≦1，0≦z1≦1)層及Iny2Alz2Ga1-y2-z2N(0<y2≦1，0≦z2≦1)層。
  13. 如申請專利範圍第12項所述之裝置，其中該Iny1Alz1Ga1-y1-z1N為Iny1Ga1-y1N且該Iny2Alz2Ga1-y2-z2N為Alz2Ga1-z2N。
  14. 如申請專利範圍第9項所述之裝置，進一步包含：序列形成在該Alx2Ga1-x2N第二埋層上之第一傳導類型披覆層、主動層、及第二傳導類型披覆層。
  15. 如申請專利範圍第9項所述之裝置，其中該些凸部具有在該基板之該第一主表面中的平面圖案，藉由接續並相鄰地配置一單元圖案於該第一主表面中來形成該平面圖案，並藉由將該些凸部的該一者置於正三角形的三頂點之每一者來形成該單元圖案。
  16. 如申請專利範圍第9項所述之裝置，其中該基板為藍寶石基板。
  17. 如申請專利範圍第1項所述之裝置，其中該基板的該些凸部的該一者之頂部在比形成於該凹部上之該Alx1Ga1-x1N第一埋層之該部分之頂部在更高的位置。
  18. 如申請專利範圍第1項所述之裝置，其中該基板的 該些凸部的該一者之頂部在比形成於該凹部上方之該InyAlzGa1-y-zN埋層的該部分之頂部在更高的位置。
  19. 如申請專利範圍第1項所述之裝置，其中該基板的該些凸部的該一者之頂部在比形成於該凹部上方之該InyAlzGa1-y-zN埋層的該部分之頂部在更低的位置。
  20. 如申請專利範圍第17項所述之裝置，其中形成於該凹部上方之該InyAlzGa1-y-zN埋層的該部分之頂部比形成於該些凸部的該一者上之該Alx1Ga1-x1N第一埋層之該部分之頂部在更高的位置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI793848B (zh) * 2020-11-11 2023-02-21 中國商蘇州晶湛半導體有限公司 LED結構及其GaN基襯底、GaN基襯底的製作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8785904B2 (en) * 2011-04-20 2014-07-22 Invenlux Corporation Light-emitting device with low forward voltage and method for fabricating the same
KR101982626B1 (ko) 2012-10-17 2019-05-27 엘지이노텍 주식회사 발광 소자 및 이를 구비한 조명 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080251802A1 (en) * 2007-04-12 2008-10-16 The Regents Of The University Of California METHOD FOR DEPOSITION OF (Al,In,Ga,B)N
TWM373005U (en) * 2009-06-26 2010-01-21 Sino American Silicon Prod Inc Gallium-nitride LED structure
TW201017718A (en) * 2008-10-16 2010-05-01 Advanced Optoelectronic Tech Method for interdicting dislocation of semiconductor with dislocation defects

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3987879B2 (ja) * 1998-07-31 2007-10-10 シャープ株式会社 窒化物半導体発光素子とその製造方法
JP4055503B2 (ja) * 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
WO2005018008A1 (ja) * 2003-08-19 2005-02-24 Nichia Corporation 半導体素子
JP3819398B2 (ja) * 2004-04-27 2006-09-06 三菱電線工業株式会社 半導体発光素子およびその製造方法
JP4000172B2 (ja) * 2006-08-23 2007-10-31 三菱電線工業株式会社 ＧａＮ系半導体発光素子の製造方法
JP5627871B2 (ja) * 2009-10-30 2014-11-19 フューチャー ライト リミテッド ライアビリティ カンパニー 半導体素子およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080251802A1 (en) * 2007-04-12 2008-10-16 The Regents Of The University Of California METHOD FOR DEPOSITION OF (Al,In,Ga,B)N
TW201017718A (en) * 2008-10-16 2010-05-01 Advanced Optoelectronic Tech Method for interdicting dislocation of semiconductor with dislocation defects
TWM373005U (en) * 2009-06-26 2010-01-21 Sino American Silicon Prod Inc Gallium-nitride LED structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI793848B (zh) * 2020-11-11 2023-02-21 中國商蘇州晶湛半導體有限公司 LED結構及其GaN基襯底、GaN基襯底的製作方法

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