TWI476879B - 平面柵格陣列封裝構造及其基板 - Google Patents

平面柵格陣列封裝構造及其基板 Download PDF

Info

Publication number
TWI476879B
TWI476879B TW101143537A TW101143537A TWI476879B TW I476879 B TWI476879 B TW I476879B TW 101143537 A TW101143537 A TW 101143537A TW 101143537 A TW101143537 A TW 101143537A TW I476879 B TWI476879 B TW I476879B
Authority
TW
Taiwan
Prior art keywords
substrate
pads
grid array
array package
package structure
Prior art date
Application number
TW101143537A
Other languages
English (en)
Other versions
TW201421623A (zh
Inventor
Chia Wei Chang
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Priority to TW101143537A priority Critical patent/TWI476879B/zh
Publication of TW201421623A publication Critical patent/TW201421623A/zh
Application granted granted Critical
Publication of TWI476879B publication Critical patent/TWI476879B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Micromachines (AREA)

Description

平面柵格陣列封裝構造及其基板
本發明係有關於半導體封裝構造，特別係有關於一種平面柵格陣列(Land Grid Array package,LGA package)封裝構造及其基板。
平面柵格陣列封裝構造相較於球格陣列封裝構造(Ball Grid Array package,BGA package)，最大的差別在於基板下表面之外接墊並不接合銲球，而是利用下方印刷電路板的頂針的接觸或銲料的焊料兩種方式與外接墊作電性連接。平面柵格陣列封裝構造即便是以銲料接合，下方印刷電路板仍需要設置頂針，以確保平面柵格陣列封裝構造之外接墊可以與下方對應之連接墊達到電性接合，以避免焊料無法沾染到外接墊之空焊現象。然而，在表面接合(SMT)習知平面柵格陣列封裝構造時，下方印刷電路板的頂針會對LGA產品的外接墊造成往上頂壓之外應力，這將會造成LGA產品內部的線路斷裂。此外，在電性測試習知平面柵格陣列封裝構造時，測試機內的探針亦是電性探觸LGA產品的外接墊，故LGA產品的外接墊將會比BGA產品的外接墊承受更多的外來應力，導致LGA產品的內部線路更易於斷裂。
為了解決上述之問題，本發明之主要目的係在於提供一種平面柵格陣列(LGA)封裝構造及其基板，用以避免 外接墊上方線路被安裝LGA產品時的往上頂壓外應力造成斷裂，進而提高LGA產品的上板可靠度。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種平面柵格陣列封裝構造，主要包含一基板以及一設置於該基板上之晶片。該基板係包含一核心層、一外接金屬層、一底部銲罩層、以及一內線路層。該核心層係具有一上表面與一下表面。該外接金屬層係包含有複數個陣列之外接墊，其係設置於該核心層之該下表面。該底部銲罩層係形成於該核心層之該下表面，該底部銲罩層係具有複數個開孔，以對準顯露該些外接墊。該內線路層係包含有複數個線路，係設置於該核心層之該上表面，並且該核心層之該上表面係定義有複數個對應於該些開孔之無繞線區，該些線路係彎曲地避開該些無繞線區，以使該些線路完整地位於該底部銲罩層的上方。本發明另揭示應用於上述平面柵格陣列封裝構造之基板。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述之平面柵格陣列封裝構造中，該基板係可另包含有複數個陣列之支撐墊，係設於該些無繞線區上且不與該些線路連接，使得該些無繞線區可為光學檢測辯識並增加對該些外接墊之支撐效果。
在前述之平面柵格陣列封裝構造中，該些支撐墊係大於該些開孔，以完全覆蓋在該些外接墊之上，以發揮較 佳的支撐效果並確保該些線路不會穿過該些外接墊之上方。
在前述之平面柵格陣列封裝構造中，每一支撐墊係可由複數個獨立島墊所組成，使其具有對施加於該些外接墊之針點應力分散在對應無繞線區內之功效並減少擴散到對應無繞線區外之功效。
在前述之平面柵格陣列封裝構造中，可另包含一封膠體，係形成於該基板上，以密封該晶片與該些支撐墊，可更加強該些支撐墊對下方外接墊的支撐能力並防止該些支撐墊之位移。
在前述之平面柵格陣列封裝構造中，該些開孔係可大於對應之該些外接墊，以使該些外接墊係為非銲罩界定墊(Non-Solder Mask Defined pad,NSMD pad)，並可預留一偏差容許值，可避免基板製程中使該些線路穿過該些外接墊之上方之可能發生。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種平面柵格陣列封裝構造舉例說明於第1圖之截面示意圖、第2圖其基板透視其核心層之局部立體示意圖、第3A、3B、3C圖之基板之外接金屬層、底部銲罩層與內線路層之局部平面示意圖、以及第4圖其基板局部截面示意圖。該平面柵格陣列封裝構造10係主要包含一基板100以及一設置於該基板100上之晶片11。該基板100係為一小型印刷電路板或是一軟性電路板，而該晶片11係為一設有主動元件之半導體基材，主動元件例如可為積體電路、光感測元件或是例如包含微小麥克風之微機電元件。在本實施例中，可利用如銲線等內部電性連接元件14電性連接該晶片11之複數個銲墊12至該基板100。此外，該平面柵格陣列封裝構造10係可另包含一封膠體13，係形成於該基板100上，以密封該晶片11。通常該封膠體13係為電絕緣性且熱固性之環氧模封化合物(Epoxy Molding Compound,EMC)。在不同實施例中，則可利用一金屬蓋設置於該基板100上，以氣閉密封該晶片11。
該基板100係包含一核心層110、一外接金屬層120、一底部銲罩層130、以及一內線路層140。該核心層110係具有一上表面111與一下表面112。該核心層110係為一絕緣主體膜，例如FR-3、FR-4等玻璃纖維含浸樹脂、BT樹脂或是P1(聚亞醯胺)，該核心層110係可為一單層結構或是多層結構。
該外接金屬層120係包含有複數個陣列之外接墊 121(如第3A圖所示)，其係設置於該核心層110之該下表面112，相對遠離該晶片11，以供對外表面接合。該些外接墊121係以對應之底電鍍線123連接至該基板100之一側邊，以供在該些外接墊121之外露表面電鍍上如鎳金等表面金屬層(圖中未繪出)。在本實施例中，該外接金屬層120係更包含有一走線122，例如電源傳輸線，其係穿過該些外接墊121與對應之底電鍍線123之間，故該些外接墊121與對應之底電鍍線123不直接連接，而是利用個別的貫穿該核心層110之導通孔114、115連接至該核心層110之該上表面111。
該底部銲罩層130係形成於該核心層110之該下表面112，而為不被密封覆蓋之銲罩層。如第3B圖所示，該底部銲罩層130係具有複數個開孔131，以對準顯露該些外接墊121。如第3C圖所示，該內線路層140係包含有複數個線路141，係設置於該核心層110之該上表面111。該些線路141係可作為該基板100內部接墊之電鍍連接線，而延伸到該基板100之一側邊。更具體地，該內線路層140係可包含有複數個孔連接線142，其係連接上述的鍍通孔114、115，以使該些外接墊121電性連接至對應之底電鍍線123且不影響該走線122的配置。在本較佳實施例中，該些開孔131係可大於對應之該些外接墊121，以使該些外接墊121係為非銲罩界定墊(Non-Solder Mask Defined pad,NSMD pad)，並可預留一偏差容許值，可避免基板製程中使該些線路141穿過該 些外接墊121之上方之可能發生。
並且，如第1、3C與4圖所示，該核心層110之該上表面111係定義有複數個對應於該些開孔131之無繞線區113，該些無繞線區113即為該些開孔131縱向投射在該核心層110之該上表面111的區域，故該些無繞線區113與該些開孔131具有相同的尺寸與相同的縱向位置對應關係。該些線路141係彎曲地避開該些無繞線區113，以使該些線路141完整地位於該底部銲罩層130的上方。
因此，本發明揭示之一種平面柵格陣列(LGA)封裝構造及其基板，用以避免習知外接墊上方線路被安裝LGA產品時的往上頂壓外應力造成斷裂，進而提高LGA產品的上板可靠度。
較佳地，該基板100係可另包含有複數個陣列之支撐墊150，係設於該些無繞線區113上且不與該些線路141連接，使得該些無繞線區113可為光學檢測辯識並增加對該些外接墊121之支撐效果。該支撐墊150係可被包含於該內線路層140之一部份，亦可為獨立設置之元件。在本實施例中，該些支撐墊150係大於該些開孔131，以完全覆蓋在該些外接墊121之上，以發揮較佳的支撐效果並確保該些線路141不會穿過該些外接墊121之上方。
此外，較佳地，上述形成於該基板100上之封膠體13係可更密封該些支撐墊150，可更加強該些支撐墊150 對下方外接墊121的支撐能力並防止該些支撐墊150之位移。
依據本發明之第二具體實施例，另一種平面柵格陣列封裝構造舉例說明於第5圖之基板之內線路層之局部平面示意圖以及第6圖之基板局部截面示意圖。該平面柵格陣列封裝構造係主要包含一基板100以及一設置於該基板100上之晶片。其中，與第一較佳實施例相同名稱之元件將沿用相同圖號，並不再贅述其非必要之細部結構。
該基板100係包含一核心層110、一外接金屬層120、一底部銲罩層130、以及一內線路層140。該核心層110係具有一上表面111與一下表面112。該外接金屬層120係包含有複數個陣列之外接墊121，其係設置於該核心層110之該下表面112。該底部銲罩層130係形成於該核心層110之該下表面112，該底部銲罩層130係具有複數個開孔131，以對準顯露該些外接墊121。該內線路層140係包含有複數個線路141，係設置於該核心層110之該上表面111，並且該核心層110之該上表面111係定義有複數個對應於該些開孔131之無繞線區113，該些線路141係彎曲地避開該些無繞線區113，以使該些線路141完整地位於該底部銲罩層130的上方。
較佳地，該基板100係可另包含有複數個陣列之支撐墊150，係設於該些無繞線區113上且不與該些線路141連接。在本實施例中，每一支撐墊150係可由複數個獨 立島墊151所組成，使其具有對施加於該些外接墊121之針點應力分散在對應無繞線區113內之功效並減少擴散到對應無繞線區113外之功效。
因此，本發明揭示之一種平面柵格陣列(LGA)封裝構造及其基板，用以避免習知外接墊上方線路被安裝LGA產品時的往上頂壓外應力造成斷裂，進而提高LGA產品的上板可靠度。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
10‧‧‧平面柵格陣列封裝構造
11‧‧‧晶片
12‧‧‧銲墊
13‧‧‧封膠體
14‧‧‧內部電性連接元件
100‧‧‧基板
110‧‧‧核心層
111‧‧‧上表面
112‧‧‧下表面
113‧‧‧無繞線區
114、115‧‧‧導通孔
120‧‧‧外接金屬層
121‧‧‧外接墊
122‧‧‧走線
123‧‧‧底電鍍線
130‧‧‧底部銲罩層
131‧‧‧開孔
140‧‧‧內線路層
141‧‧‧線路
142‧‧‧孔連接線
150‧‧‧支撐墊
151‧‧‧獨立島墊
第1圖：依據本發明之第一具體實施例，一種平面柵格陣列封裝構造之截面示意圖。
第2圖：依據本發明之第一具體實施例，該平面柵格陣列封裝構造之基板透視其核心層之局部立體示意圖。
第3A、3B與3C圖：依據本發明之第一具體實施例，該平面柵格陣列封裝構造之基板之外接金屬層、底部銲罩層與內線路層之局部平面示意圖。
第4圖：依據本發明之第一具體實施例，該平面柵格陣列封裝構造之基板局部截面示意圖。
第5圖：依據本發明之第二具體實施例，另一種平面柵格陣列封裝構造之基板之內線路層之局部平面示意圖。
第6圖：依據本發明之第二具體實施例，該平面柵格陣列封裝構造之基板局部截面示意圖。
100‧‧‧基板
120‧‧‧外接金屬層
121‧‧‧外接墊
122‧‧‧走線
123‧‧‧底電鍍線
130‧‧‧底部銲罩層
131‧‧‧開孔
140‧‧‧內線路層
141‧‧‧線路
142‧‧‧孔連接線
150‧‧‧支撐墊

Claims (10)

  1. 一種平面柵格陣列封裝構造，主要包含：一基板，係包含：一核心層，係具有一上表面與一下表面；一外接金屬層，係包含有複數個陣列之外接墊，其係設置於該核心層之該下表面；一底部銲罩層，係形成於該核心層之該下表面，該底部銲罩層係具有複數個開孔，以對準顯露該些外接墊；以及一內線路層，係包含有複數個線路，係設置於該核心層之該上表面，並且該核心層之該上表面係定義有複數個對應於該些開孔之無繞線區，該些線路係彎曲地避開該些無繞線區，以使該些線路完整地位於該底部銲罩層的上方；以及一晶片，係設置於該基板上。
  2. 依據申請專利範圍第1項之平面柵格陣列封裝構造，其中該基板係另包含有複數個陣列之支撐墊，係設於該些無繞線區上且不與該些線路連接。
  3. 依據申請專利範圍第2項之平面柵格陣列封裝構造，其中該些支撐墊係大於該些開孔，以完全覆蓋在該些外接墊之上。
  4. 依據申請專利範圍第2項之平面柵格陣列封裝構造，其中每一支撐墊係由複數個獨立島墊所組成。
  5. 依據申請專利範圍第2項之平面柵格陣列封裝構造，另包含一封膠體，係形成於該基板上，以密封該晶片與該些支撐墊。
  6. 依據申請專利範圍第1項之平面柵格陣列封裝構造，其中該些開孔係大於對應之該些外接墊。
  7. 一種平面柵格陣列封裝構造之基板，包含：一核心層，係具有一上表面與一下表面；一外接金屬層，係包含有複數個陣列之外接墊，其係設置於該核心層之該下表面；一底部銲罩層，係形成於該核心層之該下表面，該底部銲罩層係具有複數個開孔，以對準顯露該些外接墊；以及一內線路層，係包含有複數個線路，係設置於該核心層之該上表面，並且該核心層之該上表面係定義有複數個對應於該些開孔之無繞線區，該些線路係彎曲地避開該些無繞線區，以使該些線路完整地位於該底部銲罩層的上方。
  8. 依據申請專利範圍第7項之平面柵格陣列封裝構造之基板，另包含有複數個陣列之支撐墊，係設於該些無繞線區上且不與該些線路連接。
  9. 依據申請專利範圍第8項之平面柵格陣列封裝構造之基板，其中該些支撐墊係大於該些開孔，以完全覆蓋在該些外接墊之上。
  10. 依據申請專利範圍第8項之平面柵格陣列封裝構 造之基板，其中每一支撐墊係由複數個獨立島墊所組成。
TW101143537A 2012-11-21 2012-11-21 平面柵格陣列封裝構造及其基板 TWI476879B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW101143537A TWI476879B (zh) 2012-11-21 2012-11-21 平面柵格陣列封裝構造及其基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101143537A TWI476879B (zh) 2012-11-21 2012-11-21 平面柵格陣列封裝構造及其基板

Publications (2)

Publication Number Publication Date
TW201421623A TW201421623A (zh) 2014-06-01
TWI476879B true TWI476879B (zh) 2015-03-11

Family

ID=51393528

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101143537A TWI476879B (zh) 2012-11-21 2012-11-21 平面柵格陣列封裝構造及其基板

Country Status (1)

Country Link
TW (1) TWI476879B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11375619B2 (en) * 2019-09-24 2022-06-28 Hongqisheng Precision Electronics (Qinhuangdao) Co., Ltd. Method for manufacturing a packaging structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI312567B (en) * 2005-08-31 2009-07-21 Chipmos Technologies Inc Chip package structure
TWI349985B (en) * 2004-03-24 2011-10-01 Freescale Semiconductor Inc Land grid array packaged device and method of forming same
TWI351083B (en) * 2007-03-28 2011-10-21 Advanced Semiconductor Eng Package structure and method of manufacturing the same
TWI353046B (en) * 2005-08-25 2011-11-21 Micron Technology Inc Land grid array semiconductor device packages, ass

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI349985B (en) * 2004-03-24 2011-10-01 Freescale Semiconductor Inc Land grid array packaged device and method of forming same
TWI353046B (en) * 2005-08-25 2011-11-21 Micron Technology Inc Land grid array semiconductor device packages, ass
TWI312567B (en) * 2005-08-31 2009-07-21 Chipmos Technologies Inc Chip package structure
TWI351083B (en) * 2007-03-28 2011-10-21 Advanced Semiconductor Eng Package structure and method of manufacturing the same

Also Published As

Publication number Publication date
TW201421623A (zh) 2014-06-01

Similar Documents

Publication Publication Date Title
TWI408785B (zh) 半導體封裝結構
TWI418003B (zh) 嵌埋電子元件之封裝結構及其製法
JP2015115558A (ja) 半導体装置
US8258617B2 (en) Semiconductor device, semiconductor package, interposer, semiconductor device manufacturing method and interposer manufacturing method
US10134665B2 (en) Semiconductor device
TWI503935B (zh) 半導體封裝件及其製法
KR20090078543A (ko) 인쇄회로기판 및 이를 이용한 반도체 패키지
TWI559464B (zh) 封裝模組及其基板結構
TWI555101B (zh) 封裝結構及其製法
TWI416637B (zh) 晶片封裝結構及晶片封裝方法
TWI476879B (zh) 平面柵格陣列封裝構造及其基板
TWI483359B (zh) 線路載板及應用此線路載板之半導體封裝結構
TWI613771B (zh) 半導體封裝
TWI394250B (zh) 封裝結構及其製法
TWI501370B (zh) 半導體封裝件及其製法
TWI576979B (zh) 封裝基板及其製造方法
TWI423405B (zh) 具載板之封裝結構
TWI505422B (zh) 分散晶片角隅應力之窗口型球格陣列封裝構造
US20070209830A1 (en) Semiconductor chip package having a slot type metal film carrying a wire-bonding chip
JP4191169B2 (ja) 半導体装置及び実装体
TWI492358B (zh) 半導體封裝件及其製法
TWI451542B (zh) 嵌埋被動元件之封裝基板
TWI476881B (zh) 球柵陣列封裝構造
TW201431053A (zh) 晶片封裝及其製造方法
TW201413878A (zh) 柔性電路板及晶片封裝結構