TWI469285B - 半導體裝置及其製造方法 - Google Patents

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TWI469285B
TWI469285B TW101132459A TW101132459A TWI469285B TW I469285 B TWI469285 B TW I469285B TW 101132459 A TW101132459 A TW 101132459A TW 101132459 A TW101132459 A TW 101132459A TW I469285 B TWI469285 B TW I469285B
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Chih Hua Chen
Chen Shien Chen
Ching Wen Hsiao
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Taiwan Semiconductor Mfg Co Ltd
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Description

半導體裝置及其製造方法
本發明係有關於一種組件穿孔模組(through-assembly via modules)技術，特別是有關一種組件穿孔模組及其製造方法。
積體電路中的電子元件(例如電晶體、二極體、電阻器、電容器等等)之積集度(integration density)經歷了持續性的快速發展。一般來說，積集度的進步是來自於不斷縮小之最小特徵尺寸，使更多元件能夠整合於有限的晶片空間。
積集度的改善本質上是二維(Two-Dimensional,2D)的，因為基本上被整合的元件所佔據的體積是位於半導體晶圓的表面上。儘管微影(lithography)技術戲劇化的進步使得二維積體電路的形成大幅進步，二維上所能達成的積集有其物理限制。其中一項限制為製作所需元件的最小尺寸。另外，必須以更複雜的設計以設置更多裝置於單一晶片上。裝置數量的增加使裝置之間的內連線之數量及長度顯著的增加，這導致了額外的限制。當內連線之數量及長度增加，電路阻容(RC)延遲與電力消耗也增加。
因此開發出三維積體電路(Three-Dimensional Integrated Circuits,3DICs)，其中可將晶粒堆疊，並使用打線接合(wire-bonding)、覆晶接合(flip-chip bonding)及/或矽穿孔技術(through-silicon vias,TSV)使晶粒彼此連接，並將晶粒連接至封裝基板。
一種半導體裝置，包括：一斷續式組件穿孔模組，包括：一基底，包括一上表面；以及多個導孔，由基底之上表面延伸至基底之中，其中斷續式組件穿孔模組中每一導孔的一端並無導電部件與其連接。
一種半導體裝置，包括：一斷續式組件穿孔模組，包括：一基底，包括一上表面；導孔，穿透過基底；以及多個穿孔條穿透過基底，其中上述多個穿孔條以縱向方向相互平行，以及其中上述多個穿孔條之長度大於上述穿孔條之寬度。
一種半導體裝置製造方法，包括：形成多個穿孔，從一晶圓之一上表面延伸至晶圓之中；形成多個穿孔條，從晶圓之上表面延伸至晶圓之中，其中上述多個穿孔條相互平行，以及其中上述多個穿孔條之長度大於上述多個穿孔條之寬度；形成多個重分佈線，位於上述多個穿孔上方並與其連接；對晶圓之一基底之底表面實施一晶背研磨製程；以及對晶圓實施一晶粒切割製程，以切割晶圓形成多個晶粒。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
本說明書依據不同實施例提供了組件穿孔(Through-Assembly Via,TVA)模組及其製造方法。本說明 書繪示出組件穿孔模組製程之中間階段的示意圖，也詳述實施例間的差異。在不同的觀點與說明實施例中，以相似的代碼標示出相似的元件。
第1A至9圖繪示出根據本發明多個實施例中，組件穿孔模組製程之中間階段的剖面示意圖及俯視圖。第1A圖繪示出晶圓20之剖面示意圖，其包括基底22。在某些實施例中，基底22為一半導體基底，更可為一結晶矽基底。在另一些實施例中，基底22可包括其他半導體材料，例如矽、鍺、碳化矽或上述之相似物。基底22也可為一矽晶圓，由結晶矽所形成。又另一些實施例中，基底22為一介電基底，例如，可為一玻璃基底。基底22也可由其他介電材料形成，例如塑模(molding)化合物。
在基底22中形成開口(opening)24及溝槽(trench)26，開口24及溝槽26從基底22之上表面22A延伸至基底22之中。形成方法可包含蝕刻、雷射鑽孔(laser drilling)及上述之相似方法。第1B圖係繪示出第1A圖的結構之俯視圖，其中第1A圖的剖面示意圖是對應到第1B圖中平面截線1A-1A。在某些實施例中，開口24之俯視面為圓形。另一些實施例中，開口24具有多邊形的俯視面，例如四邊形、六邊形、八邊形或上述之相似形，其中開口24之寬度L1可與寬度W1為近似值。溝槽26的長度L2可大於其寬度W2。例如，某些實施例中，長度L2與寬度W2之比例L2/W2約大於5.0。然而，應注意的是，上述中列舉的尺寸僅是例子，可變更為不同數值。
請參照第2圖，在開口24及溝槽26中分別形成穿孔 (through-vias)38及穿孔條(through-strips)42。在某些實施例中，基底22為一半導體基底，可形成絕緣層40以阻斷穿孔38與基底22間的電傳導。可視情況形成絕緣層40以阻斷穿孔條42與基底22之間的電傳導。絕緣層40及44可包括氮化矽、氧化矽、碳化矽、氮氧化矽或上述之相似物。在一些實施例中，基底22為一介電基底，可不形成絕緣層40及44，且穿孔38及穿孔條42可與基底22連接。組成穿孔38與穿孔條42的材料可為銅、鎢、鋁及/或上述之相似物。在某些示範實施例中，在絕緣層40及44(若存在)與穿孔38及穿孔條42的形成中，包括以毯覆形式形成一絕緣層並在此絕緣層上形成一導電材料，其中絕緣層及導電材料填進開口24與溝槽26。之後，使用化學機械研磨(chemical-mechanical-polishing,CMP)製程將基底22之上表面22A上方多餘的絕緣層及導電材料移除。留下的絕緣層形成絕緣層40及44。留下的導電材料形成穿孔38及穿孔條42。
請參照第3圖，在基底22上方形成內連線結構48。內連線結構48可包括一或多個介電層50。在某些實施例中，介電層50包括氧化矽、氮化矽、碳化矽、氮氧化矽、上述之組合物及/或上述之複合層(multi-layers)。另外，介電層50可包括一或多種具有低介電常數的低介電常數材料。例如，在介電層50中，低介電常數材料具有約低於3.0或約低於2.5的介電常數。在介電層50中形成金屬線(metal lines)52及導孔(via)54。以一層導孔54、一層金屬線52的方式交錯堆疊，並使導孔54與金屬接線52形成內連 線。在此之後，金屬接線52又可稱為重分佈線(Redistribution lines,RDLs)52。重分佈線52以電性連接的形式連接至穿孔38。
在某些實施例中，在內連線結構48中形成被動元件，例如電容器、電感器、電阻器及/或上述之相似元件。第3圖概要地繪示出典型的金屬-絕緣體-金屬(Metal-Insulator-Metal,MIM)電容器56，其包括位於其中兩層介電層50中的兩塊電容板。在另一實施例中，在內連線結構48中未形成被動元件。
在晶圓20的上表面上形成連接器58。在某些實施例中，連接器58包括焊球(solder balls)。在另一些實施例中，連接器58包括金屬柱(metal pillars)，其中在金屬柱上表面中可視情況而形成焊蓋(solder cap)。又另一些實施例中，連接器58為複合式凸塊，其包括銅柱、鎳層、焊蓋、無電鍍鎳化金(Electroless Nickel Immersion Gold,ENIG)、無電鍍鎳鈀化金(Electroless Nickel Electroless Palladium Immersion Gold,ENEPIG)及/或上述之相似物。連接器58的形成可包括焊球掉落(solder ball dropping)、電鍍、迴焊及/或上述之相似製程。
連接器58以電性連接的形式連接至重分佈線52及穿孔38。根據某些實施例，連接器58透過重分佈線52與穿孔條42電性連接。在另一些實施例中，某些或所有穿孔條42(請參照第9圖)並未連接至任一重分佈接52及/或連接器58。因此，當對應的組件穿孔模組68(第9圖)被封裝並啟動使用時，某些或所有穿孔條42可呈現電性浮接。
請參照第4圖，上下翻轉晶圓20，並將其置放於載體60上方。連接器58黏附至黏著劑62，黏著劑62係用於將晶圓20固定至載體60上。在某些實施例中，載體60為玻璃載體，黏著劑62為紫外線(Ultra-Violet,UV)膠。接著，如第5圖所示，在基底22之背面上實施晶背研磨。在某些實施例中，實施晶背研磨直到露出穿孔38，其中在第5圖以實線繪示出對應的基底22之底表面22B。在另一實施例中，在露出絕緣層40/44及/或特徵部件38/40前即停止晶背研磨。因此，底表面22B(經過晶背研磨後)以虛線繪示。因此，基底22可留下一層未經研磨的薄層，其中薄層厚度T約小於90μm，或約小於50μm。
在某些實施例中，在經過晶背研磨後露出絕緣層44和穿孔條42。在另一些實施例中，在經過晶背研磨後未露出絕緣層44及穿孔條42。下一步，晶圓20從載體60上卸載，且轉移至切割膠帶(dicing tape)(未顯示)。接著，晶圓20沿著切割道66切割。在晶粒切割步驟後，晶圓20被切割成多個組件穿孔模組68，其也為不再屬於未切割晶圓的斷續式晶粒。
第6圖繪示出其中一個斷續式組件穿孔模組68。在某些示範實施例中，穿孔38具有底表面38A，其與基底22之底表面齊高。穿孔38及絕緣層40(若存在)穿透基底22之底表面22B而露出。在另一些實施例中，在斷續式組件穿孔模組68內，穿孔38之底表面38A與穿孔條42之底表面42A被埋在基底22中，且未與任何導電特徵部件連接。對應的基底22之底表面22B以虛線繪示。在某些實施 例中，重分佈線52及連接器58未與任一穿孔條42連接。在另一些實施例中，一些重分佈線52及連接器58與部份的或全部的穿孔條42連接。
在另一些實施例中，如第7圖所示，在第5圖中的結構形成後且從載體60卸載之前，可形成額外的重分佈線80、介電層82及連接器84。重分佈線80及連接器84可電性連接連接至穿孔38。在某些實施例中，重分佈線80與連接器84電性連接至穿孔條42。在另一些實施例中，穿孔條42與重分佈線52及80斷開。再者，穿孔條42與重分佈線52及80斷開，因此進而形成電性浮接。在這些實施例中，穿孔條42可作為導熱器使用，可將熱從製成的組件穿孔模組68之一端傳導至另一端。第8圖繪示出將第7圖中的晶圓20切割後製成的組件穿孔模組68。
第9圖繪示出第6圖及第8圖中的組件穿孔模組68之底面圖。組件穿孔模組68為一斷續式晶粒，其具有一四邊長方形的俯視面。在某些實施例中，每一穿孔條42之間的連接中斷。在另一些實施例中，穿孔條42之間可彼此互連，進而形成一電容器。例如，穿孔條42’透過重分佈線52彼此互連，進而形成電容器70的一電容板。穿孔條42B”透過重分佈線52彼此互連，進而形成電容器70的另一電容板。穿孔條42’及穿孔條42B”可依不同形式排列。
在上述實施例中，組件穿孔模組48的形成可採用形成矽基(silicon-based)積體電路的技術，其技術包括微影、鑲嵌製程及上述之相似技術。因此，在一個小晶片空間內可形成大量的穿孔。例如，相較於以焊球作連結，當組件穿 孔模組用於三維積體電路封裝時，在堆疊式封裝層疊(package-on-package)結構的形成，封裝間的連接數可大幅提升。
本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、成品、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、成品、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、成品、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本發明之保護範圍也包括各個申請專利範圍及實施例的組合。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。
20‧‧‧晶圓
22‧‧‧基底
22A‧‧‧上表面
22B、38A、42A‧‧‧底表面
24‧‧‧開口
26‧‧‧溝槽
38‧‧‧穿孔
40、44‧‧‧絕緣層
42、42’‧‧‧穿孔條
48‧‧‧內連線結構
50、82‧‧‧介電層
52、80‧‧‧重分佈接線
54‧‧‧介層連接窗
56‧‧‧金屬-絕緣體-金屬電容器
58、84‧‧‧連接器
60‧‧‧載體
62‧‧‧黏著劑
66‧‧‧切割道
68‧‧‧組件穿孔模組
70‧‧‧電容器
L1、L2‧‧‧長度
W1、W2‧‧‧寬度
T‧‧‧厚度
第1A-1B、2-9圖係繪示出根據本發明多個實施例中組件穿孔模組製程之中間階段的剖面示意圖及俯視圖。
22‧‧‧基底
22B、38A、42A‧‧‧底表面
38‧‧‧穿孔
40、44‧‧‧絕緣層
42、42B‧‧‧穿孔條
50‧‧‧介電層
52‧‧‧金屬線
54‧‧‧導孔
56‧‧‧金屬-絕緣體-金屬
58‧‧‧連接器
68‧‧‧組件穿孔模組

Claims (8)

  1. 一種半導體裝置，包括：一斷續式組件穿孔模組，包括：一基底，包括一上表面；多個導孔，由該基底之該上表面延伸至該基底之中，其中該斷續式組件穿孔模組中每一該導孔的一端並無導電部件與其連接；以及多個穿孔條，延伸至該基底中，其中該多個穿孔條包括：彼此互連的第一多個穿孔條，以形成一電容器之一第一電容板，其中上述第一多個穿孔條透過第一重分佈線於該基底上方彼此互連；以及彼此互連第二多個穿孔條，以形成一電容器之一第二電容板，其中上述第二多個穿孔條透過第二重分佈線於該基底上方彼此互連。
  2. 如申請專利範圍第1項所述之半導體裝置，其中上述導孔包括多個底表面，其與該基底之一底表面齊平，且上述導孔之底表面與該基底之底表面為露出狀。
  3. 如申請專利範圍第1項所述之半導體裝置，其中上述導孔包括多個底表面，其高於該基底之一底表面，且其中上述導孔之底表面與該基底之底表面以該基底之一膜層隔開。
  4. 如申請專利範圍第1項所述之半導體裝置，更包括多個重分佈線，位於上述導孔之上並與其連接，其中並無重分佈線位於上述導孔之下並與其連接，以及其中上述導 孔為穿透過該基底的穿孔。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該多個穿孔條相互平行，以及其中該多個穿孔條之長度大於上述多個穿孔條之寬度。
  6. 一種半導體裝置的製造方法，包括：形成多個穿孔，從一晶圓之一上表面延伸至該晶圓之中；形成多個穿孔條，從該晶圓之該上表面延伸至該晶圓之中，其中上述多個穿孔條相互平行，以及其中上述多個穿孔條之長度大於上述多個穿孔條之寬度；形成多個重分佈線，位於上述多個穿孔上方並與其連接；對該晶圓之一基底之底表面實施一晶背研磨製程；形成電性連接使上述多個穿孔條相互內連接，而形成一電容器；以及對該晶圓實施一晶粒切割製程，以切割該晶圓形成多個晶粒。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該晶圓包括一介電基底，且其中該晶圓之該上表面為該介電基底之一上表面。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該晶圓包括一半導體基底，其中該晶圓之該上表面為該半導體之一上表面，且其中該方法更包括形成一絕緣層，使上述穿孔與該半導體基底之間絕緣。
TW101132459A 2012-01-17 2012-09-06 半導體裝置及其製造方法 TWI469285B (zh)

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US13/352,093 US8928114B2 (en) 2012-01-17 2012-01-17 Through-assembly via modules and methods for forming the same

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9258922B2 (en) * 2012-01-18 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. PoP structures including through-assembly via modules
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US8975726B2 (en) 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9679839B2 (en) 2013-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
TWI560829B (en) * 2014-03-07 2016-12-01 Xintec Inc Chip package and method thereof
US9368566B2 (en) 2014-07-17 2016-06-14 Qualcomm Incorporated Package on package (PoP) integrated device comprising a capacitor in a substrate
US9443799B2 (en) * 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
KR101795480B1 (ko) * 2015-04-06 2017-11-10 코닝정밀소재 주식회사 집적회로 패키지용 기판
MY202342A (en) * 2017-06-08 2024-04-24 Intel Corp Over-molded ic package with in-mold capacitor
US10886263B2 (en) * 2017-09-29 2021-01-05 Advanced Semiconductor Engineering, Inc. Stacked semiconductor package assemblies including double sided redistribution layers
US10903157B2 (en) * 2019-03-08 2021-01-26 Skc Co., Ltd. Semiconductor device having a glass substrate core layer
US12087463B2 (en) 2021-12-10 2024-09-10 Quantinuum Llc Atomic object confinement apparatus with radio frequency electrode shaping for periodic boundary conditions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315924A (zh) * 2007-05-31 2008-12-03 台湾积体电路制造股份有限公司 一种半导体封装体
TW200919632A (en) * 2007-10-17 2009-05-01 Taiwan Semiconductor Mfg Through-silicon vias and methods for forming the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281046B1 (en) * 2000-04-25 2001-08-28 Atmel Corporation Method of forming an integrated circuit package at a wafer level
KR100923562B1 (ko) * 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
JP2010535427A (ja) * 2007-07-31 2010-11-18 テッセラ，インコーポレイテッド 貫通シリコンビアを使用する半導体実装プロセス
JP2009239247A (ja) 2008-03-27 2009-10-15 Ibiden Co Ltd 多層プリント配線板の製造方法
US8541884B2 (en) * 2011-07-06 2013-09-24 Research Triangle Institute Through-substrate via having a strip-shaped through-hole signal conductor
US9258922B2 (en) 2012-01-18 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. PoP structures including through-assembly via modules

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315924A (zh) * 2007-05-31 2008-12-03 台湾积体电路制造股份有限公司 一种半导体封装体
TW200919632A (en) * 2007-10-17 2009-05-01 Taiwan Semiconductor Mfg Through-silicon vias and methods for forming the same

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