TWI463148B

TWI463148B - 具有主動裝置之並行測試電路

Info

Publication number: TWI463148B
Application number: TW098105629A
Authority: TW
Inventors: Edmundo De La Puente; David Eskeldson
Original assignee: Advantest Singapore Pte Ltd
Priority date: 2008-02-21
Filing date: 2009-02-23
Publication date: 2014-12-01
Also published as: TW200942839A; WO2009105765A1; CN102016612A; US8384410B1; KR20100133384A; JP2011513714A

Description

具有主動裝置之並行測試電路

相關申請案之交互參照

本申請案是美國專利申請案____之一續案部分，名稱為“Error Catch RAM Support Using Fan-Out/Fan-In Matrix”(於____提出申請)，其全部內容以參照方式被併入以供所有目的。

在聯盟支持調查下作出的與發明有關的陳述或發展

不可應用

一“序列表”之參考，列出一光碟上提供的附錄之表格或電腦程式

不可應用

發明背景

測試系統一般產生可並行施加給多個待測裝置的信號以減少測試此等電路所需的時間量。類似地，來自多個待測裝置的信號可被並行讀取以減少測試時間。過去已作出不同的嘗試以試著增加一測試系統中的並行性。每個方法具有其優點及缺點。例如，一些方法是：使用開關的位址扇出、使用開關的資料扇出、位址線-或以及資料線-或。

使用開關的位址扇出

一種用以增加並行性的方法是自一測試器獲得一位址驅動通道且利用多個開關(一般是機械中繼器)將該位址驅動通道與多個裝置連接以提供隔離。在大多數情形中，該等開關位於測試頭與待測裝置(DUT)負載板或探針卡之間。在大多數情形中，它們被設計在探針卡本身上。雖然此方法提供一種簡單的解決方法，但是具有多個缺點：

機械中繼器龐大且易於失敗。此外，一系統之停工率可能是一個大的問題。

除此之外，信號效能可以多種方式實施。例如，固態開關具有限制信號效能的接通電阻及電容。這對於低頻測試是容許的；然而，其對於高頻測試是不足夠的。而且，若該等導線不平衡，通過一傳輸線分離器(假設一接腳電子(PE)導線被分為多個導線)將一測試器信號廣播給多個DUT產生嚴重的本質阻抗不匹配。由於一PE通道一般是來源匹配的，故當此組態被使用時，多個反射被認為返回到該等DUT。若該等分支平衡(例如，一50歐姆導線被分為兩100歐姆導線)，則返回的反射將在分離點上消除。若該等DUT中的一者不存在或若該等導線長度不匹配，則不平衡性也可能發生。另外，利用帶導線或微帶導線建立高阻抗導線非常困難。為了獲得高阻抗，非常小的跡線或非常厚的板是需要的。小的跡線或厚的板對於製造都不是良好的。因此，不平衡導線可在製程中產生，這對時序精確度產生一影響。

若該等導線實際上是平衡的(例如，一50歐姆導線變為兩100歐姆導線)，則一DUT產生故障。接著，一開關需要接通以供產生故障的裝置。因此，該50歐姆導線將變為一個單一的100歐姆導線。這將在DUT與導線分裂點之間產生多個反射。

由於印刷電路板(PCB)限制，大於2x的扇出逐漸變得困難。例如，一4x扇出將需要將一個單一50歐姆導線跡線扇出成4個200歐姆跡線。而且，測試效能將以連接於扇出導線的DUT數量之一函數變化。

利用扇出，並行性之增加確實發生。例如，利用2*8+24=40接腳可測試兩個32接腳裝置。對比而言，若沒有位址共用，則需要64個接腳。並行性獲得了一64/40=1.6或60%之網路增加。

利用開關的資料扇出：

用以增加並行性的另一方法是將被動開關用於資料扇出。資料扇出產生進一步的複雜性。除了以下之外，資料扇入/扇出具有與位址扇出相同的問題：

並行性-當資料在DUT之間共用時，需要能夠獨立地控制每個DUT以能夠個別致能它們的I/O且驅動回到測試器。並行性之以下網路增益被達成。利用與之前相同的例子測試兩個32接腳裝置(各自具有8個資料接腳)，假設一獨立控制用以串列地使每個裝置能夠讀取，則將需要33個通道。並行性獲得64/33=1.94或94%之網路增益。

測試時間餘量-因為需要一次讀取一個裝置，故一些測試時間餘量將產生，例如，若一給定測試程序之總的讀取時間是總的測試時間之30%，則當串列執行所有讀取時，四個DUT之總測試時間將增加到0.7(其他)+0.3*2(讀取)=1.3或130%測試時間。接著每個DUT將產生一30/2=15%的測試時間餘量(TTO)。

位址線-或

線-或組態可是有利的，因為它們在測試器方需要很少或不需要額外的電路。在市場中的任何系統上，一使用者一般可實施一線-或插板或探針卡。基於期望的速度及時序精確度，一1:2或1:3或1:4等可實施。而且，具有幾個變化：可只對驅動器輸出(位址/控制)進行線-或操作且保持資料一對一，或者可對每個進行線-或操作。線-或操作也具有其相關的問題。

電子問題-在多個裝置之間的一測試器I/O上使用一線-或組態產生多個電子問題。首先，不可能隔離一壞的裝置(例如，一短路輸入)將引起所有裝置連接在一起使得該通道產生故障。但是，無法告知哪一裝置引起該故障。

在晶圓分類中，一壞的裝置將引起其他良好的裝置被標記為壞的。且在此情形中，重新測試困難得多。因此，這稱為一產量損失。

在一線-或組態中也不可能對每個DUT輸入或I/O執行獨立參數測試。這是真實的，即使將該等測試串列化。信號效能--由於傳輸線被多個負載共用，故線-或之使用使時序效能降低。特別是若不是所有裝置輸入都是高阻抗。因為大部分測試器之終端方法是當利用一個單一測試器通道驅動多個DUT時使用50歐姆後匹配，所以將看見取決於架構的不連續性以及反射可能使被驅動到一DUT內的信號之時序效能大大地降低(除非導線完美平衡)。

並行性-與利用開關共用位址之相同的分析可被應用於一線-或位址組態。

測試時間餘量--在假設資料逐一連接於測試器通道之情形中，測試時間餘量不是一個問題。寫入或讀取可完全並行執行，沒有任何測試時間餘量(TTO)。

資料線-或：

最後，若位址/資料被共用，可達成最高可能的並行性。然而，涉及一成本。除了只有位址線-或之問題之外，遇到以下問題。

信號效能-因為無法斷開其他裝置，故當一給定DUT被反向驅動時，信號效能大大地降低。不僅具有DUT與傳輸線之間的阻抗不匹配，而且其他DUT作為對該信號上產生其他反射的阻擋物，因此限制時序精確度/資料率。

並行性-與利用開關的資料共用之情形類似的並行性損失發生。

測試時間余量--與利用開關的資料共用之情形類似的測試時間餘量發生。

因此，以上所描述的方法具有效能限制或電子限制。被動開關之使用提供電氣隔離，但是沒有非常良好的效能。另一方面，一驅動器線-或(若被適當地執行)可具有非常良好的效能，但是由於產量問題無法作用於晶圓分類。共用資料線增加了並行性，而且也增加了執行串列讀取之TTO。線-或之使用限於一2x組態，因為高於2x的任何組態大大地增加探針卡或插板之製造成本。因此，具有與可利用線-或執行的非常低的限制。最後，該等選項中的一些不是非常良好地適用於高頻測試。例如，使用中繼器的位址共用之大部分應用使用小於100MHz之頻率以及1~ns之整體時序精確度(OTA)的運行頻率。

因此，具有一種允許並行測試裝置之改良以克服目前測試系統中存在的缺陷中的至少一者的系統之需求。

發明概要

依據本發明之一實施例，一種系統被提供，該系統包含：一第一端子，用於在操作期間接收一輸入測試信號；多個輸入/輸出端子，與該第一端子耦接；其中該等輸入/輸出端子被組配成用以在並行輸出操作期間並行輸出個別輸出測試信號；其中該等輸入/輸出端子被組配成用以在並行輸入操作期間自多個待測裝置並行輸入多個測試回應信號；以及其中該等輸入/輸出端子中的每個在操作期間與其餘的多個輸入/輸出端子電氣隔離。

依據本發明之另一實施例，一種用以測試裝置的方法可藉以下步驟實施：提供一測試電腦；提供一被測試的電路；在該測試電腦上提供一測試通道；以及將該測試通道與一主動扇出積體電路耦接，以將該測試通道扇出給多個輸入/輸出端子。

本發明之進一步的實施例從以下描述及圖式將顯而易見。

圖式簡單說明

第1A、1B及1C圖描述了依據本發明之一實施例的用於提供測試信號之主動扇出之一電路的一方塊圖。

第2圖描述了依據本發明之一實施例的用於一主動扇出電路的一收發器之一方區塊圖。

第3圖描述了依據本發明之一實施例的一參數測量單元電路之一方區塊圖。

第4圖描述了用於依據本發明之一實施例的一比較器電路。

第5圖描述了依據本發明之一實施例的ERR\信號之一輸出時序圖。

第6圖描述了依據本發明之一實施例的用於診斷交互通道耦接的一旁通電路。

第7圖描述了用於依據本發明之一實施例的一比較器電路。

第8圖描述了依據本發明之一實施例的自多個待測裝置提供並行輸出及輸入的一主動測試電路。

第9圖繪示依據本發明之一實施例的一種測試電路之方法。

較佳實施例之詳細說明

依據本發明之一實施例，一種允許增加一測試系統之並行性的系統被提供。此並行性可實現，同時維持效能、裝置隔離或低測試時間餘量，其等中的每個對於測試方法及測試之成本(COT)都是重要的。此外，各種利益可利用此處所描述的測試電路之不同實施例及不同組態達成，當被用於一測試設定時。並不是所有此等利益都需要由此處所揭露的本發明之所有實施例實現。可獲得的一些利益如下：

裝置之間的總隔離可在一多-DUT環境中達成。

主動扇出可被用於自一個單一來源驅動多個DUT。

藉使一路徑能夠連接系統PMU，獨立的參數測量可對每個DUT執行。這促進測量特定測試電路參數，將幫助決定一DUT條件。

被多個DUT共用的一扇出信號之退化可被避免。實際上，因為扇出驅動器在DUT鄰近，故由於較短的跡線之信號改良以及較低的損失可達成。一信號一次可被驅動給一DUT以供串列測試或並行地驅動多個DUT，沒有任何退化。

對於讀取操作，資料線也可共用相同的測試器通道且支援以下：

並行讀取，其中所有DUT被同時選通且錯誤被個別鎖存。錯誤可被用於產生被圖形產生器使用的條件分支旗標。

具有ECR支援的並行讀取。所有DUT也都被同時選通且資料被發送給錯誤擷取RAM(ECR)以供將來的冗餘分析。

用於外部功能的一旁通模式可被提供。在此模式中，來自一裝置的資料可被直接回饋給測試系統且該測試系統中可用的任何比較模式可被使用者使用。

模組可設於DUT鄰近。當一低功率DUT將一信號驅動回給測試電路時，這可是有利的。因為系統之一組態可使用一主動接收器，所以DUT I/O之整體負載被大大地減少，這接著對待測裝置提供一低雜訊環境及較佳的效能，即使具有未終止的DUT信號。此外，從DUT返回到測試電路的較短傳輸線(而不是返回到測試器之探針卡之所有路徑)也降低了DUT所獲得的阻抗。

除了沒有電子問題及效能問題以及沒有讀取之TTO之外，並行性等效於所有接腳之一全線-或閘。

系統之一組態將支援時序精確度，降低到大約<300ps，即使以一全並行模式。對比而言，一線-或閘或開關共用對於一些組態具有在1ns範圍之一時序精確度。

系統之一組態將支援達到600Mbs資料速率，即使以全並行模式。

現在參看第1A及1B圖，依據本發明之一實施例的一電路圖可對一電路100理解。電路100可被組配為一特定應用積體電路。該電路被顯示為具有一第一通道“通道0”以及一第二通道“通道1”。通道0之不同區塊以展開形式被顯示且在以通道0表示的地方被認為是重複的。此外，為了簡單，該等區塊對通道1未以展開形式顯示，但是被認為將通道0中的該等區塊並行化。通道0被顯示為產生可與待測裝置耦接的四個輸出接腳：DUT_IO0A、DUT_IO0B、DUT_IO0C及DUT_IO0D。一輸入接腳TESTER IO0可與一測試器單元耦接。電路100顯示了將在以下被描述的功能區塊。即，一收發器(XCVR)區塊104、一比較器區塊(106)以及一通道I/O區塊108被顯示。依據本發明之各個實施例，該等功能區塊在以下被較詳細描述。

收發器

第1A及1B圖顯示了每個通道具有四個收發器區塊的一實施例。第2圖描述了一收發器區塊電路200之一實施例。所示的每個收發器包含一發射驅動器以及一接收緩衝器。該發射驅動器以一50Ω輸出電阻器顯示。TRN_OUT輸出將RCV_OUT驅動該晶片中的另一區塊的晶片截止。

當將一信號從TRN_IN發射到TRN_OUT時，該驅動器自TRN_IN接收邏輯位準且在TRN_OUT上輸出一波形。因為在每個輸出中沒有時序調整元件，所以在該通道中的所有四個收發器之間具有嚴格的傳播延遲匹配是有利的。

DUT IO低洩露/禁能模式

所示的收發器具有TRN_OUT藉以進入一低洩露模式(<5nA之洩露)的一禁能機制。此致能/禁能特徵利用一串列匯流排位元(DUTIO_LOW_LEAK)被控制。

注意到低洩露模式不僅影響發射及接收緩衝器，而且影響高速比較器及CHANNEL_IO收發器。如第1A及1B圖中所示，該收發器也連接比較器之該等輸入中的一者。在功能上，低洩露模式等效於在該50歐姆輸出電阻器前面具有一開關，其斷開發射緩衝器、接收緩衝器以及高速比較器且將它們與DUT_IO節點隔離。

一獨立DUTIO_LOW_LEAK控制被提供給每個輸出。這允許只禁能一些輸出。若輸出被需要以“堵塞模式(jammed mode)”驅動電壓，則不將禁能輸出，而是選擇堵塞模式中的一者。

第三級端子

第三級端子由VTERMS控制。這是可利用串列匯流排設定的一靜態位元。

方向控制

收發器方向由一個別信號(DRV/RCV_)控制。當DRV/RCV_=0時，收發器處於接收模式，且當DRV/RCV_=1時，收發器處於發射模式。當處於發射模式時，驅動器驅動在TRN_IN上的信號。驅動器之輸入可自多個來源被選擇，如以下“收發器來源控制”部分中所顯示的。在發射模式中，接收緩衝器處於三態。

當收發器處於接收模式時，發射緩衝器可處於三態或驅動TRN_IN，取決於端子模式。若第三級端子接通(ON)，則發射緩衝器繼續驅動，即使以接收模式。若第三級端子截止(OFF)，則發射緩衝器處於三態。這在“第三級端子”部分中被解釋。

DRV/RCV_可是一外部高速輸入，如電路100中所示。從發射到接收的轉換是一高速操作。

電路100中所示的每個晶片具有一共用DRV/RCV_。如電路100中所示，一DRV/RCV_信號進入一CLK分配區塊，這將單一輸入扇出到所有DUT_IO收發器。

而且，DVR/RCV_可是一差動輸入(+2.5V PECL)且可在內部被分配為一差動對。

收發器來源控制

第2圖中所示的發射緩衝器204被組配成用以接收兩個信號來源。每個來源可如以下表2中所示被選擇。TRN_IN信號是一高速信號，而DC_IN是一DC位準。最重要的時序是TRN_IN且必須注意可能使信號退化的寄生負載。

DC_IN源於一9:1多工器。該等通道收發器將使用該多工器在8DC電壓加DGS(接地)之間選擇。該等電壓將共同用於所有四個輸出通道且可產生為晶片外。

三個選擇位元DATA_SEL(3:0)被顯示以執行9:1多工選擇。該等位元可利用串列匯流排被靜態控制。每個DUT_IO輸出將具有一獨立DATA_SEL及一獨立9:1多工器。這允許輸出被設定為不同的DC電壓以供VTERM模式或DC JAM模式/停留模式。

具有四個外部JAMS信號。每個JAMS信號將連接於相同類型的所有輸出(JAMS(0)將連接於所有A輸出，JAMS(1)將連接於所有B輸出等)。JAMS與表2中所示的DC JAM模式相關聯。

也具有驗證對應JAMS信號之個別控制位元。例如，若CH0輸出A使JAME被設定，而CH1、CH2以及CH3使JAME未被設定，則當JAMS(0)作用時，只有輸出0A將被堵塞，具有其對應的DC_IN。

參數測量單元連接

每個輸出具有一參數測量單元(PMU)路徑可用，如第3圖之電路300所示。PMUF與PMUS都是電路100之外部輸入。電路100被組配成使得一對接腳(PMUF、PMUS分別用於參數測量電路強制以及感測線)被電路100之兩個通道共用。

電路300中的每個被顯示包含將內部PMUF及PMUS導線連接於輸出的一對開關(S3與S4)。除此之外，每個通道具有將內部PMUF及PMUS連接於外部接腳的另一對開關(S1與S2)。改變PMU開關組態可利用電路中的串列匯流排實現。

比較器

四個比較器可被用於電路100中所示的每個通道。第4圖顯示了用於每個比較器的一電路400。每個比較器可是一高速比較器，其中該等輸入中的一者接收一高速信號，而另一者連接於一DC參考電壓。該高速輸入應具有低電容且也應能夠由禁能收發器之相同的機制被截止。

電路100中所示的比較器之輸出沒有到晶片下，故不需要輸出緩衝器。只具有兩個可能的狀態：輸入大於臨界值或小於臨界值，這將被表示為邏輯1及邏輯0。

比較器之輸出不驅動遠離電路100的任何電路，因此不需要輸出緩衝器。只具有兩個可能的狀態：輸入大於臨界值或小於臨界值，將被表示為邏輯1與邏輯0。ECRD信號被驅動到第4圖中所示的區塊外部且成為通道I/O區塊內部的高速數位多工器內的輸入中的一者。STBCLK進行一細延遲調整。此延遲線之值利用串列匯流排被設定且並不需要即時更新。STBCLK可以是一差動PECL信號，具有一300MHz之最大頻率。STBCLK可由一內部時鐘分配緩衝器驅動。

比較暫存器

比較暫存器(CMP REG)之主要功能是利用STBCLK之一延遲版本對比較器之輸出取樣。一鎖存致能(CMPLE)信號可被用以決定何時對輸入資料取樣，如第5圖中所示。時鐘不是一自由運行的時鐘，而是在CMPLE被解聲明之後運行。CMPLE在內部產生且應維持與STBCLK之同步。對於一STBCLK週期(最小5ns)，CMPLE將是作用的。

STBCLK與位準比較器之輸出之實際鎖存之間的時序精確度直接貢獻於系統之比較精確度。假設是若CMPLE不是這樣，則CMPLE不將貢獻於該電路之時序錯誤。

邏輯比較

被取樣的輸出(ECRD)驅動一XOR閘極且對EXPDAT執行一邏輯比較。第5圖顯示了包含ECRD、EXP DATA之一時序圖。注意到在此圖式中，EXP DATA被顯示包圍STBCLK。這是重要的，因為邏輯比較之輸出將被鎖入ERR鎖存器內。若XOR閘極之輸出是一“1”，則將指示ECRD與EXP DATA不匹配。因此，一“1”表示一“失敗”。

ERR鎖存器

錯誤鎖存器是一“粘性”暫存器。該暫存器首先利用RSTERR清零且將ERR_驅動為“1”以指示一通過。若在測試圖案期間，邏輯比較器產生一失敗(邏輯“1”)，則ERR鎖存器將擷取該狀態且不將允許來自XOR閘極的任何新的通過或失敗狀態。利用ERR_LATCH_DIS禁能ERR鎖存器粘性模式是可能的。當ERR_LATCH_DIS被聲明時，不允許ERR鎖存器在一錯誤被檢測出時鎖存輸出。而是，CMP REG之輸出將被直接發送出。ERR LTACH之輸出是ERR\，其可是一主動低信號且當其被設定為零時指示一失敗。ERR\可被驅動到電路100外部且在此情形中可使用一I/O緩衝器。

診斷通道交互耦接

可能將來自相同通道或來自一通道與另一通道的兩個輸出利用S5互連，如第6圖中所示。這可用於在兩個輸出之間執行測試。此互連路徑可使用達到2個1K歐姆的開關，這將該等測量限於低速及低電流類型測量。

可被執行的一測試之一例子是對驅動器/比較器執行一粗功能測試。若來自一通道的一輸出(通道0輸出A)連接於另一輸出(通道1輸出A)，則一總功能測試可被執行。在此一情形中，通道0中的一波形被驅動且與通道1上的波形之一比較被執行。此測試允許容易檢查連接性及基本電路100驅動/比較功能，不需要增加任何外部固定設備。這可對輸出B、C及D重複。

另一測試例子是檢查PMU互聯性。這可藉連接一通道中的PMU執行。在另一通道中，比較器或驅動器可被使用。在任一情形中，PMU可被用以測量或驅動一已知電壓到該通道，且在此等情形下執行一測試以決定正確的連接已被作出。

通道輸入/輸出

除了被多個DUT_IO輸出共用之外，第7圖中所示的通道I/O(CHIO)區塊類似于收發器區塊。第1A及1B圖顯示了通道I/O如何連接于DUT_IO區塊。

依據一實施例，對每四個DUT_IO輸出具有一個通道I/O方區塊。TRN_OUT連接回到該系統且使用一發射緩衝器驅動一50歐姆可控阻抗導線。具有一內建50歐姆電阻器以後匹配該導線且消除反射。

CHIO接收緩衝器狀態控制

對於通道I/O支援三種模式：驅動、接收及低洩露。注意到發射緩衝器由CHIO_TXBUF_ENA個別控制。此緩衝器可一直開啟。可能想要關閉緩衝器的唯一時間是當處於ECRD比較模式時以避免可能的回饋。

驅動模式

一驅動模式被DRV_RCV\選擇，當處於雙向模式(IO_MODE=0)或當處於只驅動模式(IO_MODE=1)時。在驅動模式中，發射緩衝器通過TESTER_IO自測試器接收一信號且將其緩衝且將該信號內部分配給所有DUT_IO驅動器。輸入端子可由CHIO_VTERM_ENA控制為接通或截止。當該端子被致能時，CHIO接收緩衝器將被啟動且RXBUF來源將被選擇用以驅動是端子電壓的CHIO_VT。

接收模式

當DRV_RCV\被設定為“0”(處於雙向模式(IO_MODE=0)或當處於僅比較模式(IO_MODE=2)時)，一接收模式被選擇。該CHIO_VTERM_ENA對該等接收模式中的任何沒有影響。

CHIO接收緩衝器狀態控制

該CHIO接收緩衝器可利用來自串列匯流排的CHIO_TXBUF_ENA啟動/關閉。該位元位於CHIO_CTL暫存器中。除了CHIO接收緩衝器利用TESTER_IO被設定以將ECRD驅動回到該系統內的時間之外，該CHIO接收緩衝器將一直被接通。即使以ECRD模式，可讓接收緩衝器接通。然而，這可能產生通過DUT_IO收發器的信號回饋。

通道IO低洩露模式

連接於發射緩衝器及接收緩衝器的TRN_OUT接腳可藉設定CHIO_LOW_LEAK而進入低洩露模式。與DUT_IO收發器類似，當CHIO_LOW_LEAK作用時，該節點上整體洩露將變為<5nA。

該通道IO區塊之低洩露控制是與個別DUT_IO位元分離的一位元。這允許禁能一DUT_IO，同時維持該通道I/O區塊之間的連接性。

通道IO發射源

對於該通道I/O區塊中的發射緩衝器具有三個可能的來源。第一來源是RCV_OUT，第二來源來自ECRD 1:4數位多工器且第三來源來自一固定端子電壓。此選擇由CHIO_RCVMD及CHIO_VTERM_ENA控制。

接收模式

旁通模式

當CHIO_RCVMD被設定為“0”且CHIO_VTERM_ENA也被設定為“0”時，旁通模式被致能。當此模式被選擇時，RCV_OUT通過多工器連接以進入CHIO發射緩衝器，因此驅動TESTER_IO節點。

第1A及1B圖中所見的RCV_OUT源于DUT_IO區塊且被DUT_IO接收緩衝器驅動。當想要將DUT輸出信號直接傳給測試器時，此路徑可被使用。

一次只有一個DUT_IO可被選擇。這提供一串列模式操作以一次連接一DUT_IO且依序經過所有DUT以執行接收操作。DUT_IO選擇可由來自CHIO_CTL暫存器中的串列匯流排的RCV_BUF_SEL位元執行。若此實施態樣使得來自該等接收緩衝器的所有四個RCV_OUT都被線-或，則將來自該DUT_IO_CTL暫存器的一個單一輸出致能位元以選擇哪一輸出驅動CHIO接收緩衝器輸入。

通過DUT_IO區塊中的接收緩衝器以及通道I/O區塊中的發射緩衝器之返回路徑應維持最小信號失真。這兩個緩衝器都應是頻寬單位增益緩衝器以能夠接近追蹤從DUT_IO接腳到TRN_OUT接腳之路徑上的輸入信號。

ECRD比較

當利用第1A及1B圖之電路100執行遠端比較時且也處於ECR模式時，通道I/O中的發射緩衝器之資料源來自4:1高速數位ECRD多工器。當CHIO_RCVMD等於“1”且CHIO_VTERM_ENA被設定為“0”時，ECRD比較源被選擇。

依據一實施例，該4:1高速數位多工器應能夠維持一600Mbs資料速率。因為在一實施例中，STBCLK只運行達到300MHz，故STBCLK之兩個邊緣應被用以選擇多工器為600Mbs或STBCLK應被用以直接控制多工器上的LSB位址。

該高速數位多工器之輸入信號(ECRD)由DUT_IO區塊源於電路100內部，如第1A及1B圖所見。

此路徑之一考慮是，與TRN_IN路徑(對(電壓、時序、上升/下降)需要維持信號完整性)對比，該等ECRD信號本質上是數位的且可具有一固定電壓擺動(+2.5VPECL)。當對所有四個資料位元串列化時，可提供一乾淨的DATA VALID視窗，使得它們可被鎖存在系統中。

共用區塊

以下區塊被該等通道區塊共用。

CLK分配

具有兩個CLK分配區塊，STBCLK與DRV_RCV\。這兩個區塊都可利用2.5V PECL位準差動地引入電路100。

STBCLK

STBCLK在電路100之間分配給總的8個比較器鎖存器。此時鐘對類比比較器之輸出界定了取樣時序。該STBCLK首先通過一粗延遲線(800ps跨度、114ps解析度)，該粗延遲線可被用以調整PC板路由中的延遲差值。板階層上的STBCLK可以是可被分配給多個電路(例如，電路100)的一個單一信號。即使傳播延遲完美匹配，該CLK緩衝器將具有一些輸出以輸出需要被補充的扭曲。

STBCLK之時序控制的第二階可位於比較器部分中的每個DUT_IO塊上。例如，可具有一具有10ps解析度之320ps最大延遲線，這允許進一步調整時序以補償時鐘路徑中的內部晶片延遲以及比較器延遲，使得一通道中的所有4個輸出產生相同的時序。

該STBCLK中的調整階層是有用的，因為STBCLK源於一個單一來源，所以一旦被分配給所有不同的DUT_IO比較器，則當所有電路100輸入遇見一參考轉換時，需要能夠對時序進行解扭曲。

DRV_RCV\

DRV_RCV\信號也是可被輸入電路100的一共用信號且將被分配給所有DUT_IO收發器以及CHIO收發器。

SPI介面

該電路100利用一標準SPI匯流排與一控制器進行通訊。該SPI匯流排將發送允許控制所有不同的模式及開關的控制、位址及資料。估計將需要大約18個8位元暫存器。總的組配時間目標是<1uS。這包括：串列傳輸、解碼時間、傳播延遲以及斷開或接通開關。此介面可使用低電壓發訊以改良信號品質。

操作之模式

電路100可被用於一測試系統以執行以下操作。

旁通I/O模式

在旁通I/O模式中，每個通道純粹作為一收發器。TESTER_IO線中的資料將被驅動輸出給DUT_IO或者反之亦然，取決於DRV_RCV\位準。當DRV_RCV\=0時，該通道將進入接收模式且DUT_IO成為一輸入，且當DRV_RCV\=1時，該通道將進入驅動模式且DUT_IO成為一輸出。當想要對該電路100比較器進行旁通且將DUT資料發送回給系統比較器時，此模式被使用。在此模式中，一次只有一DUT_IO可連接於該共用TESTER_IO線。

只旁通接收

這是旁通I/O模式之一變化。在此模式中，通道只被組配為一輸入(DUT_IO->TESTER_IO)且方向是固定的。通道之方向沒有被DRV_RCV\影響。DRV_RCV\是與電路100耦接的測試板上的一共用信號。因此，需要選擇哪一通道需要回應DRV_RCV\控制。一些通道可能想要處於接收模式中，與DRV_RCV\之狀態無關。

扇出模式

在扇出模式中，電路100只驅動輸出。這被用於將該TESTER IO輸入之多個複本發送給多個DUT。

具有ECR支援的遠端比較

電路100可提供一種支援ERROR記錄的方式。對於每個比較週期，電路100將位準比較器(ECRD)之取樣結果偏移回給該系統以供實際資料比較。資料之偏移在DUT選通之間執行且在後臺發生。

電路100中所示的高速數位多工器將來自每個DUT_IO部分的被取樣ECRD排序且利用TESTER_IO導線反向發送該等位元。ECRD之順序由內部ECRDS排序器控制。

DUT選通之間的串列傳輸操作在後臺發生。當STBCLK&CMPLE為真時，鎖存器只鎖存比較器之結果。一旦這被執行，電路100將利用STBCLK之兩個邊緣對所有四個位元進行排序以將ECRD發送回給測試器。

第7圖中所示的ECRDS選擇哪一位元通過高速數位多工器被發送。ECRDS在電路100中內部產生且利用DRV/RCV_&CHIO_CMP_MD被同步化。這是一串列位元，能夠利用ECR支持致能讀取。若CHIO_CMP_MD=0(ECRD比較)，則當DRV/RCV_=1時，ECRDS排序器保持處於一重設定狀態(ECRDS=3或指向n-1)。當DRV/RCV_變為零時，下一STBCLK將ECRDS排序器鎖定於其下一狀態：ECRDS=0且每當STBCLK之每次轉換(包括負轉換)時繼續鎖定1、2及3。當ECRDS=3時，這將通過CMPLE再次致能CMP REG，使得在下一選通中，來自比較器的一組新的位準檢測輸出被鎖存。接著該序列將對每個比較週期重複。

只具有通過/失敗的遠端比較

若ECR支援並不需要，則電路100可被組配成用以執行一比較操作且只報告失敗。此模式可以全系統頻率執行，因為沒有每個比較通過或失敗錯誤報告。

在不具有任何ECRD支持的一讀取操作中，只需要一個讀取週期執行一比較。每個比較週期可產生一錯誤，但是沒有ECRD被發送回給系統。

TESETR_IO導線在比較週期期間引入期望的資料且在驅動週期期間引入驅動資料。若在測試器與電路100之間，信號方向沒有從驅動改變到比較，則這表示效能之一優點。該測試器總是驅動驅動波形或期望資料。電路100與DUT之間的傳輸路徑將從驅動轉換到接收；然而，該路徑比測試器與電路100之間的路徑短得多。因此，需要少得多的時間轉換通道。

STBCLK將界定讀取週期且鎖存錯誤。唯一的差異是該等ECRD位元無法對多個錯誤鎖存排序。當CHIO_CMO_MD是一1時(通過/失敗模式)，該ECRDS排序器將保持一重設定狀態可控。在此模式中，每當STBCLK轉換時，比較暫存器將被鎖定。

該TESTER_IO時序應被規劃，使得其與CMPQ信號對準。因為TESTER_IO在系統中反向產生(即，遠離與電路100)，故一系統測試器可嚴格地控制該信號何時改變。這是重要的，因為想要確保具有來自實際的STBCLK之足夠的建立及保持時間。EXPD需要有效的唯一時間是在STBCLK周圍且必須在至少建立+保持時間間隔有效。

接腳斷開模式

在此模式中，DUT_IO(電路100輸出)被設於低洩露模式。此模式被用以將PMUF/PMUS導線連接於輸出，以執行參數測量或僅防止輸出將驅動任何電壓至DUT。

參數模式

參數模式被用以將PMU強制及感測導線連接於DUT IO節點。這需要能夠被用以對DUT接腳執行參數測量。為了建立參數模式，執行以下：

禁能I/O及堵塞模式

此模式允許使用者禁能任何DUT IO接腳且將其堵塞至一期望的電壓。在此模式下，該DUT IO不回應任何驅動/比較模式，而是其輸出被強迫至在JAMV多工器中選擇的電壓。

致能堵塞即時模式

堵塞即時輸出允許該接腳在9:1多工器中被強迫至一預先選擇的電壓，來自堵塞選擇(JAMS)輸入。此模式被用以能夠允許一演算法圖形產生器(APG)控制一特定輸出何時被禁能。該操作需要兩個條件為真：JAM功能必須在DUT IO上致能，而且對應的外部JAMS位元必須為真。若兩個條件都為真，則輸出被強迫至預先選擇的JAMV。

電路100可被用於依據本發明之不同實施例的各種應用。例如，電路100之應用包括用於一1:4晶圓分類板以及一1:8最終測試板。這兩個板非常類似，因為它們可使用相同的元件且可連接相同的硬體。

第8圖顯示了電路100如何可被用於一1:4晶圓分類之一例子。該1:4設計可以其本質模式使用電路100，其中來自測試器或測試器/探針卡的一通道連接於TESTER_IO接腳。電路100將此扇出至四個DUT，如第8圖中所示。

依據一實施例，該TESTER_IO輸入可以是50歐姆，當其被電路100接收時終止。這將減少測試器接腳電子與電路100之間的重複反射。該等接腳電子元件也具有一50歐姆後匹配電阻器，該50歐姆後匹配電阻器與電路100中的50歐姆輸入端子合併將在該信號上產生一50%的衰減。

依據一實施例，四個輸出在電路100中可時間匹配至+/-35ps。另外，通過該等DUT的四個傳輸路徑可匹配以維持輸出之間的一低扭曲。

所有模式在該1:4晶圓分類組態中被支援。這包括旁通、遠端ECR比較以及通過/失敗模式。

現在參看第9圖，一流程圖900描述了依據本發明之一實施例的用於測試一電路的方法。在方塊904中，一測試電腦被提供。這可包括一測試器與一探針卡(與該測試器耦接)之組合。在方塊908中，該測試器之一測試通道被提供。該測試通道可被組配為一接腳電子通道以用於產生測試信號。在方塊912中，該測試通道與一主動扇出積體電路耦接。該主動扇出允許該測試通道被扇出給多個待測裝置。在方塊916中，至少一被測試電路可被提供。然而，按照積體電路之扇出特性，多個電路可被提供用於並行測試。

測試裝置及探針卡一般嘗試組配大量的測試通道以用於同時測試許多電路。然而，由於散熱要求，需要將被用於組配該等測試通道的電路隔開。因此，該等測試通道一般藉一纜線耦接於該等待測電路，該纜線具有達到三英尺或更多之長度。對於該等待測裝置之一傳輸線，這是一重要的長度。有時，該等待測裝置是低功率裝置，該等低功率裝置未被組配以透過一三英尺纜線驅動信號。方塊920描述了第1圖中所示的積體電路可設於一待測裝置鄰近，例如在10-12英尺內或更少。此外，由於第1圖中所示的電路上的資料輸入之主動本質，該等DUT並不需要透過返回到探針卡之所有路徑上的場傳輸導線驅動信號。而且，它們可僅將該等資料信號驅動回到該等電路100資料輸入。

方塊924描述了電路100中的多個輸出驅動器可彼此電氣隔離。例如，如方塊928所示，來自測試器的測試通道可扇出為4個子通道。該隔離可由主動驅動器實現，主動驅動器展現一高輸入阻抗，因此將每個子通道與其他子通道上發生的電信號隔離。

類似地，方塊932顯示了該等資料輸入可藉在每個資料輸入線上使用主動輸入驅動器而彼此隔離。一旦並行讀取，資料可通過測試通道串列輸出。

依據本發明之一實施例，一並行讀取可以一1:4扇出實現，具有小於300微秒的時序精確度。這是與在相同的測試組態下需要十億分之一秒的目前電路相比較。

雖然本發明之各個實施例已被描述為用於實施本發明的方法或裝置，但是應明白的是，本發明可通過耦接於一電腦的程式碼實現，例如位於一電腦上的程式碼或可被電腦存取。例如，軟體及資料庫可被用以實施以上所討論的許多方法。因此，除了本發明以硬體實現的實施例之外，也注意到的是，該等實施例可通過使用包含一電腦可用媒體(具有在其內實施的一電腦可讀程式碼)的一製品實現，其致能本描述中所揭露的功能。因此，期望本發明之實施例也被考慮由本專利保護，以及它們的程式碼方法。此外，本發明之實施例可被實施為儲存在實質上任何類型的一電腦可讀記憶體中的程式碼，包括下列但不限於下列：RAM、ROM、磁媒體、光媒體或磁-光媒體。甚至較一般地，本發明之實施例可以軟體或硬體、或其等之任何組合實施，包括下列但不限於下列：在一通用處理器上執行的軟體、微碼、PLA或ASIC。

也提出本發明之實施例可實施為在一載波中實施的電腦信號以及通過一傳輸媒介傳播的信號(例如，電子及光學)。因此，以上討論的各種資訊可以一結構(例如一資料結構)被格式化，且通過一傳輸媒介作為一電信號被發射或儲存在一電腦可讀媒體上。

也應注意到的是，此處所闡述的許多結構、材料及動作可被闡述為用於執行一功能的裝置或用於執行一功能的步驟。因此，應注意到的是，此語言被授予涵蓋本說明書中所揭露的所有此等結構、材料或動作以及其等等效物，包括以參照方式併入的內容。

本發明之實施例的裝置及方法以及其附加優點被認為從本說明書可被理解。雖然以上描述是本發明之特定實施例的一完整描述，但是以上描述不應被認為限制由申請專利範圍所界定的本發明之範圍。

除了本發明以硬體實現的實施例之外，也注意到的是，該等實施例可通過使用包含一電腦可用媒體(具有在其內實施的一電腦可讀程式)的製品實現，其致能本說明書中所揭露的硬體之功能及製造。例如，這可能通過使用硬體描述語言(HDL)、暫存器傳輸語言(RTL)、VERILOG、VHDL或類似的程式化工具實現，如該項領域內具有通常知識者所理解的。由J.Bhasker、Star Galaxy Pr.寫的書“A Verilog HDL Primer”(1997年)提供與Verilog及HDL有關的較詳細的細節且以參照方式被併入以供其揭露的所有目的。因此提出由以上所描述的本發明之實施例實現的功能可以一核心表示，該核心可用於程式碼且作為積體電路之產生的部分被轉換為硬體。因此，期望以上表示的實施例也認為由本專利保護，以及其等的程式碼裝置。

100．．．電路

200．．．收發器區塊電路

300．．．參數測量單元

400．．．比較器電路

900．．．流程圖

904~936．．．步驟

第1A、1B及1C圖描述了依據本發明之一實施例的用於提供測試信號之主動扇出之一電路的一方塊圖；

第2圖描述了依據本發明之一實施例的用於一主動扇出電路的一收發器之一方區塊圖；

第3圖描述了依據本發明之一實施例的一參數測量單元電路之一方區塊圖；

第4圖描述了用於依據本發明之一實施例的一比較器電路；

第5圖描述了依據本發明之一實施例的ERR\信號之一輸出時序圖；

第6圖描述了依據本發明之一實施例的用於診斷交互通道耦接的一旁通電路；

第7圖描述了用於依據本發明之一實施例的一比較器電路；

第8圖描述了依據本發明之一實施例的自多個待測裝置提供並行輸出及輸入的一主動測試電路；以及

第9圖繪示依據本發明之一實施例的一種測試電路之方法。

Claims

一種積體電路，包含：一第一輸入端子，其用於在操作期間接收一輸入測試信號；多個輸入/輸出端子，其與該第一輸入端子耦接；其中該等輸入/輸出端子被組配成用以在並行輸出操作期間並行扇出該輸入測試信號作為個別輸出測試信號；其中該等輸入/輸出端子被組配成用以在並行輸入操作期間自多個待測裝置並行輸入多個測試回應信號；以及其中該等輸入/輸出端子中的每個在操作期間與其餘的多個輸入/輸出端子電氣隔離。
如申請專利範圍第1項所述之積體電路，其中該等輸入/輸出端子在操作期間藉主動元件與其餘的該等輸入/輸出端子電氣隔離。
如申請專利範圍第2項所述之積體電路，其中進一步包含多個主動驅動器，且該等主動驅動器中的每個將該等多個輸入/輸出端子中的一者耦接於該第一輸入端子。
如申請專利範圍第1項所述之積體電路，其中進一步包含：一儲存裝置，其與該等多個輸入/輸出端子耦接以將該等測試回應信號儲存為被儲存的測試回應信號。
如申請專利範圍第4項所述之積體電路，其中進一步包含：一串列輸出電路，其與該儲存裝置耦接且與該第一輸入端子耦接以通過該第一輸入端子來串列輸出該等被儲存的測試回應信號。
如申請專利範圍第1項所述之積體電路，其中進一步包含：多個參數測量電路，該等參數測量電路中的每個與該等輸入/輸出端子中的一者一起使用，其中該等多個參數測量電路被組配成用以允許在操作期間對該等輸入/輸出端子中的一者之獨立參數測量，同時與該等其餘的多個輸入/輸出端子隔離。
如申請專利範圍第1項所述之積體電路，其中該等多個輸入/輸出端子可組配用於非並行操作。
如申請專利範圍第1項所述之積體電路，其中進一步包含：一錯誤信號儲存裝置，用於對該等待測裝置儲存個別錯誤信號。
如申請專利範圍第1項所述之積體電路，其中該並行輸入在沒有增加額外測試時間下發生。
如申請專利範圍第1項所述之積體電路，其中該並行輸入提供一小於大約300微微秒(picosecond)的時序精確度。
如申請專利範圍第1項所述之積體電路，其中進一步包含一第二輸入端子。
如申請專利範圍第11項所述之積體電路，其中進一步包含：與該第二輸入端子耦接的第二多個輸入/輸出端子。
如申請專利範圍第1項所述之積體電路，其中進一步包含：一旁通電路，被組配成用以將該第一輸入端子僅與該等輸入/輸出端子中的一者耦接，同時將其餘的該等輸入/輸出端子與該第一輸入端子隔離。
如申請專利範圍第1項所述之積體電路，其中該等待測裝置是低功率裝置，沒有能力去驅動於具有一大於10英尺之長度的一導線上之一信號。
如申請專利範圍第1項所述之積體電路，其中該等輸入/輸出端子中的每個耦接於一個別輸入驅動器，且該個別輸入驅動器被組配成用以驅動自一待測裝置接收的信號。