CN2862045Y - 集成电路并行测试适配器 - Google Patents

Abstract

本实用新型提供了一种集成电路并行测试适配器，包括主机板、支架，其中主机板为多层板，其层间结构和线宽、线距符合阻抗匹配规则的规定；在所测试的各个芯片的地线之间具有隔离线，并且各个芯片的各对应I/O通道中，存在等长的I/O通道。本集成电路并行测试适配器可以配合不同的集成电路测试设备进行工作，适用面广。另一方面，在并行测试过程中，本实用新型能够有效分配测试资源，并采用有效的抗干扰和信号同步机制，从而确保了测试工作高速、准确。

Description

集成电路并行测试适配器

技术领域

本实用新型涉及一种集成电路测试适配器，尤其涉及一种可以同时对多个集成电路芯片进行并行测试的集成电路测试适配器，属于集成电路测试技术领域。

背景技术

随着数字集成电路的广泛应用，集成电路测试系统显得越来越重要。业内人士经过大量观察发现，测试基本上是集成电路生产过程中最大的瓶颈。由于集成电路生产过程中的芯片都要经过100％的测试，对于大批量的集成电路产品的测试来说，最重要的就是减少测试成本，也就是减少测试时间。在这样的背景下，人们提出了通过多测位并行测试的解决思路。

一般而言，进行集成电路测试所需要的硬件设备主要包括测试适配器、测试电路和测试针。其中测试适配器的作用在于将测试设备的系统资源如测试端口等分配到被测芯片的各个管脚上，它要把测试系统发出的各种测试信号完整地加载到被测芯片的相关管脚上，并把被测芯片的响应信号完整地传输给测试系统。因此，集成电路测试适配器的实质是集成电路测试设备与集成电路芯片之间的信号通道电路板。

当前，集成电路测试适配器已经成为测试系统的标准配置，国内外有各种各样的产品，例如申请号为200410015297.5的中国发明专利申请“用于测试贴片集成电路的适配器结构”就公开了一种用于测试贴片集成电路的适配器结构，其包括下板、与该下板匹配的上盖组件、以及探针，所述下板中间装有集成电路定位板和限位板，该限位板和下板均与测试线路板固定，所述定位板与限位板固定或活动连接，在该限位板和定位板上有与被测集成电路各导电点之间脚距相同的通孔，所述各探针的尾端穿越所述定位板和限位板上的各通孔与测试线路板电连接；将被测集成电路置于所述定位板中，被测集成电路的各导电点与所述各探针的头端电连接，从而通过探针可完成对被测集成电路各导电点的测试。但是，和其它许多现有的测试适配器一样，该适配器并不能提供并行测试的功能。

因此，根据实际工作的迫切需求，开发能够适应现有的多种测试设备，测试过程快速、准确的并行测试产品已经成为十分紧要的工作。

发明内容

本实用新型的目的在于针对现有技术的不足，提供一种适合于多种现有测试设备的集成电路并行测试适配器。该测试适配器可以实现测试资源的合理分配，并能实现多个管芯之间的相互隔离、信号同步。

为实现上述的发明目的，本实用新型采用下述的技术方案：

一种集成电路并行测试适配器，包括主机板、支架，其特征在于：

所述主机板为多层板；

表层导线的宽度以及到其参考地平面的高度符合式(1)所确定的关系：

$\mathrm{Zo}=\frac{87}{\mathrm{Er}+1.41}\mathrm{Ln}\left[\frac{5.98h}{0.8w+t}\right]---\left(1\right);$

非表面层导线的宽度以及到其参考地平面的高度符合式(2)所确定的关系：

$\mathrm{Zo}=\frac{60\mathrm{Ln}\left[\frac{1.9(2h+t)}{0.8w+t}\right]}{\sqrt{\mathrm{Er}}}---\left(2\right);$

其中，Zo为信号的特征阻抗，Er为介电常数、w为导线宽度、t为所述主机板的厚度，h为导线到其参考地平面的高度；

在所测试的各芯片的地线之间具有隔离线；

所述各芯片的各对应I/O通道中，存在等长的I/O通道。

所述等长的I/O通道为CLK信号测试通道。

所述主机板中，相邻各层的信号线之间不重叠

所述主机板中，相邻各层的信号线之间没有交叉，且上下对称。

本实用新型所述的集成电路并行测试适配器可以配合不同的集成电路测试设备进行工作，适用面广。另一方面，在并行测试过程中，本实用新型能够有效分配测试资源，并采用有效的抗干扰和信号同步机制，从而确保了测试工作高速、准确。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步的说明。

图1为现有的Teradyne J750数字信号测试系统的通道排列图。

图2为本实用新型所述的测试适配器的芯片布局图。

图3为微波传输带技术(Microstrip Technology)的示意图。

图4为带状线传输带技术的示意图。

图5为布好信号线的主机板的局部放大图。

具体实施方式

本集成电路并行测试适配器与通常的集成电路测试适配器一样，具有主机板、支架等基本测试元件。这些都是本领域一般技术人员所熟知的，在此就不赘述了。

在实际测试工作中，往往会采用各种不同类型的测试设备，而各集成电路测试设备的机头形状各异，所以其引出的测试通道及电源位置不尽相同，但大体上主要有两种形式：一种是方形或长方形的，通道及电源分布在上下两边，如Teradyne的J750、Agilent的SOC93000测试系统；另一种为环型排列，如Teradyne的J971、Credence的Quatatl等。本集成电路测试适配器的主机板与所使用的测试设备的机头相对应，其外形上可以是方形的，也可以是圆形的。下面就以一个实际测试系统所使用的集成电路测试适配器为例展开说明。

图1为Teradyne的J750数字信号测试系统的通道排列图。其中，SLOT0至SLOT7为高速I/O数字测试通道，其最高频率可达100兆赫兹，分别排列在测试机的上下两端；SLOT16、17、19、20为模拟测试通道，SLOT18为测试时钟基准板，SLOT21至SLOT24为测试机电源通道，他们位于测试机的中部。

上面已经提到，集成电路测试适配器要与测试设备的机头相配合，因此如图2所示，本集成电路测试适配器要首先确定芯片的数字和模拟I/O管脚数目以及电源的分配情况，并根据实际的通道数进行芯片在适配器板上的布局。其布局所遵循的规则是：尽量使芯片处于板子的中间位置，以保证所有信号线的长度差别不会很大，如果芯片有模拟通道，则需要将模拟部分尽可能靠近中间偏下的位置，以保证模拟信号传输的路径尽量短。如果芯片有外围的连接电路，则必须将这些电路置于芯片周围，但不能超出测试机允许的器件放置范围。

在进行集成电路并行测试的工作中，主要的技术难题在于实现抗干扰布线，并确保多通道的测试信号具有良好的一致性。为此，本实用新型采用了地线隔离、阻抗匹配和等长设计方案，这也是本实用新型主要的发明点所在。

下面就对上述的发明内容展开具体的说明。

本实用新型按照阻抗匹配的原理进行层间结构的定义及线宽线距的计算，具体计算公式如下：

参照图3所示，基于微波传输带技术(Microstrip Technology)的计算方法为：

$\mathrm{Zo}=\frac{87}{\sqrt{\mathrm{Er}+1.41}}\mathrm{Ln}\left[\frac{5.98h}{0.8w+t}\right]---\left(1\right)$

基于微波传输带技术计算特征阻抗主要应用于表面层布线。其中，公式(1)中Zo为信号的特征阻抗，与其相关的参数有介质的介电常数Er、导线宽度w、厚度t以及导线到其参考地平面的高度h。由于PCB加工厂所用的板材多为FR-4，其介电常数基本固定，另一方面，导线厚度也是固定的，所以在安排PCB的层间结构时可以调整的参数只有w和h。在配合整板厚度和板材的基本厚度的情况下，尽可能使导线宽度加大，因为测试机到芯片的距离是比较远的，导线长度的加大会导致到线上的寄生电容和电感值加大，在高频的情况下这些寄生电容和电感会大大影响信号的传输质量。

参照图4所示，基于带状线传输带技术的计算方法为：

$\mathrm{Zo}=\frac{60\mathrm{Ln}\left[\frac{1.9(2h+t)}{0.8w+t}\right]}{\sqrt{\mathrm{Er}}}---\left(2\right)$

公式(2)中的参数含义与公式(1)中完全相同。带状线传输带技术与微波传输带技术的主要区别就是传输线的上下都有其参考的地平面，由于两层地平面的隔离作用，致使其受外界的干扰会明显的小于表层的信号，但在传输的延迟上，其每英寸的延时会达到200ps左右，这个值远大于表层线的50ps。

在地线隔离方面，本实用新型在铺地之前用隔离线将各个芯片的地线及其各自的测试设备资源分开。此时注意测试机的通道分配情况，让每个芯片的I/O管脚应该与测试设备不同通道板连接，以便割地的方便。由于测试设备中所有I/O通道的地是在系统内部接的地，所以被测器件的地也应象数字通道一样接到测试设备引出的GND点，这样系统才会以其内部的地为基准来调节芯片的地，使其置为实际的“0”点。

对于集成电路芯片而言，芯片的CLK等高频管脚等是特别需要关注的信号。因此，在本实用新型中，对于这些需要特别关注的信号，在两个芯片之间要做I/O通道等长设计，即连接到各芯片的某些I/O通道要保持等长。

图5为布好信号线的主机板的局部放大图。作为一个优选的情况，相邻层的信号线不重叠，同时，为了保证特征阻抗的连续性，相邻层的信号线不发生交叉，并且布线时上下对称，这样就能保证主机板加工时的整体平整度。

上面对本实用新型所述的集成电路并行测试适配器进行了详细的说明。对于本技术领域的一般技术人员来说，在不背离本实用新型所述技术方案的精神和权利要求范围的情况下对它进行的各种显而易见的改变都在本实用新型的保护范围之内。

Claims (4)

1.一种集成电路并行测试适配器，包括主机板、支架，其特征在于：

所述主机板为多层板；

表层导线的宽度以及到其参考地平面的高度符合式(1)所确定的关系：

$\mathrm{Zo}=\frac{87}{\sqrt{\mathrm{Er}+1.41}}\mathrm{Ln}\left[\frac{5.98h}{0.8w+t}\right]---\left(1\right);$

非表面层导线的宽度以及到其参考地平面的高度符合式(2)所确定的关系：

$\mathrm{Zo}=\frac{60\mathrm{Ln}\left[\frac{1.9(2h+t)}{0.8w+t}\right]}{\sqrt{\mathrm{Er}}}---\left(2\right);$

其中，Zo为信号的特征阻抗，Er为介电常数、w为导线宽度、t为所述主机板的厚度，h为导线到其参考地平面的高度；

在所测试的各芯片的地线之间具有隔离线；

所述各芯片的各对应I/O通道中，存在等长的I/O通道。

2.如权利要求1所述的集成电路并行测试适配器，其特征在于：

所述等长的I/0通道为CLK信号测试通道。

3.如权利要求1所述的集成电路并行测试适配器，其特征在于：

所述主机板中，相邻各层的信号线之间不重叠。

4.如权利要求1所述的集成电路并行测试适配器，其特征在于：

所述主机板中，相邻各层的信号线之间没有交叉，且上下对称。

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