WO2018074646A1 - 전자파 임피던스 측정 장치 및 전자파 임피던스 교정 방법 - Google Patents

전자파 임피던스 측정 장치 및 전자파 임피던스 교정 방법 Download PDF

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홍영표
구현지
강노원
이동준
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한국표준과학연구원
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    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors

Definitions

  • the present invention relates to an electromagnetic impedance measuring apparatus, and more particularly, to an impedance measuring apparatus and a calibration method based on Thru-Reflect-Line (TRL) calibration.
  • TRL Thru-Reflect-Line
  • PCB printed circuit board
  • IC semiconductor-based integrated chip
  • the electrical characteristics of the device are represented by network parameters such as impedance (Z), admittance (Y), scattering parameter (S), or ABCD parameter.
  • Z impedance
  • Y admittance
  • S scattering parameter
  • ABCD ABCD parameter
  • US registered patent 7124049 discloses a calibration using a network analyzer. However, US registered patent 7124049 is difficult to apply to multilayer substrates including vias.
  • the technical problem to be solved by the present invention is to provide a method for accurately evaluating the elements (transmission lines, circuits and elements) to be measured by precisely calibrating the impedance of a transmission line including a discontinuity point (via).
  • the network analyzer for measuring the scattering parameter according to the frequency including the first port and the second port; And a multi-layered substrate including at least three conductive layers including at least a top layer, a bottom layer, and an intermediate layer, vias coaxially connected to the first port and the second port, the vias connecting the conductive layers. do.
  • the multilayer substrate may include a test sample disposed between the uppermost layer and the lowermost layer; Through calibration sample disposed between the top layer and the bottom layer; A reflective calibration sample disposed between the top layer and the bottom layer; And a line calibration sample disposed between the uppermost layer and the lowermost layer.
  • the test sample, through calibration sample, reflection calibration sample, and line calibration sample are each connected by a first error box and a second error box including the vias of the same structure.
  • the multilayer substrate is a four-layer printed circuit board, and the multilayer substrate includes first to fourth conductive layers from below.
  • Each of the first error box and the second error box includes a first conductive pattern in which the first conductive layer is grounded, a second conductive layer includes a lower signal pattern, and the third conductive layer includes the first conductive pattern.
  • a third conductive pattern extending and grounded in parallel with the first conductive pattern, and the fourth conductive layer including an upper signal pattern extending in parallel with the first conductive pattern.
  • the upper signal pattern is connected to the lower signal pattern through a first via.
  • the lower signal pattern of the first error box may be connected to each other with the lower signal pattern of the second error box.
  • the lower signal pattern of the first error box is connected to an upper auxiliary pattern disposed in the first conductive pattern, the second conductive pattern, and the fourth conductive layer. It may be connected via a second via.
  • the lower signal pattern of the first error box has a predetermined distance (L) from the lower signal pattern of the second error box to provide a phase difference with each other. Can be connected.
  • the electromagnetic impedance calibration method includes a test sample, a through calibration sample, and a reflection including vias in a multilayer substrate and connected through a first error box connected to a first port and a second error box connected to a second port.
  • Each of the through calibration sample, the reflection calibration sample, and the line calibration sample is measured through a network analyzer through a scatter scattering parameter S M Thru , a measured scatter scattering parameter S M Reflect , and a measured line scattering parameter S Measuring each M Line );
  • the first error box and the second error box using the measured through scattering parameter S M Thru , the measured reflection scattering parameter S M Reflect , and the measured line scattering parameter S M Line .
  • Calculating error terms constituting a Measuring a test sample scattering parameter (S M DUT ) measured by the test sample through the network analyzer; And configuring the measured test sample scattering parameter S M DUT of the test sample and the first error box and the second error box using the error terms constituting the first error box and the second error box. Extracting a scattering parameter S DUT of the test sample using terms.
  • calculating error terms constituting the first error box and the second error box may include measuring the measured through scattering parameter S M Thru and the measured reflecting scattering parameter ( S M Reflect ), and the measured line scattering parameter (S M Line ) is measured through a scatter scattering transmission parameter (T M Thru ), a measured reflection scattering transmission parameter (T M Reflect ), and a measured line scattering transmission parameter ( T M Line ) respectively; And the measured through scattering transmission parameter T M Thru , the measured reflection scattering transmission parameter T M Reflect , and the measured line scattering transmission parameter T M Line are calculated using the following equation. Calculating terms.
  • e 00 is the integrity of the first error box
  • e 33 is the integrity of the second error box
  • e 11 is the first port match
  • e 22 is the second port match
  • e 11 e 32 is transmission tracking, Is the determinant of the error matrix of the first error box, May be the determinant of the error matrix of the second error box.
  • test sample through calibration sample, reflect calibration sample, and line calibration sample may be disposed on the same substrate.
  • the impedance characteristic of the device connected to the multilayer substrate through vias can be precisely calibrated.
  • FIG. 1 is a conceptual diagram illustrating an electromagnetic impedance measuring apparatus according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an equivalent circuit diagram and a geometry of the first error box, the test sample, and the second error box.
  • 3 is a cross-sectional view illustrating the structure of the substrate.
  • FIG. 4 is a circuit diagram of a TRL calibration sample and a test sample of the electromagnetic impedance measuring apparatus of FIG. 1.
  • FIG. 5 is a conceptual diagram illustrating a calculation method of the electromagnetic impedance measuring method.
  • FIG. 6 is a plan view showing a TRL calibration sample and a test sample.
  • 7A is a plan view of the first to fourth conductive layers of the first sample.
  • FIG. 7B is a cross-sectional view taken along the line AA ′ of FIG. 7A.
  • 8A is a plan view in which the first to fourth conductive layers of the second sample are developed side by side.
  • FIG. 8B is a cross-sectional view taken along the line BB ′ of FIG. 8A.
  • 9A is a plan view in which the first to fourth conductive layers of the third sample are developed side by side.
  • FIG. 9B is a cross-sectional view taken along the line CC ′ of FIG. 9A.
  • 10A is a plan view in which the first to fourth conductive layers of the fourth sample are developed side by side.
  • FIG. 10B is a cross-sectional view taken along the line D-D 'of FIG. 10A.
  • the multilayer printed circuit board may have an interconnect structure including microstriplines and striplines through vias.
  • Multilayer PCBs are widely used for miniaturization because they can utilize PCB area efficiently.
  • a four-layer substrate structure combining a micro stripline structure having a ground layer and a signal layer and a stripline structure having a signal layer between a pair of ground layers may be used.
  • TRL Through-Reflect-Line
  • test samples for calibration were fabricated and evaluated on the same multilayer PCB substrate.
  • TRL Through-Reflect-Line
  • the first error box and the second error box respectively connected to both sides of the DUT were modeled as an 8-term error model.
  • the eighth error model may provide accurate calibration by simultaneously forming a TRL (Through-Reflect-Line) calibration sample and a test sample formed on a multilayer PCB substrate.
  • FIG. 1 is a conceptual diagram illustrating an electromagnetic impedance measuring apparatus according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an equivalent circuit diagram and a geometry of the first error box, the test sample, and the second error box.
  • 3 is a cross-sectional view illustrating the structure of the substrate.
  • FIG. 4 is a circuit diagram of a TRL calibration sample and a test sample of the electromagnetic impedance measuring apparatus of FIG. 1.
  • FIG. 5 is a conceptual diagram illustrating a calculation method of the electromagnetic impedance measuring method.
  • FIG. 6 is a plan view showing a TRL calibration sample and a test sample.
  • the electromagnetic impedance measuring apparatus 100 includes a network analyzer 70 measuring scattering parameters according to a frequency including a first port and a second port; And three or more conductive layers including vias connected to the first port and the second port by a coaxial cable 72 and connecting vias, and including at least a top layer, a bottom layer, and an intermediate layer. And a substrate 90.
  • the characteristic impedance of the coaxial cable 72 may be 50 ohms.
  • One end of the coaxial cable 72 may be connected to the first port and the second port of the network analyzer, respectively.
  • the other end of the coaxial cable may be connected to a high frequency probe.
  • the high frequency probe has three probes and may be a three-terminal probe of a ground-signal-ground structure.
  • the high frequency probe may be connected to a pad of a coplanar waveguide structure.
  • the multilayer substrate 90 may include a test sample 162 disposed between the uppermost layer and the lowermost layer; Through calibration sample (62a) disposed between the top layer and the bottom layer; A reflective calibration sample 62c disposed between the uppermost layer and the lowermost layer; And a line calibration sample 62b disposed between the uppermost layer and the lowermost layer.
  • Each of the test sample 162, the through calibration sample 62a, the reflection calibration sample 62c, and the line calibration sample 62b includes the first error box 64 and the second error box including the vias having the same structure. Connected by 66.
  • the first sample 60a includes a through calibration sample 62a, a first error box 64, and a second error box 66.
  • the second sample 60b includes a line calibration sample 62b, a first error box, and a second error box.
  • the third sample 60c includes a reflection calibration sample 62c, a first error box, and a second error box.
  • the fourth sample 60d includes a test sample 162, a first error box, and a second error box.
  • the first to fourth samples 60a to 60d are formed on the same printed circuit board or semiconductor substrate.
  • Scattering parameters or S-parameters (elements of the scattering matrix) describe the electrical properties of the electrical network.
  • S 11 means a reflection coefficient at the first port.
  • Scattering Transfer parameters or T-parameters may be converted from Scattering parameters as follows.
  • the device to be measured (DUT or test sample) is connected by a first error box 64 with vias and a second error box 66 with vias.
  • the scattering-parameters (or error parameters, S X , S Y ) of the first and second error boxes 64, 66 are given as follows.
  • Scattering-parameters (or error parameters S X , S Y ) of the first and second error boxes 64, 66 may be converted into T-parameters T X , T Y as follows.
  • the measured T-parameter T M is given by the first error box 64 and the second error box 66 from the T-parameter T of the actual device as follows.
  • e 00 is the integrity of the first error box
  • e 33 is the integrity of the second error box
  • e 11 is the first port match
  • e 22 is the second port match
  • e 11 e 32 is transmission tracking
  • the electromagnetic impedance calibration method includes a test sample, a through calibration sample, and a reflection including vias in a multilayer substrate and connected through a first error box connected to a first port and a second error box connected to a second port. Reflect calibration samples and line calibration samples are provided. The structure of the test sample, through calibration sample, reflect calibration sample, and line calibration sample will be described later.
  • Each of the through calibration sample, the reflection calibration sample, and the line calibration sample is measured through a network analyzer through a scatter scattering parameter S M Thru , a measured scatter scattering parameter S M Reflect , and a measured line scattering parameter S Measure each M Line (SS10).
  • the first error box and the second line are measured using the measured through scattering parameter S M Thru , the measured reflecting scattering parameter S M Reflect , and the measured line scattering parameter S M Line . Error terms constituting the error box are calculated (SS30a).
  • the through scatter propagation parameter T Thru the reflection scatter propagation parameter T Refelct , and the line scatter propagation parameter T Line are It is converted from the given S-parameters as follows and calculated respectively.
  • ⁇ is the reflection coefficient
  • ⁇ is the propagation constant
  • l is the length of the line.
  • Error terms of the error box of 8-term may be determined.
  • the measured line scatter transmission parameter (T M Line ) the measured through scatter transmission parameter (T M Thru ) and Equation 5, e 00 , e 33 , e 10 e 01 / e 11 , e 32 e 23 / e 22 is obtained (SS31).
  • e 11 and e 22 are calculated using the measured through scattering transmission parameter T M Thru , the measured reflection scattering transmission parameter T M Reflect , and Equation 5 (SS32).
  • e 10 e 01 is obtained using e 11 and e 10 e 01 / e 11 .
  • e 32 e 23 is obtained using e 22 and e 32 e 23 / e 22 (SS33).
  • the test sample may be calibrated (SS40). Specifically, the test sample is measured by the test sample scattering parameter (S M DUT ) measured through the network analyzer 70 (SS42). The measured test sample scattering parameter S M DUT may be converted to the measured test sample scattering transfer parameter T M DUT for calculation (SS44).
  • test sample scattering-delivery parameter T DUT
  • S M DUT measured test sample scattering parameter
  • T M DUT measured test sample scattering-delivery parameter
  • the scattering-transmission parameter T DUT may be converted into a scattering parameter S DUT and displayed (SS54).
  • the electromagnetic impedance calibration method may be performed as follows.
  • Each of the through calibration sample, the reflection calibration sample, and the line calibration sample is measured through a network analyzer through a scatter scattering parameter S M Thru , a measured scatter scattering parameter S M Reflect , and a measured line scattering parameter S Measuring each M Line ) (S10);
  • the first error box and the second error box using the measured through scattering parameter S M Thru , the measured reflection scattering parameter S M Reflect , and the measured line scattering parameter S M Line .
  • Calculating error terms constituting the block (SS30); Measuring the test sample scattering parameter S M DUT measured by the network analyzer (SS40); And configuring the measured test sample scattering parameter S M DUT of the test sample and the first error box and the second error box using the error terms constituting the first error box and the second error box. Extracting the scattering parameter S DUT of the test sample using terms (SS50).
  • test sample through calibration sample, reflect calibration sample, and line calibration sample may be disposed on the same substrate.
  • Through-reflect-line (TRL) calibration sample includes a through calibration sample 62a, a reflection calibration sample 62c, and a line calibration sample 62b.
  • the multilayer substrate 90 may include a test sample 162 disposed between the uppermost layer and the lowermost layer; Through calibration sample (62a) disposed between the top layer and the bottom layer; A reflective calibration sample 62c disposed between the uppermost layer and the lowermost layer; And a line calibration sample 62b disposed between the uppermost layer and the lowermost layer.
  • Each of the test sample 162, the through calibration sample 62a, the reflection calibration sample 62c, and the line calibration sample 62b includes the first error box 64 and the second error box including the vias having the same structure. Connected by 66.
  • the multilayer substrate 90 may be a four-layer printed circuit board.
  • the multilayer substrate 90 may include first to fourth conductive layers 10, 20, 30, and 40 from below.
  • the first dielectric layer 10a may be disposed between the first conductive layer 10 and the second conductive layer 20.
  • a second dielectric layer 20a may be disposed between the second conductive layer 20 and the third conductive layer 30.
  • a third dielectric layer 30a may be disposed between the third conductive layer 30 and the fourth conductive layer 40.
  • 7A is a plan view in which the first to fourth conductive layers of the first sample are developed side by side.
  • FIG. 7B is a cross-sectional view taken along the line AA ′ of FIG. 7A.
  • the first sample 60a includes a through calibration sample 62a, a first error box 64, and a second error box 66.
  • Each of the first error box 64 and the second error box 66 includes the first conductive pattern 11 grounded on the first conductive layer 10, and the second conductive layer 20 includes
  • the third conductive layer 30 includes a lower signal pattern 21, the third conductive layer 30 extends in parallel with the first conductive pattern and is grounded, and the fourth conductive layer 40 includes: It may include an upper signal pattern 41 extending in parallel with the first conductive pattern.
  • the upper signal pattern 41 may be connected to the lower signal pattern 21 through a first via 42.
  • the upper auxiliary conductive pattern 43 parallel to the upper signal pattern 41 may function as a pad that the probe of the high frequency probe contacts.
  • the lower signal pattern 21 of the first error box 64 is the lower part of the second error box 64 in an arrangement plane in which a second conductive layer is disposed.
  • the signal pattern 21 may be connected to each other.
  • 8A is a plan view in which the first to fourth conductive layers of the second sample are developed side by side.
  • FIG. 8B is a cross-sectional view taken along the line BB ′ of FIG. 8A.
  • the second sample 60b includes a line calibration sample 62b, a first error box, and a second error box.
  • Each of the first error box 64 and the second error box 66 includes the first conductive pattern 11 grounded on the first conductive layer 10, and the second conductive layer 20 includes
  • the third conductive layer 30 includes a lower signal pattern 21, the third conductive layer 30 extends in parallel with the first conductive pattern and is grounded, and the fourth conductive layer 40 includes: It may include an upper signal pattern 41 extending in parallel with the first conductive pattern.
  • the upper signal pattern 41 may be connected to the lower signal pattern 21 through a first via 42.
  • the upper auxiliary conductive pattern 43 parallel to the upper signal pattern 41 may function as a pad that the probe of the high frequency probe contacts.
  • the lower signal pattern 21 of the first error box 64 is the lower signal pattern of the second error box 66 in an arrangement plane in which a second conductive layer is disposed. 21 and may be connected to each other to provide a phase difference with a predetermined distance L.
  • 9A is a plan view in which the first to fourth conductive layers of the third sample are developed side by side.
  • FIG. 9B is a cross-sectional view taken along the line CC ′ of FIG. 9A.
  • the third sample 60c includes a reflection calibration sample 62c, a first error box, and a second error box.
  • Each of the first error box 64 and the second error box 66 includes the first conductive pattern 11 grounded on the first conductive layer 10, and the second conductive layer 20 includes
  • the third conductive layer 30 includes a lower signal pattern 21, the third conductive layer 30 extends in parallel with the first conductive pattern and is grounded, and the fourth conductive layer 40 includes: It may include an upper signal pattern 41 extending in parallel with the first conductive pattern.
  • the upper signal pattern 41 may be connected to the lower signal pattern 21 through a first via 42.
  • the upper auxiliary conductive pattern 43 parallel to the upper signal pattern 41 may function as a pad that the probe of the high frequency probe contacts.
  • the lower signal pattern 21 of the first error box 64 is formed on the first conductive pattern 11, the second conductive pattern 21, and the fourth conductive layer.
  • the second auxiliary pattern 44 may be connected to the upper auxiliary pattern 44 through the second via 45.
  • 10A is a plan view in which the first to fourth conductive layers of the fourth sample are developed side by side.
  • FIG. 10B is a cross-sectional view taken along the line D-D 'of FIG. 10A.
  • the fourth sample 60c includes a test sample 162, a first error box, and a second error box.
  • Each of the first error box 64 and the second error box 66 includes the first conductive pattern 11 grounded on the first conductive layer 10, and the second conductive layer 20 includes
  • the third conductive layer 30 includes a lower signal pattern 21, the third conductive layer 30 extends in parallel with the first conductive pattern and is grounded, and the fourth conductive layer 40 includes: It may include an upper signal pattern 41 extending in parallel with the first conductive pattern.
  • the upper signal pattern 41 may be connected to the lower signal pattern 21 through a first via 42.
  • the upper auxiliary conductive pattern 43 parallel to the upper signal pattern 41 may function as a pad that the probe of the high frequency probe contacts.
  • the test sample 162 may be any device for measuring electrical characteristics, and may include a passive element such as a resistor, a capacitor, an inductor, a filter, or an active element by a combination thereof.
  • the first to fourth samples 60a to 60d may be formed on the same printed circuit board or semiconductor substrate.

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Abstract

본 발명은 전자파 임피던스 측정 장치를 제공한다. 이 전자파 임피던스 측정 장치는 제1 포트 및 제2 포트를 포함하는 주파수에 따라 산란 파라미터를 측정하는 네트워크 분석기; 및 상기 제1 포트 및 제2 포트에 동축 케이블로 연결되고, 도전층 사이를 연결하는 비아를 포함하고, 적어도 최상부층 및 최하부층, 중간층을 포함하는 3층 이상의 도전층을 포함하는 다층 기판을 포함한다. 상기 다층 기판은, 상기 최상부층과 상기 최하부층 사이에 배치된 테스트 시료; 상기 최상부층과 상기 최하부층 사이에 배치된 쓰루(Through) 교정 시료; 상기 최상부층과 상기 최하부층 사이에 배치된 반사(Reflect) 교정 시료; 및 상기 최상부층과 상기 최하부층 사이에 배치된 라인(Line) 교정 시료;를 포함한다. 상기 테스트 시료, 쓰루 교정 시료, 반사 교정 시료, 및 라인 교정 시료 각각은 동일한 구조의 상기 비아를 포함하는 제1 에러 박스 및 제2 에러 박스에 의하여 연결된다.

Description

전자파 임피던스 측정 장치 및 전자파 임피던스 교정 방법
본 발명은 전자파 임피던스 측정 장치에 관한 것으로, 더 구체적으로 TRL(Thru-Reflect-Line) 교정에 기반한 임피던스 측정 장치 및 교정 방법에 관한 것이다.
집적도가 높은 PCB(printed circuit board) 회로 및 반도체 기반의 IC(integrated chip) 설계에서는 칩의 면적을 줄이기 위해 불가피하게 다층구조가 활용된다. 일반적으로 불연속점( 또는 비아)를 통하여 층간 연결이 수행된다. 고속 반도체 집적 회로의 경우, 전기적 특성을 측정하고자 하는 시료(예. 전송선로, 소자, 회로)가 측정지점과 멀리 떨어져 있다.
불연속점( 또는 비아)를 포함하는 전송선로 설계 및 제작의 경우, 임피던스 부정합에 기인하여, 측정하고자 하는 시료의 임피던스 또는 산란 파라미터가 독립적으로 측정되기 어렵다. 동작주파수가 수십 GHz 이상으로 증가함에 따라 임피던스 부정합 문제는 더욱 심각해진다.
전송 선로에서, 소자의 전기적 특성은 임피던스(Z), 어드미턴스(Y), 산란 파라미터(S), 또는 ABCD 파라미터와 같은 네트워크 파라미터로 표시된다. 그러나, 주파수가 증가함에 따라, 측정하고자하는 시료(Device Under Test; DUT)와 실제 측정 지점 사이에 거리에 의하여, 정확한 네트워크 파라미터의 측정이 어렵다.
따라서, 측정하고자 하는 시료(Device Under Test; DUT)를 정확히 평가하기 위해서는 에러 항(Error term)을 제거한 측정결과를 얻어야 하며, 이를 위해서는 정교한 교정(calibration)이 필요하다.
미국 등록 특허 7124049는 네트워크 분석기를 사용하여 교정하는 방법이 개시된다. 그러나, 미국 등록 특허 7124049는 비아를 포함하는 다층 기판에 적용되기 어렵다.
본 발명의 해결하고자 하는 기술적 과제는 불연속점(비아)를 포함한 전송선로의 임피던스를 정밀 교정함으로써, 측정하고자 하는 소자(전송선로, 회로 및 소자)를 정확히 평가하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 전자파 임피던스 측정 장치는, 제1 포트 및 제2 포트를 포함하는 주파수에 따라 산란 파라미터를 측정하는 네트워크 분석기; 및 상기 제1 포트 및 제2 포트에 동축 케이블로 연결되고, 도전층 사이를 연결하는 비아를 포함하고, 적어도 최상부층 및 최하부층, 중간층을 포함하는 3층 이상의 도전층을 포함하는 다층 기판을 포함한다. 상기 다층 기판은, 상기 최상부층과 상기 최하부층 사이에 배치된 테스트 시료; 상기 최상부층과 상기 최하부층 사이에 배치된 쓰루(Through) 교정 시료; 상기 최상부층과 상기 최하부층 사이에 배치된 반사(Reflect) 교정 시료; 및 상기 최상부층과 상기 최하부층 사이에 배치된 라인(Line) 교정 시료;를 포함한다. 상기 테스트 시료, 쓰루 교정 시료, 반사 교정 시료, 및 라인 교정 시료 각각은 동일한 구조의 상기 비아를 포함하는 제1 에러 박스 및 제2 에러 박스에 의하여 연결된다.
본 발명의 일 실시예에 있어서, 상기 다층 기판은 4층 인쇄회로 기판이고, 상기 다층 기판은 하부로부터 제1 내지 제4 도전층을 포함한다. 상기 제1 에러 박스 및 제2 에러 박스 각각은, 상기 제1 도전층은 접지된 제1 도전 패턴을 포함하고, 상기 제2 도전층은 하부 신호 패턴을 포함하고, 상기 제3 도전층은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴을 포함하고, 상기 제4 도전층은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴을 포함한다. 상기 상부 신호 패턴은 상기 하부 신호 패턴과 제1 비아를 통하여 연결된다.
본 발명의 일 실시예에 있어서, 상기 쓰루(Through) 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은 상기 제2 에러 박스의 상기 하부 신호 패턴과 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반사 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은 상기 제1 도전 패턴, 제2 도전 패턴, 및 상기 제4 도전층에 배치된 상부 보조 패턴에 제2 비아를 통하여 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 라인 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은 상기 제2 에러 박스의 상기 하부 신호 패턴과 소정의 거리(L)을 가지고 위상차를 제공하도록 서로 연결될 수 있다.
본 발명의 일 실시예에 따른 전자파 임피던스 교정 방법은 다층 기판에 비아를 포함하고 제1 포트에 연결된 제1 에러 박스 및 제2 포트에 연결된 제2 에러 박스를 통하여 연결된 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료를 제공하는 단계; 상기 쓰루 교정 시료, 상기 반사 교정 시료, 및 라인 교정 시료 각각을 네트워크 분석기를 통하여 측정된 쓰루 산란 파라미터(SM Thru), 측정된 반사 산란 파라미터(SM Reflect), 및 측정된 라인 산란 파라미터(SM Line)를 각각 측정하는 단계; 상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)를 이용하여 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계; 상기 테스트 시료를 상기 네트워크 분석기를 통하여 측정된 테스트 시료 산란 파라미터(SM DUT)를 측정하는 단계; 및 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 상기 에러 항들을 이용하여 테스트 시료의 측정된 테스트 시료 산란 파라미터(SM DUT)과 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 항들을 이용하여 상기 테스트 시료의 산란 파라미터(SDUT)를 추출하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계는, 상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)을 측정된 쓰루 산란 전달 파라미터(TM Thru), 측정된 반사 산란 전달 파라미터(TM Reflect), 및 측정된 라인 산란 전달 파리미터(TM Line)로 각각 변환하는 단계; 및 상기 측정된 쓰루 산란 전달 파라미터(TM Thru), 상기 측정된 반사 산란 전달 파라미터(TM Reflect), 및 상기 측정된 라인 산란 전달 파라미터(TM Line)를 다음의 식을 이용하여 연산하여 에러 항들을 산출하는 단계를 포함한다.
Figure PCTKR2016012116-appb-I000001
e00는 제1 에러박스의 디렉티비티(directivity)이고, e33는 제2 에러박스의 디렉티비티(directivity)이고, e11은 제1 포트 매치이고, e22는 제2 포트 매치이고,
e11e32는 트랜스미션 트랙킹(transmission tracking)이고,
Figure PCTKR2016012116-appb-I000002
는 제1 에러 박스의 에러 매트릭스의 디터미넌트(determinant)이고,
Figure PCTKR2016012116-appb-I000003
는 제2 에러 박스의 에러 매트릭스의 디터미넌트일 수 있다.
본 발명의 일 실시예에 있어서, 상기 에러 항들을 산출하는 단계는, 상기 측정된 라인 산란 전달 파리미터(TM Line) 및 상기 측정된 쓰루 산란 전달 파라미터(TM Thru)을 이용하여, e00, e33, e10e01/e11, e32e23/e22를 산출하는 단계; 상기 측정된 쓰루 산란 전달 파라미터(TM Thru) 및 상기 측정된 반사 산란 전달 파라미터(TM Reflect)를 이용하여 e11과 e22를 산출하는 단계; e11과 e10e01/e11을 이용하여 e10e01을 구하고, e22와 e32e23/e22을 이용하여, e32e23을 구하는 단계; 및 e10e32은 다음의 식을 이용하여 구하는 단계를
Figure PCTKR2016012116-appb-I000004
포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료는 동일한 기판에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 다층 기판에 비아를 통하여 연결된 소자의 임피던스 특성을 정밀하게 교정할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자파 임피던스 측정 장치를 설명하는 개념도이다.
도 2는 제1 에러 박스, 테스트 시료, 및 제2 에러 박스를 설명하는 등가회로도와 기하학적 구조를 설명하는 도면이다.
도 3은 기판의 구조를 설명하는 단면도이다.
도 4는 도 1의 전자파 임피던스 측정 장치의 TRL 교정 시료 및 테스트 시료를 회로적으로 표시한 도면이다.
도 5는 전자파 임피던스 측정 방법의 연산 방법을 설명하는 개념도이다.
도 6은 TRL 교정 시료 및 테스트 시료를 나타내는 평면도이다.
도 7a는 제1 시료의 제1 내지 제4 도전층을 나타내는 평면도이다.
도 7b는 도 7a의 A-A' 선을 따라 자른 단면도이다.
도 8a는 제2 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 8b는 도 8a의 B-B' 선을 따라 자른 단면도이다.
도 9a는 제3 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 9b는 도 9a의 C-C' 선을 따라 자른 단면도이다.
도 10a는 제4 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 10b는 도 10a의 D-D' 선을 따라 자른 단면도이다.
62a: 쓰루 교정 시료
62b: 라인 교정 시료
62c: 반사 교정 시료
64: 제1 에러 박스
66: 제2 에러 박스
70: 네트워크 분석기
72: 동축 케이블
162: 테스트 시료
다층 인쇄회로기판(PCB)는 비아(Via)를 통해 마이크로스트립라인 및 스트립라인을 포함하는 상호 연결 구조를 구비할 수 있다. 다층 PCB는 PCB 면적을 효율적으로 이용할 수 있으므로 소형화를 위하여 널리 사용된다.
다층 PCB는 접지층과 신호층을 구비한 마이크로 스트립라인 구조와 한 쌍 접지층 사이에 신호층을 구비한 스트립라인 구조를 결합한 4층 기판 구조가 사용될 수 있다.
측정장비의 단자(port)를 다층 PCB 내부에 존재하는 비아에 직접 연결하여 측정하는 것이 불가능하여, 비아(Via)의 전기적 성능을 직접적으로 측정하는 것은 불가능하다. 더욱이 측정장비의 단자와 DUT(Device under test) 사이에는 인터페이스(전송선로, 어댑터, 패드, 비아 등)가 항상 존재하여, DUT 자체만의 전기적 성능을 측정하기 위해서는 de-embedding 방법을 통해 인터페이스의 전기적 특성을 제외하여야 한다.
이것을 해결하기 위하여, TRL(Through-Reflect-Line) 교정에 기반한 인터페이스의 de-embedding 방법을 새롭게 제안한다.
본 발명에 따르며, 동일한 다층 PCB 기판 상에 교정을 위한 TRL(Through-Reflect-Line) 교정시료 및 테스트 시료를 제작 및 평가하였다. TRL(Through-Reflect-Line) 교정을 위하여, DUT의 양측에 각각 연결된 제1 에러 박스와 제2 에러 박스를 8항 에러 모델로 모델링하였다. 상기 8항 에러 모델은 다층 PCB 기판에 형성된 TRL(Through-Reflect-Line) 교정시료 및 테스트 시료를 동시에 형성하여 정확한 교정을 제공할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 구성요소는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 전자파 임피던스 측정 장치를 설명하는 개념도이다.
도 2는 제1 에러 박스, 테스트 시료, 및 제2 에러 박스를 설명하는 등가회로도와 기하학적 구조를 설명하는 도면이다.
도 3은 기판의 구조를 설명하는 단면도이다.
도 4는 도 1의 전자파 임피던스 측정 장치의 TRL 교정 시료 및 테스트 시료를 회로적으로 표시한 도면이다.
도 5는 전자파 임피던스 측정 방법의 연산 방법을 설명하는 개념도이다.
도 6은 TRL 교정 시료 및 테스트 시료를 나타내는 평면도이다.
도 1 내지 도 6을 참조하면, 전자파 임피던스 측정 장치(100)는 제1 포트 및 제2 포트를 포함하는 주파수에 따라 산란 파라미터를 측정하는 네트워크 분석기(70); 및 상기 제1 포트 및 제2 포트에 동축 케이블(72)로 연결되고, 도전층 사이를 연결하는 비아를 포함하고, 적어도 최상부층 및 최하부층, 중간층을 포함하는 3층 이상의 도전층을 포함하는 다층 기판(90)을 포함한다.
상기 동축 케이블(72)의 특성 임피던스는 50옴일 수 있다. 상기 동축 케이블(72)의 일단은 상기 네트워크 분석기의 제1 포트와 제2 포트에 각각 연결될 수 있다. 상기 동축 케이블의 타단은 고주파 프로브에 연결될 수 있다. 상기 고주파 프로브는 3 개의 탐침을 구비하고, 접지-신호-접지 구조의 3단자 탐침일 수 있다. 상기 고주파 탐침은 공평면(coplanar) 웨이브 가이드 구조의 패드에 연결될 수 있다.
상기 다층 기판(90)은, 상기 최상부층과 상기 최하부층 사이에 배치된 테스트 시료(162); 상기 최상부층과 상기 최하부층 사이에 배치된 쓰루(Through) 교정 시료(62a); 상기 최상부층과 상기 최하부층 사이에 배치된 반사(Reflect) 교정 시료(62c); 및 상기 최상부층과 상기 최하부층 사이에 배치된 라인(Line) 교정 시료(62b);를 포함한다. 상기 테스트 시료(162), 쓰루 교정 시료(62a), 반사 교정 시료(62c), 및 라인 교정 시료(62b) 각각은 동일한 구조의 상기 비아를 포함하는 제1 에러 박스(64) 및 제2 에러 박스(66)에 의하여 연결된다.
제1 시료(60a)는 쓰루(Through) 교정 시료(62a), 제1 에러 박스(64), 및 제2 에러박스(66)를 포함한다. 제2 시료(60b)는 라인 교정 시료(62b), 제1 에러 박스, 및 제2 에러박스를 포함한다. 제3 시료(60c)는 반사 교정 시료(62c), 제1 에러 박스, 및 제2 에러박스를 포함한다. 제4 시료(60d)는 테스트 시료(162), 제1 에러 박스, 및 제2 에러박스를 포함한다. 제1 내지 제4 시료(60a~60d)는 동일한 인쇄회로 기판 또는 반도체 기판 상에 형성된다.
이하, 본 발명의 일 실시예에 따른 임피던스 또는 산란 파라미터를 측정하기 위한 수학적 기초를 설명한다. 산란 파라미터(Scattering parameters) 또는 S-파라미터( 산란 매트릭스의 요소들)은 전기 네트워크의 전기적 특성을 기술한다.
[수학식 1]
Figure PCTKR2016012116-appb-I000005
2 포트 네트워크에서, S11은 제1 포트에서 반사 계수(coefficient)를 의미한다. 산란 전달 파라미터(Scattering Transfer parameters) 또는 T-파라미터는 산란 파라미터(Scattering parameters)로부터 다음과 같이 변환될 수 있다.
[수학식 2]
Figure PCTKR2016012116-appb-I000006
측정하고자 하는 소자(DUT 또는 테스트 시료)는 비아를 구비한 제1 에러박스(64)와 비아를 구비한 제2 에러 박스(66)에 의하여 연결된다.
제1,2 에러 박스(64,66)의 산란-파라미터(또는 에러 파라미터, SX, SY)는 다음과 같이 주어진다.
[수학식 3]
Figure PCTKR2016012116-appb-I000007
제1,2 에러 박스(64,66)의 산란-파라미터(또는 에러 파라미터, SX, SY)는 T-파라미터(TX, TY)로 다음과 같이 변환될 수 있다.
[수학식 4]
Figure PCTKR2016012116-appb-I000008
측정된 T-파라미터(TM)는 실제 소자의 T-파라미터(T)로부터 제1 에러박스(64)와 제2 에러박스(66)에 의하여 다음과 같이 주어진다.
[수학식 5]
Figure PCTKR2016012116-appb-I000009
e00는 제1 에러박스의 디렉티비티(directivity)이고, e33는 제2 에러박스의 디렉티비티(directivity)이고, e11은 제1 포트 매치이고, e22는 제2 포트 매치이고, e11e32는 트랜스미션 트랙킹(transmission tracking)이고,
Figure PCTKR2016012116-appb-I000010
는 제1 에러 박스의 에러 매트릭스의 디터미넌트(determinant)이고,
Figure PCTKR2016012116-appb-I000011
는 제2 에러 박스의 에러 매트릭스의 디터미넌트일 수 있다.
본 발명의 일 실시예에 따른 전자파 임피던스 교정 방법은 다층 기판에 비아를 포함하고 제1 포트에 연결된 제1 에러 박스 및 제2 포트에 연결된 제2 에러 박스를 통하여 연결된 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료를 제공한다. 상기 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료의 구조는 추후에 설명한다.
상기 쓰루 교정 시료, 상기 반사 교정 시료, 및 라인 교정 시료 각각을 네트워크 분석기를 통하여 측정된 쓰루 산란 파라미터(SM Thru), 측정된 반사 산란 파라미터(SM Reflect), 및 측정된 라인 산란 파라미터(SM Line)를 각각 측정한다(SS10).
TRL 교정시료 측정을 통하여, 측정 쓰루 산란 파라미터(SM Thru), 측정 반사 산란 파라미터(SM Reflect), 그리고 측정 라인 산란 파리미터(SM Line)가 네트워크 분석기(70)를 사용하여 측정하여 각각 구해진다(SS11,SS12,SS13).
이어서, 상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)를 이용하여 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출한다(SS30a).
상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출을 산출하기 위하여, 쓰루 산란 전달 파라미터(TThru), 반사 산란 전달 파라미터(TRefelct), 라인 산란 전달 파라미터(TLine)는 다음과 같이 주어진 S-파라미터로부터 변환되어 각각 산출된다.
[수학식 6]
Figure PCTKR2016012116-appb-I000012
여기서, Γ는 반사 계수이고, γ는 전파 상수(propagation constant)이고, l은 라인의 길이이다.
상기 측정된 쓰루 산란-전달 파라미터(TM Thru), 측정된 반사 산란-전달 파라미터(TM Reflect), 그리고 측정된 라인 산란-전달 파리미터(TM Line)와 수학식 5, 6을 이용하면, 8-항의 에러 박스의 에러 항들이 결정될 수 있다.
구체적으로, 측정된 라인 산란 전달 파리미터(TM Line), 측정된 쓰루 산란 전달 파라미터(TM Thru) 와 수학식 5을 이용하여, e00, e33, e10e01/e11, e32e23/e22를 구한다(SS31).
이어서, 측정 쓰루 산란 전달 파라미터(TM Thru), 측정 반사 산란 전달 파라미터(TM Reflect), 와 수학식 5를 이용하여, e11과 e22를 계산한다(SS32).
이어서, e11과 e10e01/e11을 이용하여 e10e01을 구한다. 또한, e22와 e32e23/e22을 이용하여, e32e23을 구한다(SS33).
또한, e10e32와 e23e01은 다음의 식을 이용하여 구한다(SS34).
[수학식 7]
Figure PCTKR2016012116-appb-I000013
에러 항은 다음과 같이 주어진다(SS35).
[수학식 8]
Figure PCTKR2016012116-appb-I000014
수학식 8의 에러항 들이 구해지면, 상기 테스트 시료를 교정할 수 있다(SS40). 구체적으로, 상기 테스트 시료를 상기 네트워크 분석기(70)를 통하여 측정된 테스트 시료 산란 파라미터(SM DUT)를 측정한다(SS42). 상기 측정된 테스트 시료 산란 파라미터(SM DUT)는 연산을 위하여 측정된 테스트 시료 산란 전달 파라미터(TM DUT)으로 변환될 수 있다(SS44).
상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 상기 에러 항들을 이용하여 테스트 시료의 측정된 테스트 시료 산란 파라미터(SM DUT)과 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 항들을 이용하여 상기 테스트 시료의 산란 파라미터(SDUT)를 추출한다(SS50).
구체적으로, DUT(또는 테스트 시료)에 대하여 테스트 시료 산란-전달 파라미터(TDUT)는 측정된 테스트 시료 산란 파라미터(SM DUT) 또는 측정된 테스트 시료 산란-전달 파라미터(TM DUT)로부터 다음과 같이 산출될 수 있다(SS52).
[수학식 9]
Figure PCTKR2016012116-appb-I000015
이어서, 상기 산란-전달 파라미터(TDUT)는 다시 산란 파리미터(SDUT)로 변환되어 표시될 수 있다(SS54).
결론적으로, 전자파 임피던스 교정 방법은 다음과 같이 수행될 수 있다. 다층 기판에 비아를 포함하고 제1 포트에 연결된 제1 에러 박스 및 제2 포트에 연결된 제2 에러 박스를 통하여 연결된 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료를 제공하는 단계; 상기 쓰루 교정 시료, 상기 반사 교정 시료, 및 라인 교정 시료 각각을 네트워크 분석기를 통하여 측정된 쓰루 산란 파라미터(SM Thru), 측정된 반사 산란 파라미터(SM Reflect), 및 측정된 라인 산란 파라미터(SM Line)를 각각 측정하는 단계(S10); 상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)를 이용하여 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계(SS30); 상기 테스트 시료를 상기 네트워크 분석기를 통하여 측정된 테스트 시료 산란 파라미터(SM DUT)를 측정하는 단계(SS40); 및 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 상기 에러 항들을 이용하여 테스트 시료의 측정된 테스트 시료 산란 파라미터(SM DUT)과 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 항들을 이용하여 상기 테스트 시료의 산란 파라미터(SDUT)를 추출하는 단계(SS50)를 포함한다.
상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계(SS30)는, 상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 상기 측정된 라인 산란 파라미터(SM Line), 및 상기 측정된 테스트 시료 산란 파라미터(SM DUT)을 측정된 쓰루 산란 전달 파라미터(TM Thru), 측정된 반사 산란 전달 파라미터(TM Thru), 및 측정된 라인 산란 전달 파리미터(TM Line)로 각각 변환하는 단계(SS21,SS22,SS33); 및 상기 측정된 쓰루 산란 전달 파라미터(TM Thru), 상기 측정된 반사 산란 전달 파라미터(TM Reflect), 및 상기 측정된 라인 산란 전달 파라미터(TM Line)를 다음의 식을 이용하여 연산하여 에러 항들을 산출하는 단계(SS30a)를 포함할 수 있다.
Figure PCTKR2016012116-appb-I000016
상기 에러 항들을 산출하는 단계(SS30a)는, 상기 측정된 라인 산란 전달 파리미터(TM Line) 및 상기 측정된 쓰루 산란 전달 파라미터(TM Thru)을 이용하여, e00, e33, e10e01/e11, e32e23/e22를 산출하는 단계(SS31); 상기 측정된 쓰루 산란 전달 파라미터(TM Thru) 및 상기 측정된 반사 산란 전달 파라미터(TM Reflect)를 이용하여 e11과 e22를 산출하는 단계(SS32); e11과 e10e01/e11을 이용하여 e10e01을 구하고, e22와 e32e23/e22을 이용하여, e32e23을 구하는 단계(SS33); 및 e10e32은 다음의 식을 이용하여 구하는 단계(SS34)를
포함할 수 있다.
상기 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료는 동일한 기판에 배치될 수 있다.
이하, 본 발명의 일 실시예에 따른 TRL(Thru-Reflect-Line) 교정 시료의 구조가 설명된다. 일 예로서, 4개의 도전층을 구비한 다층 기판(90)에서 설명한다. TRL(Through-Reflect-Line) 교정시료는 쓰루 교정 시료(62a), 반사 교정 시료(62c), 및 라인 교정 시료(62b)를 포함한다.
상기 다층 기판(90)은, 상기 최상부층과 상기 최하부층 사이에 배치된 테스트 시료(162); 상기 최상부층과 상기 최하부층 사이에 배치된 쓰루(Through) 교정 시료(62a); 상기 최상부층과 상기 최하부층 사이에 배치된 반사(Reflect) 교정 시료(62c); 및 상기 최상부층과 상기 최하부층 사이에 배치된 라인(Line) 교정 시료(62b);를 포함한다.
상기 테스트 시료(162), 쓰루 교정 시료(62a), 반사 교정 시료(62c), 및 라인 교정 시료(62b) 각각은 동일한 구조의 상기 비아를 포함하는 제1 에러 박스(64) 및 제2 에러 박스(66)에 의하여 연결된다.
상기 다층 기판(90)은 4층 인쇄회로 기판일 수 있다. 상기 다층 기판(90)은 하부로부터 제1 내지 제4 도전층(10,20,30,40)을 포함할 수 있다. 제1 도전층(10)과 제2 도전층(20) 사이에는 제1 유전층(10a)이 배치될 수 있다. 상기 제2 도전층(20)과 제3 도전층(30) 사이에는 제2 유전층(20a)이 배치될 수 있다. 상기 제3 도전층(30)과 상기 제4 도전층(40) 사이에는 제3 유전층(30a)이 배치될 수 있다.
도 7a는 제1 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 7b는 도 7a의 A-A' 선을 따라 자른 단면도이다.
도 7a 및 도 7b를 참조하면, 제1 시료(60a)는 쓰루 교정 시료(62a), 제1 에러 박스(64), 및 제2 에러박스(66)를 포함한다. 상기 제1 에러 박스(64) 및 제2 에러 박스(66) 각각은, 상기 제1 도전층(10)은 접지된 제1 도전 패턴(11)을 포함하고, 상기 제2 도전층(20)은 하부 신호 패턴(21)을 포함하고, 상기 제3 도전층(30)은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴(31)을 포함하고, 상기 제4 도전층(40)은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴(41)을 포함할 수 있다. 상기 상부 신호 패턴(41)은 상기 하부 신호 패턴(21)과 제1 비아(42)를 통하여 연결될 수 있다. 상기 상부 신호 패턴(41)과 서로 나란한 상부 보조 도전 패턴(43)은 고주파 프로프의 탐침이 접촉하는 패드로 기능할 수 있다.
상기 쓰루(Through) 교정 시료(62a)에서, 상기 제1 에러 박스(64)의 상기 하부 신호 패턴(21)은 제2 도전층이 배치되는 배치 평면에서 상기 제2 에러 박스(64)의 상기 하부 신호 패턴(21)과 서로 연결될 수 있다.
도 8a는 제2 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 8b는 도 8a의 B-B' 선을 따라 자른 단면도이다.
도 8a 및 도 8b를 참조하면, 제2 시료(60b)는 라인 교정 시료(62b), 제1 에러 박스, 및 제2 에러박스를 포함한다. 상기 제1 에러 박스(64) 및 제2 에러 박스(66) 각각은, 상기 제1 도전층(10)은 접지된 제1 도전 패턴(11)을 포함하고, 상기 제2 도전층(20)은 하부 신호 패턴(21)을 포함하고, 상기 제3 도전층(30)은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴(31)을 포함하고, 상기 제4 도전층(40)은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴(41)을 포함할 수 있다. 상기 상부 신호 패턴(41)은 상기 하부 신호 패턴(21)과 제1 비아(42)를 통하여 연결될 수 있다. 상기 상부 신호 패턴(41)과 서로 나란한 상부 보조 도전 패턴(43)은 고주파 프로프의 탐침이 접촉하는 패드로 기능할 수 있다.
상기 라인 교정 시료(62b)에서, 상기 제1 에러 박스(64)의 상기 하부 신호 패턴(21)은 제2 도전층이 배치되는 배치 평면에서 상기 제2 에러 박스(66)의 상기 하부 신호 패턴(21)과 소정의 거리(L)을 가지고 위상차를 제공하도록 서로 연결될 수 있다.
도 9a는 제3 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 9b는 도 9a의 C-C' 선을 따라 자른 단면도이다.
도 9a 및 도 9b를 참조하면, 제3 시료(60c)는 반사 교정 시료(62c), 제1 에러 박스, 및 제2 에러박스를 포함한다. 상기 제1 에러 박스(64) 및 제2 에러 박스(66) 각각은, 상기 제1 도전층(10)은 접지된 제1 도전 패턴(11)을 포함하고, 상기 제2 도전층(20)은 하부 신호 패턴(21)을 포함하고, 상기 제3 도전층(30)은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴(31)을 포함하고, 상기 제4 도전층(40)은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴(41)을 포함할 수 있다. 상기 상부 신호 패턴(41)은 상기 하부 신호 패턴(21)과 제1 비아(42)를 통하여 연결될 수 있다. 상기 상부 신호 패턴(41)과 서로 나란한 상부 보조 도전 패턴(43)은 고주파 프로프의 탐침이 접촉하는 패드로 기능할 수 있다.
상기 반사 교정 시료(62c)에서, 상기 제1 에러 박스(64)의 상기 하부 신호 패턴(21)은 상기 제1 도전 패턴(11), 제2 도전 패턴(21), 및 상기 제4 도전층에 배치된 상부 보조 패턴(44)에 제2 비아(45)를 통하여 연결될 수 있다.
도 10a는 제4 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 10b는 도 10a의 D-D' 선을 따라 자른 단면도이다.
도 10a 및 도 10b를 참조하면, 제4 시료(60c)는 테스트 시료(162), 제1 에러 박스, 및 제2 에러박스를 포함한다. 상기 제1 에러 박스(64) 및 제2 에러 박스(66) 각각은, 상기 제1 도전층(10)은 접지된 제1 도전 패턴(11)을 포함하고, 상기 제2 도전층(20)은 하부 신호 패턴(21)을 포함하고, 상기 제3 도전층(30)은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴(31)을 포함하고, 상기 제4 도전층(40)은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴(41)을 포함할 수 있다. 상기 상부 신호 패턴(41)은 상기 하부 신호 패턴(21)과 제1 비아(42)를 통하여 연결될 수 있다. 상기 상부 신호 패턴(41)과 서로 나란한 상부 보조 도전 패턴(43)은 고주파 프로프의 탐침이 접촉하는 패드로 기능할 수 있다.
상기 테스트 시료(162)는 전기적 특성을 측정하고자 하는 임의의 소자로 저항, 축전기, 인덕터와 같은 수동 소자, 이들의 결합에 의하여 필터, 또는 능동 소자를 포함할 수 있다. 제1 내지 제4 시료(60a~60d)는 동일한 인쇄회로 기판 또는 반도체 기판 상에 형성될 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않으며, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 특허청구범위에서 청구하는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 실시할 수 있는 다양한 형태의 실시예들을 모두 포함한다.

Claims (9)

  1. 제1 포트 및 제2 포트를 포함하는 주파수에 따라 산란 파라미터를 측정하는 네트워크 분석기; 및
    상기 제1 포트 및 제2 포트에 동축 케이블로 연결되고, 도전층 사이를 연결하는 비아를 포함하고, 적어도 최상부층 및 최하부층, 중간층을 포함하는 3층 이상의 도전층을 포함하는 다층 기판을 포함하고,
    상기 다층 기판은:
    상기 최상부층과 상기 최하부층 사이에 배치된 테스트 시료;
    상기 최상부층과 상기 최하부층 사이에 배치된 쓰루(Through) 교정 시료;
    상기 최상부층과 상기 최하부층 사이에 배치된 반사(Reflect) 교정 시료; 및
    상기 최상부층과 상기 최하부층 사이에 배치된 라인(Line) 교정 시료;를 포함하고,
    상기 테스트 시료, 쓰루 교정 시료, 반사 교정 시료, 및 라인 교정 시료 각각은 동일한 구조의 상기 비아를 포함하는 제1 에러 박스 및 제2 에러 박스에 의하여 연결되는 것을 특징으로 하는 전자파 임피던스 측정 장치.
  2. 제1 항에 있어서,
    상기 다층 기판은 4층 인쇄회로 기판이고,
    상기 다층 기판은 하부로부터 제1 내지 제4 도전층을 포함하고,
    상기 제1 에러 박스 및 제2 에러 박스 각각은:
    상기 제1 도전층은 접지된 제1 도전 패턴을 포함하고,
    상기 제2 도전층은 하부 신호 패턴을 포함하고,
    상기 제3 도전층은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴을 포함하고,
    상기 제4 도전층은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴을 포함하고,
    상기 상부 신호 패턴은 상기 하부 신호 패턴과 제1 비아를 통하여 연결되는 것을 특징으로 하는 전자파 임피던스 측정 장치.
  3. 제2 항에 있어서,
    상기 쓰루(Through) 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은 상기 제2 에러 박스의 상기 하부 신호 패턴과 서로 연결되는 것을 특징으로 하는 전자파 임피던스 측정 장치.
  4. 제2 항에 있어서,
    상기 반사 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은 상기 제1 도전 패턴, 제2 도전 패턴, 및 상기 제4 도전층에 배치된 상부 보조 패턴에 제2 비아를 통하여 연결되는 것을 특징으로 하는 전자파 임피던스 측정 장치.
  5. 제2 항에 있어서,
    상기 라인 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은
    상기 제2 에러 박스의 상기 하부 신호 패턴과 소정의 거리(L)을 가지고 위상차를 제공하도록 서로 연결되는 것을 특징으로 하는 전자파 임피던스 측정 장치.
  6. 전자파 임피던스 교정 방법에 있어서,
    다층 기판에 비아를 포함하고 제1 포트에 연결된 제1 에러 박스 및 제2 포트에 연결된 제2 에러 박스를 통하여 연결된 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료를 제공하는 단계;
    상기 쓰루 교정 시료, 상기 반사 교정 시료, 및 라인 교정 시료 각각을 네트워크 분석기를 통하여 측정된 쓰루 산란 파라미터(SM Thru), 측정된 반사 산란 파라미터(SM Reflect), 및 측정된 라인 산란 파라미터(SM Line)를 각각 측정하는 단계;
    상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)를 이용하여 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계;
    상기 테스트 시료를 상기 네트워크 분석기를 통하여 측정된 테스트 시료 산란 파라미터(SM DUT)를 측정하는 단계; 및
    상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 상기 에러 항들을 이용하여 테스트 시료의 측정된 테스트 시료 산란 파라미터(SM DUT)과 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 항들을 이용하여 상기 테스트 시료의 산란 파라미터(SDUT)를 추출하는 단계를 포함하는 것을 특징으로 하는 전자파 임피던스 교정 방법.
  7. 제6 항에 있어서,
    상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계는:
    상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)을 측정된 쓰루 산란 전달 파라미터(TM Thru), 측정된 반사 산란 전달 파라미터(TM Rflect), 및 측정된 라인 산란 전달 파리미터(TM Line)로 각각 변환하는 단계; 및
    상기 측정된 쓰루 산란 전달 파라미터(TM Thru), 상기 측정된 반사 산란 전달 파라미터(TM Reflect), 및 상기 측정된 라인 산란 전달 파라미터(TM Line)를 다음의 식을 이용하여 연산하여 에러 항들을 산출하는 단계를 포함하고,
    Figure PCTKR2016012116-appb-I000018
    e00는 제1 에러박스의 디렉티비티(directivity)이고,
    e33는 제2 에러박스의 디렉티비티(directivity)이고,
    e11은 제1 포트 매치이고,
    e22는 제2 포트 매치이고,
    e11e32는 트랜스미션 트랙킹(transmission tracking)이고,
    Figure PCTKR2016012116-appb-I000019
    는 제1 에러 박스의 에러 매트릭스의 디터미넌트(determinant)이고,
    Figure PCTKR2016012116-appb-I000020
    는 제2 에러 박스의 에러 매트릭스의 디터미넌트인 것을 특징으로 하는 전자파 임피던스 교정 방법.
  8. 제6 항에 있어서,
    상기 에러 항들을 산출하는 단계는:
    상기 측정된 라인 산란 전달 파리미터(TM Line) 및 상기 측정된 쓰루 산란 전달 파라미터(TM Thru)을 이용하여, e00, e33, e10e01/e11, e32e23/e22를 산출하는 단계;
    상기 측정된 쓰루 산란 전달 파라미터(TM Thru) 및 상기 측정된 반사 산란 전달 파라미터(TM Reflect)를 이용하여 e11과 e22를 산출하는 단계;
    e11과 e10e01/e11을 이용하여 e10e01을 구하고, e22와 e32e23/e22을 이용하여, e32e23을 구하는 단계; 및
    e10e32은 다음의 식을 이용하여 구하는 단계를
    Figure PCTKR2016012116-appb-I000021
    포함하는 것을 특징으로 하는 전자파 임피던스 교정 방법.
  9. 제6 항에 있어서,
    상기 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료는 동일한 기판에 배치되는 것을 특징으로 하는 전자파 임피던스 교정 방법.
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