KR101852484B1 - 전자파 임피던스 측정 장치 및 전자파 임피던스 교정 방법 - Google Patents

전자파 임피던스 측정 장치 및 전자파 임피던스 교정 방법 Download PDF

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Abstract

본 발명은 전자파 임피던스 측정 장치를 제공한다. 이 전자파 임피던스 측정 장치는 제1 포트 및 제2 포트를 포함하는 주파수에 따라 산란 파라미터를 측정하는 네트워크 분석기; 및 상기 제1 포트 및 제2 포트에 동축 케이블로 연결되고, 도전층 사이를 연결하는 비아를 포함하고, 적어도 최상부층 및 최하부층, 중간층을 포함하는 3층 이상의 도전층을 포함하는 다층 기판을 포함한다. 상기 다층 기판은, 상기 최상부층과 상기 최하부층 사이에 배치된 테스트 시료; 상기 최상부층과 상기 최하부층 사이에 배치된 쓰루(Through) 교정 시료; 상기 최상부층과 상기 최하부층 사이에 배치된 반사(Reflect) 교정 시료; 및 상기 최상부층과 상기 최하부층 사이에 배치된 라인(Line) 교정 시료;를 포함한다. 상기 테스트 시료, 쓰루 교정 시료, 반사 교정 시료, 및 라인 교정 시료 각각은 동일한 구조의 상기 비아를 포함하는 제1 에러 박스 및 제2 에러 박스에 의하여 연결된다.

Description

전자파 임피던스 측정 장치 및 전자파 임피던스 교정 방법{Electromagnetic Wave Impedance Measuring Apparatus and Calibration Method of Impedance}
본 발명은 전자파 임피던스 측정 장치에 관한 것으로, 더 구체적으로 TRL(Thru-Reflect-Line) 교정에 기반한 임피던스 측정 장치 및 교정 방법에 관한 것이다.
집적도가 높은 PCB(printed circuit board) 회로 및 반도체 기반의 IC(integrated chip) 설계에서는 칩의 면적을 줄이기 위해 불가피하게 다층구조가 활용된다. 일반적으로 불연속점( 또는 비아)를 통하여 층간 연결이 수행된다. 고속 반도체 집적 회로의 경우, 전기적 특성을 측정하고자 하는 시료(예. 전송선로, 소자, 회로)가 측정지점과 멀리 떨어져 있다.
불연속점( 또는 비아)를 포함하는 전송선로 설계 및 제작의 경우, 임피던스 부정합에 기인하여, 측정하고자 하는 시료의 임피던스 또는 산란 파라미터가 독립적으로 측정되기 어렵다. 동작주파수가 수십 GHz 이상으로 증가함에 따라 임피던스 부정합 문제는 더욱 심각해진다.
전송 선로에서, 소자의 전기적 특성은 임피던스(Z), 어드미턴스(Y), 산란 파라미터(S), 또는 ABCD 파라미터와 같은 네트워크 파라미터로 표시된다. 그러나, 주파수가 증가함에 따라, 측정하고자하는 시료(Device Under Test; DUT)와 실제 측정 지점 사이에 거리에 의하여, 정확한 네트워크 파라미터의 측정이 어렵다.
따라서, 측정하고자 하는 시료(Device Under Test; DUT)를 정확히 평가하기 위해서는 에러 항(Error term)을 제거한 측정결과를 얻어야 하며, 이를 위해서는 정교한 교정(calibration)이 필요하다.
미국 등록 특허 7124049는 네트워크 분석기를 사용하여 교정하는 방법이 개시된다. 그러나, 미국 등록 특허 7124049는 비아를 포함하는 다층 기판에 적용되기 어렵다.
본 발명의 해결하고자 하는 기술적 과제는 불연속점(비아)를 포함한 전송선로의 임피던스를 정밀 교정함으로써, 측정하고자 하는 소자(전송선로, 회로 및 소자)를 정확히 평가하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 전자파 임피던스 측정 장치는, 제1 포트 및 제2 포트를 포함하는 주파수에 따라 산란 파라미터를 측정하는 네트워크 분석기; 및 상기 제1 포트 및 제2 포트에 동축 케이블로 연결되고, 도전층 사이를 연결하는 비아를 포함하고, 적어도 최상부층 및 최하부층, 중간층을 포함하는 3층 이상의 도전층을 포함하는 다층 기판을 포함한다. 상기 다층 기판은, 상기 최상부층과 상기 최하부층 사이에 배치된 테스트 시료; 상기 최상부층과 상기 최하부층 사이에 배치된 쓰루(Through) 교정 시료; 상기 최상부층과 상기 최하부층 사이에 배치된 반사(Reflect) 교정 시료; 및 상기 최상부층과 상기 최하부층 사이에 배치된 라인(Line) 교정 시료;를 포함한다. 상기 테스트 시료, 쓰루 교정 시료, 반사 교정 시료, 및 라인 교정 시료 각각은 동일한 구조의 상기 비아를 포함하는 제1 에러 박스 및 제2 에러 박스에 의하여 연결된다.
본 발명의 일 실시예에 있어서, 상기 다층 기판은 4층 인쇄회로 기판이고, 상기 다층 기판은 하부로부터 제1 내지 제4 도전층을 포함한다. 상기 제1 에러 박스 및 제2 에러 박스 각각은, 상기 제1 도전층은 접지된 제1 도전 패턴을 포함하고, 상기 제2 도전층은 하부 신호 패턴을 포함하고, 상기 제3 도전층은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴을 포함하고, 상기 제4 도전층은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴을 포함한다. 상기 상부 신호 패턴은 상기 하부 신호 패턴과 제1 비아를 통하여 연결된다.
본 발명의 일 실시예에 있어서, 상기 쓰루(Through) 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은 상기 제2 에러 박스의 상기 하부 신호 패턴과 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반사 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은 상기 제1 도전 패턴, 제2 도전 패턴, 및 상기 제4 도전층에 배치된 상부 보조 패턴에 제2 비아를 통하여 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 라인 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은 상기 제2 에러 박스의 상기 하부 신호 패턴과 소정의 거리(L)을 가지고 위상차를 제공하도록 서로 연결될 수 있다.
본 발명의 일 실시예에 따른 전자파 임피던스 교정 방법은 다층 기판에 비아를 포함하고 제1 포트에 연결된 제1 에러 박스 및 제2 포트에 연결된 제2 에러 박스를 통하여 연결된 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료를 제공하는 단계; 상기 쓰루 교정 시료, 상기 반사 교정 시료, 및 라인 교정 시료 각각을 네트워크 분석기를 통하여 측정된 쓰루 산란 파라미터(SM Thru), 측정된 반사 산란 파라미터(SM Reflect), 및 측정된 라인 산란 파라미터(SM Line)를 각각 측정하는 단계; 상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)를 이용하여 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계; 상기 테스트 시료를 상기 네트워크 분석기를 통하여 측정된 테스트 시료 산란 파라미터(SM DUT)를 측정하는 단계; 및 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 상기 에러 항들을 이용하여 테스트 시료의 측정된 테스트 시료 산란 파라미터(SM DUT)과 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 항들을 이용하여 상기 테스트 시료의 산란 파라미터(SDUT)를 추출하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계는, 상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)을 측정된 쓰루 산란 전달 파라미터(TM Thru), 측정된 반사 산란 전달 파라미터(TM Reflect), 및 측정된 라인 산란 전달 파리미터(TM Line)로 각각 변환하는 단계; 및 상기 측정된 쓰루 산란 전달 파라미터(TM Thru), 상기 측정된 반사 산란 전달 파라미터(TM Reflect), 및 상기 측정된 라인 산란 전달 파라미터(TM Line)를 다음의 식을 이용하여 연산하여 에러 항들을 산출하는 단계를 포함한다.
Figure 112016100538794-pat00001
e00는 제1 에러박스의 디렉티비티(directivity)이고, e33는 제2 에러박스의 디렉티비티(directivity)이고, e11은 제1 포트 매치이고, e22는 제2 포트 매치이고,
e11e32는 트랜스미션 트랙킹(transmission tracking)이고,
Figure 112016100538794-pat00002
는 제1 에러 박스의 에러 매트릭스의 디터미넌트(determinant)이고,
Figure 112016100538794-pat00003
는 제2 에러 박스의 에러 매트릭스의 디터미넌트일 수 있다.
본 발명의 일 실시예에 있어서, 상기 에러 항들을 산출하는 단계는, 상기 측정된 라인 산란 전달 파리미터(TM Line) 및 상기 측정된 쓰루 산란 전달 파라미터(TM Thru)을 이용하여, e00, e33, e10e01/e11, e32e23/e22를 산출하는 단계; 상기 측정된 쓰루 산란 전달 파라미터(TM Thru) 및 상기 측정된 반사 산란 전달 파라미터(TM Reflect)를 이용하여 e11과 e22를 산출하는 단계; e11과 e10e01/e11을 이용하여 e10e01을 구하고, e22와 e32e23/e22을 이용하여, e32e23을 구하는 단계; 및 e10e32은 다음의 식을 이용하여 구하는 단계를
Figure 112016100538794-pat00004
포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료는 동일한 기판에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 다층 기판에 비아를 통하여 연결된 소자의 임피던스 특성을 정밀하게 교정할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자파 임피던스 측정 장치를 설명하는 개념도이다.
도 2는 제1 에러 박스, 테스트 시료, 및 제2 에러 박스를 설명하는 등가회로도와 기하학적 구조를 설명하는 도면이다.
도 3은 기판의 구조를 설명하는 단면도이다.
도 4는 도 1의 전자파 임피던스 측정 장치의 TRL 교정 시료 및 테스트 시료를 회로적으로 표시한 도면이다.
도 5는 전자파 임피던스 측정 방법의 연산 방법을 설명하는 개념도이다.
도 6은 TRL 교정 시료 및 테스트 시료를 나타내는 평면도이다.
도 7a는 제1 시료의 제1 내지 제4 도전층을 나타내는 평면도이다.
도 7b는 도 7a의 A-A' 선을 따라 자른 단면도이다.
도 8a는 제2 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 8b는 도 8a의 B-B' 선을 따라 자른 단면도이다.
도 9a는 제3 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 9b는 도 9a의 C-C' 선을 따라 자른 단면도이다.
도 10a는 제4 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 10b는 도 10a의 D-D' 선을 따라 자른 단면도이다.
다층 인쇄회로기판(PCB)는 비아(Via)를 통해 마이크로스트립라인 및 스트립라인을 포함하는 상호 연결 구조를 구비할 수 있다. 다층 PCB는 PCB 면적을 효율적으로 이용할 수 있으므로 소형화를 위하여 널리 사용된다.
다층 PCB는 접지층과 신호층을 구비한 마이크로 스트립라인 구조와 한 쌍 접지층 사이에 신호층을 구비한 스트립라인 구조를 결합한 4층 기판 구조가 사용될 수 있다.
측정장비의 단자(port)를 다층 PCB 내부에 존재하는 비아에 직접 연결하여 측정하는 것이 불가능하여, 비아(Via)의 전기적 성능을 직접적으로 측정하는 것은 불가능하다. 더욱이 측정장비의 단자와 DUT(Device under test) 사이에는 인터페이스(전송선로, 어댑터, 패드, 비아 등)가 항상 존재하여, DUT 자체만의 전기적 성능을 측정하기 위해서는 de-embedding 방법을 통해 인터페이스의 전기적 특성을 제외하여야 한다.
이것을 해결하기 위하여, TRL(Through-Reflect-Line) 교정에 기반한 인터페이스의 de-embedding 방법을 새롭게 제안한다.
본 발명에 따르며, 동일한 다층 PCB 기판 상에 교정을 위한 TRL(Through-Reflect-Line) 교정시료 및 테스트 시료를 제작 및 평가하였다. TRL(Through-Reflect-Line) 교정을 위하여, DUT의 양측에 각각 연결된 제1 에러 박스와 제2 에러 박스를 8항 에러 모델로 모델링하였다. 상기 8항 에러 모델은 다층 PCB 기판에 형성된 TRL(Through-Reflect-Line) 교정시료 및 테스트 시료를 동시에 형성하여 정확한 교정을 제공할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 구성요소는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 전자파 임피던스 측정 장치를 설명하는 개념도이다.
도 2는 제1 에러 박스, 테스트 시료, 및 제2 에러 박스를 설명하는 등가회로도와 기하학적 구조를 설명하는 도면이다.
도 3은 기판의 구조를 설명하는 단면도이다.
도 4는 도 1의 전자파 임피던스 측정 장치의 TRL 교정 시료 및 테스트 시료를 회로적으로 표시한 도면이다.
도 5는 전자파 임피던스 측정 방법의 연산 방법을 설명하는 개념도이다.
도 6은 TRL 교정 시료 및 테스트 시료를 나타내는 평면도이다.
도 1 내지 도 6을 참조하면, 전자파 임피던스 측정 장치(100)는 제1 포트 및 제2 포트를 포함하는 주파수에 따라 산란 파라미터를 측정하는 네트워크 분석기(70); 및 상기 제1 포트 및 제2 포트에 동축 케이블(72)로 연결되고, 도전층 사이를 연결하는 비아를 포함하고, 적어도 최상부층 및 최하부층, 중간층을 포함하는 3층 이상의 도전층을 포함하는 다층 기판(90)을 포함한다.
상기 동축 케이블(72)의 특성 임피던스는 50옴일 수 있다. 상기 동축 케이블(72)의 일단은 상기 네트워크 분석기의 제1 포트와 제2 포트에 각각 연결될 수 있다. 상기 동축 케이블의 타단은 고주파 프로브에 연결될 수 있다. 상기 고주파 프로브는 3 개의 탐침을 구비하고, 접지-신호-접지 구조의 3단자 탐침일 수 있다. 상기 고주파 탐침은 공평면(coplanar) 웨이브 가이드 구조의 패드에 연결될 수 있다.
상기 다층 기판(90)은, 상기 최상부층과 상기 최하부층 사이에 배치된 테스트 시료(162); 상기 최상부층과 상기 최하부층 사이에 배치된 쓰루(Through) 교정 시료(62a); 상기 최상부층과 상기 최하부층 사이에 배치된 반사(Reflect) 교정 시료(62c); 및 상기 최상부층과 상기 최하부층 사이에 배치된 라인(Line) 교정 시료(62b);를 포함한다. 상기 테스트 시료(162), 쓰루 교정 시료(62a), 반사 교정 시료(62c), 및 라인 교정 시료(62b) 각각은 동일한 구조의 상기 비아를 포함하는 제1 에러 박스(64) 및 제2 에러 박스(66)에 의하여 연결된다.
제1 시료(60a)는 쓰루(Through) 교정 시료(62a), 제1 에러 박스(64), 및 제2 에러박스(66)를 포함한다. 제2 시료(60b)는 라인 교정 시료(62b), 제1 에러 박스, 및 제2 에러박스를 포함한다. 제3 시료(60c)는 반사 교정 시료(62c), 제1 에러 박스, 및 제2 에러박스를 포함한다. 제4 시료(60d)는 테스트 시료(162), 제1 에러 박스, 및 제2 에러박스를 포함한다. 제1 내지 제4 시료(60a~60d)는 동일한 인쇄회로 기판 또는 반도체 기판 상에 형성된다.
이하, 본 발명의 일 실시예에 따른 임피던스 또는 산란 파라미터를 측정하기 위한 수학적 기초를 설명한다. 산란 파라미터(Scattering parameters) 또는 S-파라미터( 산란 매트릭스의 요소들)은 전기 네트워크의 전기적 특성을 기술한다.
[수학식 1]
Figure 112016100538794-pat00005
2 포트 네트워크에서, S11은 제1 포트에서 반사 계수(coefficient)를 의미한다. 산란 전달 파라미터(Scattering Transfer parameters) 또는 T-파라미터는 산란 파라미터(Scattering parameters)로부터 다음과 같이 변환될 수 있다.
[수학식 2]
Figure 112016100538794-pat00006
측정하고자 하는 소자(DUT 또는 테스트 시료)는 비아를 구비한 제1 에러박스(64)와 비아를 구비한 제2 에러 박스(66)에 의하여 연결된다.
제1,2 에러 박스(64,66)의 산란-파라미터(또는 에러 파라미터, SX, SY)는 다음과 같이 주어진다.
[수학식 3]
Figure 112016100538794-pat00007
제1,2 에러 박스(64,66)의 산란-파라미터(또는 에러 파라미터, SX, SY)는 T-파라미터(TX, TY)로 다음과 같이 변환될 수 있다.
[수학식 4]
Figure 112016100538794-pat00008
측정된 T-파라미터(TM)는 실제 소자의 T-파라미터(T)로부터 제1 에러박스(64)와 제2 에러박스(66)에 의하여 다음과 같이 주어진다.
[수학식 5]
Figure 112016100538794-pat00009
e00는 제1 에러박스의 디렉티비티(directivity)이고, e33는 제2 에러박스의 디렉티비티(directivity)이고, e11은 제1 포트 매치이고, e22는 제2 포트 매치이고, e11e32는 트랜스미션 트랙킹(transmission tracking)이고,
Figure 112016100538794-pat00010
는 제1 에러 박스의 에러 매트릭스의 디터미넌트(determinant)이고,
Figure 112016100538794-pat00011
는 제2 에러 박스의 에러 매트릭스의 디터미넌트일 수 있다.
본 발명의 일 실시예에 따른 전자파 임피던스 교정 방법은 다층 기판에 비아를 포함하고 제1 포트에 연결된 제1 에러 박스 및 제2 포트에 연결된 제2 에러 박스를 통하여 연결된 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료를 제공한다. 상기 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료의 구조는 추후에 설명한다.
상기 쓰루 교정 시료, 상기 반사 교정 시료, 및 라인 교정 시료 각각을 네트워크 분석기를 통하여 측정된 쓰루 산란 파라미터(SM Thru), 측정된 반사 산란 파라미터(SM Reflect), 및 측정된 라인 산란 파라미터(SM Line)를 각각 측정한다(SS10).
TRL 교정시료 측정을 통하여, 측정 쓰루 산란 파라미터(SM Thru), 측정 반사 산란 파라미터(SM Reflect), 그리고 측정 라인 산란 파리미터(SM Line)가 네트워크 분석기(70)를 사용하여 측정하여 각각 구해진다(SS11,SS12,SS13).
이어서, 상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)를 이용하여 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출한다(SS30a).
상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출을 산출하기 위하여, 쓰루 산란 전달 파라미터(TThru), 반사 산란 전달 파라미터(TRefelct), 라인 산란 전달 파라미터(TLine)는 다음과 같이 주어진 S-파라미터로부터 변환되어 각각 산출된다.
[수학식 6]
Figure 112016100538794-pat00012
여기서, Γ는 반사 계수이고, γ는 전파 상수(propagation constant)이고, l은 라인의 길이이다.
상기 측정된 쓰루 산란-전달 파라미터(TM Thru), 측정된 반사 산란-전달 파라미터(TM Reflect), 그리고 측정된 라인 산란-전달 파리미터(TM Line)와 수학식 5, 6을 이용하면, 8-항의 에러 박스의 에러 항들이 결정될 수 있다.
구체적으로, 측정된 라인 산란 전달 파리미터(TM Line), 측정된 쓰루 산란 전달 파라미터(TM Thru) 와 수학식 5을 이용하여, e00, e33, e10e01/e11, e32e23/e22를 구한다(SS31).
이어서, 측정 쓰루 산란 전달 파라미터(TM Thru), 측정 반사 산란 전달 파라미터(TM Reflect), 와 수학식 5를 이용하여, e11과 e22를 계산한다(SS32).
이어서, e11과 e10e01/e11을 이용하여 e10e01을 구한다. 또한, e22와 e32e23/e22을 이용하여, e32e23을 구한다(SS33).
또한, e10e32와 e23e01은 다음의 식을 이용하여 구한다(SS34).
[수학식 7]
Figure 112016100538794-pat00013
에러 항은 다음과 같이 주어진다(SS35).
[수학식 8]
Figure 112016100538794-pat00014
수학식 8의 에러항 들이 구해지면, 상기 테스트 시료를 교정할 수 있다(SS40). 구체적으로, 상기 테스트 시료를 상기 네트워크 분석기(70)를 통하여 측정된 테스트 시료 산란 파라미터(SM DUT)를 측정한다(SS42). 상기 측정된 테스트 시료 산란 파라미터(SM DUT)는 연산을 위하여 측정된 테스트 시료 산란 전달 파라미터(TM DUT)으로 변환될 수 있다(SS44).
상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 상기 에러 항들을 이용하여 테스트 시료의 측정된 테스트 시료 산란 파라미터(SM DUT)과 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 항들을 이용하여 상기 테스트 시료의 산란 파라미터(SDUT)를 추출한다(SS50).
구체적으로, DUT(또는 테스트 시료)에 대하여 테스트 시료 산란-전달 파라미터(TDUT)는 측정된 테스트 시료 산란 파라미터(SM DUT) 또는 측정된 테스트 시료 산란-전달 파라미터(TM DUT)로부터 다음과 같이 산출될 수 있다(SS52).
[수학식 9]
Figure 112016100538794-pat00015
이어서, 상기 산란-전달 파라미터(TDUT)는 다시 산란 파리미터(SDUT)로 변환되어 표시될 수 있다(SS54).
결론적으로, 전자파 임피던스 교정 방법은 다음과 같이 수행될 수 있다. 다층 기판에 비아를 포함하고 제1 포트에 연결된 제1 에러 박스 및 제2 포트에 연결된 제2 에러 박스를 통하여 연결된 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료를 제공하는 단계; 상기 쓰루 교정 시료, 상기 반사 교정 시료, 및 라인 교정 시료 각각을 네트워크 분석기를 통하여 측정된 쓰루 산란 파라미터(SM Thru), 측정된 반사 산란 파라미터(SM Reflect), 및 측정된 라인 산란 파라미터(SM Line)를 각각 측정하는 단계(S10); 상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)를 이용하여 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계(SS30); 상기 테스트 시료를 상기 네트워크 분석기를 통하여 측정된 테스트 시료 산란 파라미터(SM DUT)를 측정하는 단계(SS40); 및 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 상기 에러 항들을 이용하여 테스트 시료의 측정된 테스트 시료 산란 파라미터(SM DUT)과 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 항들을 이용하여 상기 테스트 시료의 산란 파라미터(SDUT)를 추출하는 단계(SS50)를 포함한다.
상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계(SS30)는, 상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 상기 측정된 라인 산란 파라미터(SM Line), 및 상기 측정된 테스트 시료 산란 파라미터(SM DUT)을 측정된 쓰루 산란 전달 파라미터(TM Thru), 측정된 반사 산란 전달 파라미터(TM Thru), 및 측정된 라인 산란 전달 파리미터(TM Line)로 각각 변환하는 단계(SS21,SS22,SS33); 및 상기 측정된 쓰루 산란 전달 파라미터(TM Thru), 상기 측정된 반사 산란 전달 파라미터(TM Reflect), 및 상기 측정된 라인 산란 전달 파라미터(TM Line)를 다음의 식을 이용하여 연산하여 에러 항들을 산출하는 단계(SS30a)를 포함할 수 있다.
Figure 112016100538794-pat00016
상기 에러 항들을 산출하는 단계(SS30a)는, 상기 측정된 라인 산란 전달 파리미터(TM Line) 및 상기 측정된 쓰루 산란 전달 파라미터(TM Thru)을 이용하여, e00, e33, e10e01/e11, e32e23/e22를 산출하는 단계(SS31); 상기 측정된 쓰루 산란 전달 파라미터(TM Thru) 및 상기 측정된 반사 산란 전달 파라미터(TM Reflect)를 이용하여 e11과 e22를 산출하는 단계(SS32); e11과 e10e01/e11을 이용하여 e10e01을 구하고, e22와 e32e23/e22을 이용하여, e32e23을 구하는 단계(SS33); 및 e10e32은 다음의 식을 이용하여 구하는 단계(SS34)를
Figure 112016100538794-pat00017
포함할 수 있다.
상기 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료는 동일한 기판에 배치될 수 있다.
이하, 본 발명의 일 실시예에 따른 TRL(Thru-Reflect-Line) 교정 시료의 구조가 설명된다. 일 예로서, 4개의 도전층을 구비한 다층 기판(90)에서 설명한다. TRL(Through-Reflect-Line) 교정시료는 쓰루 교정 시료(62a), 반사 교정 시료(62c), 및 라인 교정 시료(62b)를 포함한다.
상기 다층 기판(90)은, 상기 최상부층과 상기 최하부층 사이에 배치된 테스트 시료(162); 상기 최상부층과 상기 최하부층 사이에 배치된 쓰루(Through) 교정 시료(62a); 상기 최상부층과 상기 최하부층 사이에 배치된 반사(Reflect) 교정 시료(62c); 및 상기 최상부층과 상기 최하부층 사이에 배치된 라인(Line) 교정 시료(62b);를 포함한다.
상기 테스트 시료(162), 쓰루 교정 시료(62a), 반사 교정 시료(62c), 및 라인 교정 시료(62b) 각각은 동일한 구조의 상기 비아를 포함하는 제1 에러 박스(64) 및 제2 에러 박스(66)에 의하여 연결된다.
상기 다층 기판(90)은 4층 인쇄회로 기판일 수 있다. 상기 다층 기판(90)은 하부로부터 제1 내지 제4 도전층(10,20,30,40)을 포함할 수 있다. 제1 도전층(10)과 제2 도전층(20) 사이에는 제1 유전층(10a)이 배치될 수 있다. 상기 제2 도전층(20)과 제3 도전층(30) 사이에는 제2 유전층(20a)이 배치될 수 있다. 상기 제3 도전층(30)과 상기 제4 도전층(40) 사이에는 제3 유전층(30a)이 배치될 수 있다.
도 7a는 제1 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 7b는 도 7a의 A-A' 선을 따라 자른 단면도이다.
도 7a 및 도 7b를 참조하면, 제1 시료(60a)는 쓰루 교정 시료(62a), 제1 에러 박스(64), 및 제2 에러박스(66)를 포함한다. 상기 제1 에러 박스(64) 및 제2 에러 박스(66) 각각은, 상기 제1 도전층(10)은 접지된 제1 도전 패턴(11)을 포함하고, 상기 제2 도전층(20)은 하부 신호 패턴(21)을 포함하고, 상기 제3 도전층(30)은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴(31)을 포함하고, 상기 제4 도전층(40)은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴(41)을 포함할 수 있다. 상기 상부 신호 패턴(41)은 상기 하부 신호 패턴(21)과 제1 비아(42)를 통하여 연결될 수 있다. 상기 상부 신호 패턴(41)과 서로 나란한 상부 보조 도전 패턴(43)은 고주파 프로프의 탐침이 접촉하는 패드로 기능할 수 있다.
상기 쓰루(Through) 교정 시료(62a)에서, 상기 제1 에러 박스(64)의 상기 하부 신호 패턴(21)은 제2 도전층이 배치되는 배치 평면에서 상기 제2 에러 박스(64)의 상기 하부 신호 패턴(21)과 서로 연결될 수 있다.
도 8a는 제2 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 8b는 도 8a의 B-B' 선을 따라 자른 단면도이다.
도 8a 및 도 8b를 참조하면, 제2 시료(60b)는 라인 교정 시료(62b), 제1 에러 박스, 및 제2 에러박스를 포함한다. 상기 제1 에러 박스(64) 및 제2 에러 박스(66) 각각은, 상기 제1 도전층(10)은 접지된 제1 도전 패턴(11)을 포함하고, 상기 제2 도전층(20)은 하부 신호 패턴(21)을 포함하고, 상기 제3 도전층(30)은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴(31)을 포함하고, 상기 제4 도전층(40)은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴(41)을 포함할 수 있다. 상기 상부 신호 패턴(41)은 상기 하부 신호 패턴(21)과 제1 비아(42)를 통하여 연결될 수 있다. 상기 상부 신호 패턴(41)과 서로 나란한 상부 보조 도전 패턴(43)은 고주파 프로프의 탐침이 접촉하는 패드로 기능할 수 있다.
상기 라인 교정 시료(62b)에서, 상기 제1 에러 박스(64)의 상기 하부 신호 패턴(21)은 제2 도전층이 배치되는 배치 평면에서 상기 제2 에러 박스(66)의 상기 하부 신호 패턴(21)과 소정의 거리(L)을 가지고 위상차를 제공하도록 서로 연결될 수 있다.
도 9a는 제3 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 9b는 도 9a의 C-C' 선을 따라 자른 단면도이다.
도 9a 및 도 9b를 참조하면, 제3 시료(60c)는 반사 교정 시료(62c), 제1 에러 박스, 및 제2 에러박스를 포함한다. 상기 제1 에러 박스(64) 및 제2 에러 박스(66) 각각은, 상기 제1 도전층(10)은 접지된 제1 도전 패턴(11)을 포함하고, 상기 제2 도전층(20)은 하부 신호 패턴(21)을 포함하고, 상기 제3 도전층(30)은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴(31)을 포함하고, 상기 제4 도전층(40)은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴(41)을 포함할 수 있다. 상기 상부 신호 패턴(41)은 상기 하부 신호 패턴(21)과 제1 비아(42)를 통하여 연결될 수 있다. 상기 상부 신호 패턴(41)과 서로 나란한 상부 보조 도전 패턴(43)은 고주파 프로프의 탐침이 접촉하는 패드로 기능할 수 있다.
상기 반사 교정 시료(62c)에서, 상기 제1 에러 박스(64)의 상기 하부 신호 패턴(21)은 상기 제1 도전 패턴(11), 제2 도전 패턴(21), 및 상기 제4 도전층에 배치된 상부 보조 패턴(44)에 제2 비아(45)를 통하여 연결될 수 있다.
도 10a는 제4 시료의 제1 내지 제4 도전층을 나란히 전개한 평면도이다.
도 10b는 도 10a의 D-D' 선을 따라 자른 단면도이다.
도 10a 및 도 10b를 참조하면, 제4 시료(60c)는 테스트 시료(162), 제1 에러 박스, 및 제2 에러박스를 포함한다. 상기 제1 에러 박스(64) 및 제2 에러 박스(66) 각각은, 상기 제1 도전층(10)은 접지된 제1 도전 패턴(11)을 포함하고, 상기 제2 도전층(20)은 하부 신호 패턴(21)을 포함하고, 상기 제3 도전층(30)은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴(31)을 포함하고, 상기 제4 도전층(40)은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴(41)을 포함할 수 있다. 상기 상부 신호 패턴(41)은 상기 하부 신호 패턴(21)과 제1 비아(42)를 통하여 연결될 수 있다. 상기 상부 신호 패턴(41)과 서로 나란한 상부 보조 도전 패턴(43)은 고주파 프로프의 탐침이 접촉하는 패드로 기능할 수 있다.
상기 테스트 시료(162)는 전기적 특성을 측정하고자 하는 임의의 소자로 저항, 축전기, 인덕터와 같은 수동 소자, 이들의 결합에 의하여 필터, 또는 능동 소자를 포함할 수 있다. 제1 내지 제4 시료(60a~60d)는 동일한 인쇄회로 기판 또는 반도체 기판 상에 형성될 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않으며, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 특허청구범위에서 청구하는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 실시할 수 있는 다양한 형태의 실시예들을 모두 포함한다.
62a: 쓰루 교정 시료
62b: 라인 교정 시료
62c: 반사 교정 시료
64: 제1 에러 박스
66: 제2 에러 박스
70: 네트워크 분석기
72: 동축 케이블
162: 테스트 시료

Claims (9)

  1. 제1 포트 및 제2 포트를 포함하는 주파수에 따라 산란 파라미터를 측정하는 네트워크 분석기; 및
    상기 제1 포트 및 제2 포트에 동축 케이블로 연결되고, 도전층 사이를 연결하는 비아를 포함하고, 적어도 최상부층 및 최하부층, 중간층을 포함하는 3층 이상의 도전층을 포함하는 다층 기판을 포함하고,
    상기 다층 기판은:
    상기 최상부층과 상기 최하부층 사이에 배치된 테스트 시료;
    상기 최상부층과 상기 최하부층 사이에 배치된 쓰루(Through) 교정 시료;
    상기 최상부층과 상기 최하부층 사이에 배치된 반사(Reflect) 교정 시료; 및
    상기 최상부층과 상기 최하부층 사이에 배치된 라인(Line) 교정 시료;를 포함하고,
    상기 테스트 시료, 쓰루 교정 시료, 반사 교정 시료, 및 라인 교정 시료 각각은 동일한 구조의 상기 비아를 포함하는 제1 에러 박스 및 제2 에러 박스에 의하여 연결되고,
    상기 쓰루 교정 시료, 상기 반사 교정 시료, 및 상기 라인 교정 시료에 각각 대응하는 상기 네트워크 분석기를 통하여 측정된 쓰루 산란 파라미터(SM Thru), 측정된 반사 산란 파라미터(SM Reflect), 및 측정된 라인 산란 파라미터(SM Line)를 이용하여 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하고,
    상기 테스트 시료에 대응하는 상기 네트워크 분석기를 통하여 측정된 테스트 시료 산란 파라미터(SM DUT)를 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 상기 에러 항들을 이용하여 상기 테스트 시료의 산란 파라미터(SDUT)를 추출하는 것을 특징으로 하는 전자파 임피던스 측정 장치.
  2. 제1 항에 있어서,
    상기 다층 기판은 4층 인쇄회로 기판이고,
    상기 다층 기판은 하부로부터 제1 내지 제4 도전층을 포함하고,
    상기 제1 에러 박스 및 제2 에러 박스 각각은:
    상기 제1 도전층은 접지된 제1 도전 패턴을 포함하고,
    상기 제2 도전층은 하부 신호 패턴을 포함하고,
    상기 제3 도전층은 상기 제1 도전 패턴과 나란히 연장되고 접지된 제3 도전 패턴을 포함하고,
    상기 제4 도전층은 상기 제1 도전 패턴과 나란히 연장되는 상부 신호 패턴을 포함하고,
    상기 상부 신호 패턴은 상기 하부 신호 패턴과 제1 비아를 통하여 연결되는 것을 특징으로 하는 전자파 임피던스 측정 장치.
  3. 제2 항에 있어서,
    상기 쓰루(Through) 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은 상기 제2 에러 박스의 상기 하부 신호 패턴과 서로 연결되는 것을 특징으로 하는 전자파 임피던스 측정 장치.
  4. 제2 항에 있어서,
    상기 반사 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은 상기 제1 도전 패턴, 제2 도전 패턴, 및 상기 제4 도전층에 배치된 상부 보조 패턴에 제2 비아를 통하여 연결되는 것을 특징으로 하는 전자파 임피던스 측정 장치.
  5. 제2 항에 있어서,
    상기 라인 교정 시료에서, 상기 제1 에러 박스의 상기 하부 신호 패턴은
    상기 제2 에러 박스의 상기 하부 신호 패턴과 소정의 거리(L)을 가지고 위상차를 제공하도록 서로 연결되는 것을 특징으로 하는 전자파 임피던스 측정 장치.
  6. 전자파 임피던스 교정 방법에 있어서,
    다층 기판에 비아를 포함하고 제1 포트에 연결된 제1 에러 박스 및 제2 포트에 연결된 제2 에러 박스를 통하여 연결된 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료를 제공하는 단계;
    상기 쓰루 교정 시료, 상기 반사 교정 시료, 및 라인 교정 시료 각각을 네트워크 분석기를 통하여 측정된 쓰루 산란 파라미터(SM Thru), 측정된 반사 산란 파라미터(SM Reflect), 및 측정된 라인 산란 파라미터(SM Line)를 각각 측정하는 단계;
    상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)를 이용하여 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계;
    상기 테스트 시료를 상기 네트워크 분석기를 통하여 측정된 테스트 시료 산란 파라미터(SM DUT)를 측정하는 단계; 및
    상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 상기 에러 항들을 이용하여 테스트 시료의 측정된 테스트 시료 산란 파라미터(SM DUT)과 상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 항들을 이용하여 상기 테스트 시료의 산란 파라미터(SDUT)를 추출하는 단계를 포함하는 것을 특징으로 하는 전자파 임피던스 교정 방법.
  7. 제6 항에 있어서,
    상기 제1 에러 박스 및 상기 제2 에러 박스를 구성하는 에러 항들을 산출하는 단계는:
    상기 측정된 쓰루 산란 파라미터(SM Thru), 상기 측정된 반사 산란 파라미터(SM Reflect), 및 상기 측정된 라인 산란 파라미터(SM Line)을 측정된 쓰루 산란 전달 파라미터(TM Thru), 측정된 반사 산란 전달 파라미터(TM Rflect), 및 측정된 라인 산란 전달 파리미터(TM Line)로 각각 변환하는 단계; 및
    상기 측정된 쓰루 산란 전달 파라미터(TM Thru), 상기 측정된 반사 산란 전달 파라미터(TM Reflect), 및 상기 측정된 라인 산란 전달 파라미터(TM Line)를 다음의 식을 이용하여 연산하여 에러 항들을 산출하는 단계를 포함하고,
    Figure 112016100538794-pat00018

    e00는 제1 에러박스의 디렉티비티(directivity)이고,
    e33는 제2 에러박스의 디렉티비티(directivity)이고,
    e11은 제1 포트 매치이고,
    e22는 제2 포트 매치이고,
    e11e32는 트랜스미션 트랙킹(transmission tracking)이고,
    Figure 112016100538794-pat00019
    는 제1 에러 박스의 에러 매트릭스의 디터미넌트(determinant)이고,
    Figure 112016100538794-pat00020
    는 제2 에러 박스의 에러 매트릭스의 디터미넌트인 것을 특징으로 하는 전자파 임피던스 교정 방법.
  8. 제6 항에 있어서,
    상기 에러 항들을 산출하는 단계는:
    상기 측정된 라인 산란 전달 파리미터(TM Line) 및 상기 측정된 쓰루 산란 전달 파라미터(TM Thru)을 이용하여, e00, e33, e10e01/e11, e32e23/e22를 산출하는 단계;
    상기 측정된 쓰루 산란 전달 파라미터(TM Thru) 및 상기 측정된 반사 산란 전달 파라미터(TM Reflect)를 이용하여 e11과 e22를 산출하는 단계;
    e11과 e10e01/e11을 이용하여 e10e01을 구하고, e22와 e32e23/e22을 이용하여, e32e23을 구하는 단계; 및
    e10e32은 다음의 식을 이용하여 구하는 단계를
    Figure 112016100538794-pat00021

    포함하는 것을 특징으로 하는 전자파 임피던스 교정 방법.
  9. 제6 항에 있어서,
    상기 테스트 시료, 쓰루 교정 시료, 반사(Reflect) 교정 시료, 및 라인(Line) 교정 시료는 동일한 기판에 배치되는 것을 특징으로 하는 전자파 임피던스 교정 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI805069B (zh) * 2021-04-26 2023-06-11 財團法人工業技術研究院 高頻元件測試裝置及其測試方法
CN113985324A (zh) * 2021-06-25 2022-01-28 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 探测电路板、探头以及探测系统
KR102592534B1 (ko) * 2021-06-30 2023-10-24 한국표준과학연구원 산란계수 측정오차 보정 방법
CN113655293B (zh) * 2021-08-16 2024-08-27 哈尔滨工业大学 一种同轴连接器电磁屏蔽效能测试装置
CN114113960B (zh) * 2021-11-01 2024-08-23 中国电子科技集团公司第十三研究所 Gcpw校准件的制备方法及gcpw校准件
CN118101084B (zh) * 2024-04-22 2024-06-25 深圳市诺信博通讯有限公司 一种基于射频器件的性能检测方法及系统

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3017367B2 (ja) 1992-09-04 2000-03-06 京セラ株式会社 マルチポート回路のｓパラメータ測定方法
JP2807177B2 (ja) 1994-07-27 1998-10-08 日本ヒューレット・パッカード株式会社 回路網測定装置及び校正方法
JP2866011B2 (ja) 1994-08-24 1999-03-08 日本ヒューレット・パッカード株式会社 回路網測定装置の校正方法
JP3404238B2 (ja) 1997-01-10 2003-05-06 京セラ株式会社 高周波測定の校正標準器および校正法ならびに高周波用伝送線路の伝送損失の測定方法
DE10065644A1 (de) * 2000-12-29 2002-07-04 Ilona Rolfes Kalibrieranordnung mit Kalibrierstandards gleicher Einfügungslänge bei unterschiedlicher Leitungslänge zur Kalibrierung vektorieller Netzwerkanalysatoren
US6836743B1 (en) * 2002-10-15 2004-12-28 Agilent Technologies, Inc. Compensating for unequal load and source match in vector network analyzer calibration
US7064555B2 (en) * 2003-02-18 2006-06-20 Agilent Technologies, Inc. Network analyzer calibration employing reciprocity of a device
US7130756B2 (en) * 2003-03-28 2006-10-31 Suss Microtec Test System Gmbh Calibration method for carrying out multiport measurements on semiconductor wafers
US7113891B2 (en) * 2004-05-12 2006-09-26 Agilent Technologies, Inc. Multi-port scattering parameter calibration system and method
US7124049B2 (en) 2005-01-03 2006-10-17 Agilent Technologies, Inc. Method for implementing TRL calibration in VNA
US7768271B2 (en) * 2006-11-27 2010-08-03 Suss Microtec Test Systems Gmbh Method for calibration of a vectorial network analyzer having more than two ports
US7994801B2 (en) * 2007-05-08 2011-08-09 Tektronix, Inc. Calibrated S-parameter measurements of a high impedance probe
US7777497B2 (en) * 2008-01-17 2010-08-17 Com Dev International Ltd. Method and system for tracking scattering parameter test system calibration
DE202008013687U1 (de) 2008-10-15 2009-01-02 Rosenberger Hochfrequenztechnik Gmbh & Co. Kg Messanordnung mit Kalibriersubstrat und elektronischer Schaltung
CN101634672B (zh) * 2009-07-10 2011-07-27 中国电子科技集团公司第五十五研究所 基于未知材料基板的微波在片测试方法
US8290736B2 (en) * 2010-02-23 2012-10-16 Freescale Semiconductor, Inc. Calibration standards and methods of their fabrication and use
DE102012023629A1 (de) * 2012-12-03 2014-06-05 Hochschule Lausitz (Fh) Verfahren zur Berechnung der Restfehler einer Netzwerkanalysatormessung
CN103364752B (zh) * 2013-07-19 2015-12-23 中国电子科技集团公司第十三研究所 一种在片负载牵引测量系统的现场校准方法
DE102013014175B4 (de) * 2013-08-26 2018-01-11 Rosenberger Hochfrequenztechnik Gmbh & Co. Kg Verfahren zur Kalibrierung eines Messaufbaus
CN104502878B (zh) * 2014-12-26 2018-07-31 中国电子科技集团公司第十三研究所 微波GaAs衬底在片S参数微带线TRL校准件
CN104991215B (zh) * 2015-07-31 2018-04-17 中国电子科技集团公司第十三研究所 在片s参数共面波导trl校准件
CN105527559B (zh) * 2015-11-30 2019-07-02 北大方正集团有限公司 测试线路板、其制作方法、测试方法以及测试系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
On the Thru-Reflect-Line (TRL) NumericalCalibration and Error Analysis for ParameterExtraction of Circuit Model(Lin Li, Ke Wu, Peter Russer, International Journal of RF and Microwave computer Aided En

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