CN203929809U - 一种数字集成电路测试适配器 - Google Patents

Abstract

本实用新型公开了一种数字集成电路测试适配器，用于ICN83系列集成电路芯片的测试。该数字集成电路测试适配器中，主机板具有与集成电路测试系统的机头相对应的形状；主机板为多层板，设有独立的电源层和地层，地层位于主机板的中间位置；在电源层和地层之间设有旁路电容；在相邻的信号线之间设有地线。在测试过程中，该数字集成电路测试适配器可以有效地分配测试资源，并具有有效的抗干扰机制和信号同步设计，从而确保了测试工作高速、准确。

Description

一种数字集成电路测试适配器

技术领域

本实用新型涉及一种集成电路测试适配器，尤其涉及一种针对ICN83系列集成电路芯片的数字集成电路测试适配器，属于集成电路测试技术领域。

背景技术

随着数字集成电路的广泛应用，集成电路测试系统显得越来越重要。业内人士经过大量观察发现，测试基本上是集成电路生产过程中的最大瓶颈。由于集成电路生产过程中的芯片都要经过测试，对于大批量集成电路产品的测试来说，最重要的就是减少测试成本。

一般而言，集成电路测试所需要的硬件设备主要包括测试适配器、测试电路和测试针。其中测试适配器的作用在于将测试设备的系统资源如测试端口等分配到被测芯片的各个管脚上，它要把测试系统发出的各种测试信号完整的加载到被测芯片的相关管脚上，并把被测芯片的响应信号完整的传输给测试系统。因此集成电路测试适配器的实质是集成电路测试设备与集成电路芯片之间的信号通道电路板，它已经成为集成电路测试系统的标准配置之一。

集创北方研发的ICN83系列手机触屏控制芯片是一种互容式触摸屏检测芯片。该类芯片支持真实5点触控，能有效抑制射频干扰，报点率可达80～100Hz，具有最高20发送和12个接收检测通道，功耗也相对较低。该芯片可以应用于多种触屏系统中，包括手机、智能手机、PDA、数码相机、GPS/游戏机、便携式/平板电脑、移动上网设备、家庭娱乐设备等。该芯片作为我国自主研发的手机触屏控制芯片，只要芯片测试的稳定性和准确率达到相应的技术要求，可以完全代替进口芯片并广泛应用于电子设备中。但是目前市场上针对ICN83系列集成电路芯片专门开发的数字集成电路测试适配器却不多，而现有的数字集成电路测试适配器的匹配性不够理想，也难以满足广大用户的要求，导致芯片的测试陷入了困境。

发明内容

针对现有技术的不足，本实用新型所要解决的技术问题在于提供一 种数字集成电路测试适配器。该数字集成电路测试适配器主要针对83系列QFN40和QFN48两种封装方式的集成电路芯片开发的。

为实现上述目的，本实用新型采取下述的技术方案：

一种数字集成电路测试适配器，适用于ICN83系列集成电路芯片的集成电路测试系统，包括主机板和支架，所述主机板包括QFN40和QFN48两个封装格式的焊盘以及与所述焊盘相对应针脚；所述针脚和所述焊盘相连接；

所述焊盘之间通过信号线相连接，位于所述主机板的中间；所述针脚则分列在所述主机板两端；

所述主机板具有与数字集成电路测试系统的机头相对应的形状；

所述主机板为多层板，设有独立的电源层和地层，所述地层位于所述主机板的中间位置；

在所述电源层和所述地层之间设有旁路电容，待测芯片的发送和接收管脚之间连接隔离电容；

在相邻的信号线之间设有地线。

其中较优地，所述主机板中，表层导线的宽度以及到其参考地平面的高度符合式(1)所确定的关系：

$Z_0=\frac{87}{\sqrt{E_r+1.41}}\mathrm{In}\left(\frac{5.98h}{0.8w+t}\right)---\left(1\right)$

非表面层导线的宽度以及到其参考地平面的高度符合式(2)所确定的关系：

$Z_0=\frac{60\mathrm{Ln}\left[\frac{1.9(2h+t)}{0.8w+t}\right]}{\sqrt{\mathrm{Er}}}---\left(2\right)$

其中，Zo为信号的特征阻抗，Er为介电常数、w为导线宽度、t为所述主机板的厚度，h为导线到其参考地平面的高度。

其中较优地，所述主机板的形状为长方形。

其中较优地，所述主机板中，相邻各层的信号线之间不重叠。

其中较优地，所述主机板中，相邻各层的信号线之间没有交叉，且上下对称。

本实用新型所提供的数字集成电路测试适配器针对ICN的83系列 集成电路芯片的集成电路测试系统进行了优化设计，具有很好的匹配性。该集成电路测试适配器采用了有效的抗干扰机制和信号同步设计，可以保证测试工作高速、准确。

附图说明

图1为一种数字集成电路测试系统的通道排列图；

图2为本数字集成电路测试适配器的芯片布局图；

图3为微波传送带技术的示意图；

图4为带状线传输带技术的示意图；

图5为布好信号线的主机板的局部放大图。

具体实施方式

下面结合附图和具体实施例对本实用新型做进一步的详细说明。

本数字集成电路测试适配器主要是针对ICN83系列QFN(Quad Flat No-lead Package，方形扁平无引脚封装)方式封装的手机触屏控制芯片的测试系统而专门开发的。ICN83系列包括ICN830XM、ICN831XM和ICN838X系列。三种系列的芯片按照封装方式可以分为QFN40，QFN48以及QFN68。本实用新型中的数字集成电路测试适配器只针对QFN40和QFN48两种封装格式的芯片进行测试。

图1是一种集成电路测试系统的通道排列图，其中HJ1～HJ4为测试时钟信号和控制信号，J1～J16为测试系统的高速数字通道，AJ2为测试系统电源端口，PJ1～PJ10是测试系统的PMU测试回路。2J1～2J4整合了测试系统的所有测试通道，分列在测试系统的两端。DJ1和DJ2整合了测试时钟信号、控制信号和电源信号。

数字集成电路测试适配器在设计时，首先要与测试系统的机头相配合。在实践中，各集成电路测试系统的机头形状各异，其引出的测试通道及电源位置不尽相同，但大体上主要有两种形式：一种是方形或长方形的，通道及电源分布在上下两边，如Teradyne的J750、Agilent的SOC93000测试系统等；另一种为环形排列，如Teradyne的J971。Credence的Quatat1等。本测试适配器的主机板适用于外形为长方形的集成电路测试系统。当然，如果测试系统的机头改为环形排列，则本测试适配器的外形也可以相应改为圆形。这种改变是本领域普通技术人员都能实现的，在此就不详细赘述了。

参见图2中本数字集成电路测试适配器的芯片布局图。本数字集成电路测试适配器在布局之前，首先要确定待测试的ICN83系列QFN40和QFN48封装集成电路芯片的数字I/O管脚数目以及电源的分配情况，并根据实际的通道数进行芯片在主机板上的布局。在本实用新型的一个实施例中，容纳QFN40和QFN48两种封装格式芯片的焊盘位于主机板的中间，而与两种封装格式相对应的传输测试信号的针脚则分列在主机板两端。针脚与焊盘之间通过信号线相连接。需要说明的是，主机板布局所遵从的规则是：尽量使芯片处于板子的中间位置，以保证所有信号线的长度差别不会很大。因此，如果芯片有外围的连接电路，则必须将这些电路置于芯片周围，但不能超出测试系统允许的器件放置范围。

在数字集成电路测试适配器的实现过程中，主要的技术难点在于实现抗干扰布线，并确保多通道的测试信号具有良好的一致性。为此，本实用新型的主机板采用了地线隔离、阻抗匹配和等长设计等技术方案。

具体说明如下：

在阻抗匹配设计方面，本数字集成电路测试适配器按照阻抗匹配的原理进行层间结构的定义及线宽线距的计算。参照图3所示，基于微波传送带技术的计算公式为：

$Z_0=\frac{87}{\sqrt{E_r+1.41}}\mathrm{In}\left(\frac{5.98h}{0.8w+t}\right)---\left(1\right)$

基于微波传输带技术计算特征阻抗主要应用于表面层布线。其中，公式(1)中Zo为信号的特征阻抗，与其相关的参数有介质的介电常数Er、导线宽度w、厚度t以及导线到其参考地平面的高度h。由于PCB加工厂所用的板材多为FR-4，其介电常数基本固定，另一方面，导线厚度也是固定的，所以在安排PCB的层间结构时可以调整的参数只有w和h。在配合整板厚度和板材的基本厚度的情况下，尽可能使导线宽度加大，因为测试机到芯片的距离是比较远的，导线长度的加大会导致到线上的寄生电容和电感值加大，在高频的情况下这些寄生电容和电感会大大影响信号的传输质量。

参照图4所示，基于带状线传输带技术的计算公式为：

$Z_0=\frac{60\mathrm{Ln}\left[\frac{1.9(2h+t)}{0.8w+t}\right]}{\sqrt{\mathrm{Er}}}---\left(2\right)$

公式(2)中的参数含义与公式(1)中完全相同。带状线传输带技术与微波传输带技术的主要区别就是传输线的上下都有其参考的地平面。由于两层地平面的隔离作用，致使其受外界的干扰会明显的小于表层的信号，但在传输的延迟上，其每英寸的延时会达到200ps左右，这个值远大于表层线的50ps。

在地线隔离方面，本数字集成电路测试适配器的主机板为多层板，上面设有独立的电源层和地层，地层位于主机板中间的位置，覆铜比较完整，接地效果好。这种设计方式可以提供尽可能小的通路阻抗，并且可以降低布线难度。

图5为布好信号线的主机板的局部放大图。在本数字集成电路测试适配器中，相邻层的信号线不重叠，同时，为了保证特征阻抗的连续性，相邻层的信号线不发生交叉，并且布线时上下对称，这样就能保证主机板加工时的整体平整度。布线采用差分布线方式，两条线的长度要尽量一样长，两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行走线的方式有两种，一种为两条线走在同一走线层中，另一种为两条线分别走在上下相邻两层中。

ICN83系列的集成电路芯片采用QFN40和QFN48两种封装方式。这两种封装方式有以下优点：无脚焊盘设计占有更小的PCB面积；组件非常薄，可满足对空间有严格要求的应用；非常低的阻抗和自感，可满足高速和微波应用；具有优异的热性能，重量轻，无引脚设计；但缺点在于返修非常困难。为了使本数字集成电路测试适配器适合于测试ICN83系列集成电路芯片，在该测试适配器上采用了如下的技术措施：用地线耦合的方法消除电容性串扰，即在相邻的信号线之间插入地线可以有效减小电容性串扰。用独立回路法消除电感性串扰：在布局时，尽量降低独立回路数量，减小回路面积，不要让信号回路共用同一段导线，可以消除电感性串扰。用旁路电容的方法消除电磁干扰，具体做法为在电源层和地层之间设有一些旁路电容，在芯片的电源管脚加装旁路电容等，同时芯片的TX和RX管脚之间连接隔离电容也可以消除电磁干扰。

与通常的集成电路测试适配器一样，本数字集成电路测试适配器还具有支架等基本测试元件。这些都是本领域一般技术人员所熟知的，在此就不详细赘述了。

上面对本实用新型所提供的数字集成电路测试适配器进行了详细的说明，但并非对本实用新型的限制。对于本技术领域的一般技术人员而言，再不背离本实用新型实质精神的前提下对它所做的任何显而易见的改动，都将构成对本实用新型专利权的侵犯，将承担相应的法律责任。

Claims (5)

1.一种数字集成电路测试适配器，适用于ICN83系列集成电路芯片的集成电路测试系统，包括主机板和支架，其特征在于：

所述主机板包括QFN40和QFN48两个封装格式的焊盘以及与所述焊盘相对应针脚；所述针脚和所述焊盘相连接；

所述焊盘之间通过信号线相连接，位于所述主机板的中间；所述针脚则分列在所述主机板两端；所述主机板具有与数字集成电路测试系统的机头相对应的形状；

所述主机板为多层板，设有独立的电源层和地层，所述地层位于所述主机板的中间位置；

在所述电源层和所述地层之间设有旁路电容，待测芯片的发送和接收管脚之间连接隔离电容；

在相邻的信号线之间设有地线。

2.如权利要求1所述的数字集成电路测试适配器，其特征在于：

所述主机板中，表层导线的宽度以及到其参考地平面的高度符合式(1)所确定的关系：

非表面层导线的宽度以及到其参考地平面的高度符合式(2)所确定的关系：

其中，Zo为信号的特征阻抗，Er为介电常数、w为导线宽度、t为所述主机板的厚度，h为导线到其参考地平面的高度。

3.如权利要求1所述的数字集成电路测试适配器，其特征在于：

所述主机板的形状为长方形。

4.如权利要求1所述的数字集成电路测试适配器，其特征在于：

所述主机板中，相邻各层的信号线之间不重叠。

5.如权利要求1所述的数字集成电路测试适配器，其特征在于：所述主机板中，相邻各层的信号线之间没有交叉，且上下对称。