TWI446531B

TWI446531B - 畫素結構及電性橋接結構

Info

Publication number: TWI446531B
Application number: TW100117211A
Authority: TW
Inventors: Ching Yang Liu; Wei Hsiang Lin; Shu Wei Chu; Hsiang Chih Hsiao; Jhih Jie Huang; Sai Chan Liu; Yu Hsin Liang
Original assignee: Au Optronics Corp
Priority date: 2011-05-17
Filing date: 2011-05-17
Publication date: 2014-07-21
Also published as: US8669558B2; CN102254928B; US20120292622A1; TW201248844A; CN102254928A

Description

畫素結構及電性橋接結構

本發明係關於一種畫素結構及一種電性橋接結構，尤指一種具有浮置導電墊而可維持良好電荷注入界面之畫素結構及電性橋接結構。

主動矩陣型平面顯示面板，例如液晶顯示面板係使用薄膜電晶體(thin film transistor,TFT)元件作為驅動元件。一般而言，由於無機半導體材料具有較高的載子移動率，因此廣泛地被使用作為薄膜電晶體之半導體層的材料。相較於無機半導體材料，有機半導體材料雖具有較低的載子移動率，但其具有輕薄、可撓曲性與可利用低溫製程製作等特性，因此近年來業界已開始嘗試使用有機半導體材料製作薄膜電晶體元件。然而，在有機半導體製程中，源/汲電極易受到氧化，造成後續畫素電極與源/汲電極的電性連接不佳，因此使得有機半導體薄膜電晶體元件的發展受到限制。

本發明之目的之一在於提供一種畫素結構及一種電性橋接結構，以提升薄膜電晶體元件及顯示面板之電性表現。

本發明之一較佳實施例提供一種畫素結構，設置於一基板上。上述畫素結構包括一薄膜電晶體元件位於基板上、一絕緣層位於薄膜電晶體元件之上，以及一畫素電極位於絕緣層上。薄膜電晶體元件包括一半導體層、一閘極電極、一閘極介電層位於半導體層與閘極電極之間、兩個源/汲極電極分別對應於半導體層之兩相對側，以及一浮置導電墊位於半導體層之一側。浮置導電墊係與兩源/汲極電極之其中一者電性連接。絕緣層具有一第一接觸洞，部分暴露出浮置導電墊。畫素電極係經由第一接觸洞與浮置導電墊電性連接。

本發明之一較佳實施例提供一種電性橋接結構，設置於一基板上。上述電性橋接結構包括一導線、一浮置導電墊、一絕緣層與一導電層。導線位於基板上，且導線之材料包括銀、鋁、銅、鎂之其中至少一者、上述材料之複合層或上述材料之合金。浮置導電墊位於基板上並與導線電性連接，且浮置導電墊之材料包括一抗氧化材料。絕緣層位於浮置導電墊上，且絕緣層具有一接觸洞部分暴露出浮置導電墊。導電層位於絕緣層上並經由接觸洞與浮置導電墊電性連接。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖。第1圖繪示了本發明之第一較佳實施例之畫素結構的示意圖。如第1圖所示，本實施例之畫素結構10係設置於一基板12上，且畫素結構10包括一薄膜電晶體元件20、一絕緣層(亦稱為保護層)32與一畫素電極34。薄膜電晶體元件20係位於基板12上，且薄膜電晶體元件20包括一半導體層22位於基板12上、一閘極電極24位於基板12上、一閘極介電層25位於半導體層22與閘極電極24之間、兩個源/汲極電極26S,26D位於基板12上並分別對應於半導體層22之兩相對側，以及一浮置導電墊28位於基板12上並位於半導體層22之一側。兩源/汲極電極26S,26D之源/汲極電極26D部分覆蓋浮置導電墊28而與浮置導電墊28接觸並電性連接，且源/汲極電極26D至少部分暴露出浮置導電墊28。此外，絕緣層32係位於薄膜電晶體元件20之上，且絕緣層32具有一第一接觸洞321。第一接觸洞321部分暴露出浮置導電墊28，且第一接觸洞321未暴露出源/汲極電極26S,26D。另外，閘極絕緣層25具有一第二接觸洞251，至少部分暴露出浮置導電墊28。畫素電極34係位於絕緣層32上並經由第一接觸洞321以及第二接觸洞251與浮置導電墊28電性連接。由於浮置導電墊28僅與源/汲極電極26D以及畫素電極34電性連接而未與其它訊號源電性連接，因此可視為浮置狀態。另一方面，源/汲極電極26S則可與資料線(圖未示)電性連接。

在本實施例中，薄膜電晶體元件20係為頂閘極(top-gate)型薄膜電晶體元件，且兩源/汲極電極26S,26D係位於基板12與半導體層22之間，閘極介電層25係位於半導體層22上，閘極電極24係位於閘極介電層25之上方，而絕緣層32係位於閘極電極24與閘極介電層25上。此外，在本實施例中，浮置導電墊28係位於基板12與源/汲極電極26D之間，且源/汲極電極26D僅部分覆蓋浮置導電墊28而部分暴露出浮置導電墊28。另外，在本實施例中，半導體層22係與部分之浮置導電墊28直接接觸，但不以此為限。例如半導體層22亦可不與浮置導電墊28直接接觸。此外，第一接觸洞321以及第二接觸洞251可由同一道黃光及蝕刻製程完成，但不以此為限。

在本發明中，半導體層22較佳為一有機半導體層，因有機半導體層具有輕薄、可撓曲性與可利用低溫製程製作等特性。舉例而言，有機半導體層之材料可為小分子(small molecular)化合物、高分子聚合物(polymer)或有機金屬錯合物(organometallic complex)，但不以此為限。另外，為了使源/汲極電極26S,26D與半導體層22具有良好的電荷注入效率，源/汲極電極26S,26D之材料較佳包括銀、鋁、銅、鎂之其中至少一者、上述材料之複合層或上述材料之合金。浮置導電墊28之材料包括一抗氧化材料。考量到源/汲極電極26S,26D之材料容易受到用來形成第一接觸洞321之蝕刻氣體的成分例如氧、硫、氟或氯等的影響而產生氧化或腐蝕，會造成後續與畫素電極34電性連接不佳的問題，因此第一接觸洞321僅暴露出浮置導電墊28，而未暴露出源/汲極電極26D。此外，浮置導電墊28較佳使用抗氧化材料，例如抗氧化材料可包括鈦、鉬、鎢、金、鉑、鉻、鎳、鈀、鈷之其中至少一者、上述材料之複合層或上述材料之合金；或是抗氧化材料可包括金屬氧化物導電材料例如氧化銦錫(ITO)、氧化銦鋅(IZO)、摻氟之氧化銦(FZO)之其中至少一者；或金屬氮化物導電材料例如氮化鈦(TiN)或氮化鉬(MoN)之其中至少一者。另外，浮置導電墊28可包括一單層(single-layered)浮置導電墊或一複合層(composite-layered)浮置導電墊。絕緣層32可為單層絕緣層或複合層絕緣層，且其可為無機絕緣層、有機絕緣層或無機/有機堆疊絕緣層。

藉由上述配置，第一接觸洞321僅暴露出浮置導電墊28而未暴露出源/汲極電極26S,26D，因此源/汲極電極26S,26D不會產生氧化，故可確保源/汲極電極26S,26D與半導體層22可形成良好的電荷注入界面。此外，浮置導電墊28係由抗氧化材料所形成，因此亦不會在形成第一接觸洞321的製程中受損，而可確保浮置導電墊28與畫素電極34具有良好的電性連接。

本發明之畫素結構並不以上述實施例為限。下文將依序介紹本發明之其它較佳實施例之畫素結構，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。

請參考第2圖。第2圖繪示了本發明之第一較佳實施例之畫素結構之一變化型的示意圖。如第2圖所示，本變化型之畫素結構30的薄膜電晶體元件20亦為頂閘極型薄膜電晶體元件，不同於第1圖之實施例之處在於，半導體層22係位於兩源/汲極電極26S,26D與基板12之間，閘極介電層25係位於半導體層22與兩源/汲極電極26S,26D上，兩源/汲極電極26S,26D之源/汲極電極26D部分覆蓋浮置導電墊28而與浮置導電墊28接觸並電性連接，且閘極電極24係位於閘極介電層25之上方。

請參考第3圖。第3圖繪示了本發明之第二較佳實施例之畫素結構的示意圖。如第3圖所示，不同於第一實施例，本實施例之畫素結構40之薄膜電晶體元件20係為底閘極(bottom-gate)型薄膜電晶體元件，因此閘極電極24係位於基板12與閘極介電層25之間，半導體層22係位於閘極介電層25上，源/汲極電極26S,26D係位於閘極介電層25與半導體層22之間，且絕緣層32係位於閘極介電層25、源/汲極電極26S,26D與半導體層22上。此外，浮置導電墊28係位於基板12與閘極介電層25之間，且第一接觸洞321部分暴露出浮置導電墊28。源/汲極電極26D填入部分之第二接觸洞251且部分覆蓋浮置導電墊28，以及部分暴露出浮置導電墊28，且浮置導電墊28未與半導體層22直接接觸，但不以此為限。

同樣地，藉由上述配置，源/汲極電極26D係部分填入第二接觸洞251而與浮置導電墊28接觸，但第一接觸洞321僅暴露出浮置導電墊28而未暴露出源/汲極電極26S,26D，因此源/汲極電極26S,26D不會產生氧化。此外，浮置導電墊28係由抗氧化材料所形成，因此亦不會在形成第一接觸洞321的製程中受損，而可確保浮置導電墊28與畫素電極34具有良好的電性連接。

請參考第4圖。第4圖繪示了本發明之第二較佳實施例之畫素結構之一變化型的示意圖。如第4圖所示，本變化型之畫素結構80的薄膜電晶體元件20亦為底閘極型薄膜電晶體元件，不同於第3圖之實施例之處在於，閘極電極24係位於基板12與閘極介電層25之間，閘極介電層25具有一第二接觸洞251部分暴露出浮置導電墊28，半導體層22係位於閘極介電層24上，兩源/汲極電極26S,26D係位於閘極介電層25與半導體層22上，且源/汲極電極26D填入部分之第二接觸洞251之內而與浮置導電墊28電性連接。

本發明之浮置導電墊的設計並不限於應用在顯示面板的畫素結構上，而亦可應用於其它部分，例如顯示面板的周邊區的橋接結構上。請參考第5圖。第5圖繪示了本發明之第三較佳實施例之電性橋接結構的示意圖。如第5圖所示，本實施例之電性橋接結構50係設置於一基板52上，且電性橋接結構50包括一導線54、一浮置導電墊56、一絕緣層58以及一導電層60。導線54係位於基板52上，且導線54可為例如顯示面板之閘極線、資料線、共通線或其它各種需作外部電性連接或彼此橋接之導線。導線54之材料較佳可包括銀、鋁、銅、鎂之其中至少一者、上述材料之複合層或上述材料之合金。浮置導電墊56係位於基板52上並與導線54電性連接，且浮置導電墊56之材料包括一抗氧化材料。例如抗氧化材料可包括鈦、鉬、鎢、金、鉑、鉻、鎳、鈀、鈷之其中至少一者、上述材料之複合層或上述材料之合金；或是抗氧化材料可包括金屬氧化物導電材料例如氧化銦錫(ITO)、氧化銦鋅(IZO)、摻氟之氧化銦(FZO)等，或金屬氮化物導電材料例如氮化鈦(TiN)或氮化鉬(MoN)等。另外，浮置導電墊56可包括一單層(single-layered)浮置導電墊或一複合層(composite-layered)浮置導電墊。絕緣層58係位於浮置導電墊56上，且絕緣層58具有一接觸洞59，部分暴露出浮置導電墊56且未露出導線54。絕緣層58可包括一介電層581，以及一保護層582位於介電層581上。在本實施施例中，導線54係位於介電層581與保護層582之下。絕緣層58之介電層581與保護層582分別可為單層結構或複合層結構，且其材料可為無機材料或有機材料。導電層60係位於絕緣層58上並經由接觸洞59與浮置導電墊56電性連接。在本實施例中，導電層60可為例如一透明導電層，用來保護導線54與浮置導電墊56，並使導線54與浮置導電墊56可藉由導電層60作對外電性連接。另外，本實施例之電性橋接結構50可更包括一導電膠62以及一驅動晶片64，其中驅動晶片64可為例如一覆晶薄膜(chip on film,COF)，而導電膠62可為例如一異方性導電膠(ACF)，位於導電層60與驅動晶片64之間，用以接合並電性連接導電層60與驅動晶片64，使得驅動晶片64得以提供訊號給導線54。

在本實施例之電性橋接結構50中，由於接觸洞59未暴露出導線54而係暴露出浮置導電墊56，因此由抗氧化材料形成的浮置導電墊56亦具有避免導線54產生氧化或腐蝕的功效。

請參考第6圖。第6圖繪示了本發明之第四較佳實施例之電性橋接結構的示意圖。如第6圖所示，不同於第三實施例在於，在本實施例之電性橋接結構70中，導線54係位於絕緣層58之介電層581與保護層582之間並與浮置導電墊56電性連接。

綜上所述，本發明之畫素結構及電性橋接結構具有浮置導電墊，且絕緣層之接觸洞僅暴露出由抗氧化材料形成的浮置導電墊，而未暴出易氧化之源/汲極電極或導線，因此可避免源/汲極電極或導線產生氧化而影響顯示面板之電性表現。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．畫素結構

12．．．基板

20．．．薄膜電晶體元件

22．．．半導體層

24．．．閘極電極

25．．．閘極介電層

251．．．第二接觸洞

26S,26D．．．源/汲極電極

28．．．浮置導電墊

30．．．畫素結構

32．．．絕緣層

321．．．第一接觸洞

34．．．畫素電極

40．．．畫素結構

50．．．電性橋接結構

52．．．基板

54．．．導線

56．．．浮置導電墊

58．．．絕緣層

581．．．介電層

582．．．保護層

59．．．接觸洞

60．．．導電層

62．．．導電膠

64．．．驅動晶片

70．．．電性橋接結構

80．．．畫素結構

第1圖繪示了本發明之第一較佳實施例之畫素結構的示意圖。

第2圖繪示了本發明之第一較佳實施例之畫素結構之一變化型的示意圖。

第3圖繪示了本發明之第二較佳實施例之畫素結構的示意圖。

第4圖繪示了本發明之第二較佳實施例之畫素結構之一變化型的示意圖。

第5圖繪示了本發明之第三較佳實施例之電性橋接結構的示意圖。

第6圖繪示了本發明之第四較佳實施例之電性橋接結構的示意圖。