TWI444841B - 使用時脈和電源柵格標準元件的ａｓｉｃ設計 - Google Patents

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Description

使用時脈和電源柵格標準元件的ASIC設計
本發明係有關於使用時脈與電源柵格標準元件的ASIC設計。
特殊應用積體電路(ASIC)是一種用於特殊應用之客製設計的積體電路，亦可稱為系統單晶片(SoC)。一些ASIC的應用範例可見於手機、汽車電腦和個人數位助理器(PDA)。上述範例具有受限的功能，因此只能用來執行專用作業。ASIC設計的對比例子是微處理器。微處理器是設計用來適於許多用途。
ASIC設計的第一階段，通常是由決定待被建立之ASIC功能要件的一群設計工程師開始。當已決定所需的功能時，設計小組就接著使用硬體描述語言(HDL)來建立ASIC之描述。此組建過程階段通常稱為暫存器轉換層級(RTL)。HDL是用於描述電路的操作、其設計和測試，用以經由模擬來驗證其操作。接著，可使用邏輯綜合軟體(像是Synopsys的設計編譯器)，將RTL設計轉換至較低層級之構件(稱為標準元件)的較大群集。
標準元件是ASIC的基礎建構區塊。通常係取自於程式庫的標準元件，由預先特徵化的閘極群集所組成。使用在ASIC設計中的標準元件是特定針對ASIC設計的所欲功能。提供所需電性連接之標準元件和電源柵格的所得群 集稱為閘層級連結表(netlist)。閘層級連結表經由配置工具來處理，其一個接著一個將單獨的標準元件配置在位於電源柵格內之指定區域。標準元件視元件設計的複雜度而定，使用用於在該元件內局部路由的可變數量之金屬層。標準元件的配置受到多種特定限制。因此，標準元件通常設有高度要求，致使所有的標準元件具有等於需求高度或其倍數之高度。
在ASIC組建的最後階段中，一路由工具形成在標準元件和電源柵格之間的電連接。延遲估計、時脈偏斜、寄生電阻和電容、電源消耗亦在最後一輪的測試中產生和使用。在這一輪的測試期間，為了增加裝置的性能，可針對設計作修改。當測試完成時，該設計終將被發表，以用於晶片製造。
當設計ASIC時，重要的一環是時脈分配。ASIC時脈分配網路的特點是使用的佈局區域、延遲的時脈插入和時脈偏斜。時脈偏斜是一種可在同步電路中看到的現象，當時脈信號到達在不同的電路零件及不同的時間；也就是說，當自時脈源的時脈插入延遲時，其與每一組件相異。在一平衡的時脈緩衝網路和金屬路由中，由時脈電路產生的時脈信號分布於ASIC各處。ASIC時脈分配網路的兩個普遍性內部結構分別為時脈樹幹和時脈樹枝，兩者具有不同的物理和電性特性，且因應其運用，使用一種時脈結構也許會比另一種更有益。
時脈樹幹結構的設計中涵括了大型中央導體，或樹幹 ，由一端或雙端傳動，有著較小分支導體從樹幹垂直延伸，用來將時鐘訊號分配至ASIC零件在任一邊的樹幹。因為從時脈來源到傳動構造，樹幹時脈分配網路有不均等的金屬路徑，所以它固然就不平衡，並且因為在金屬路徑中每一零件分辨RC延遲，使得時脈分布中，引入少量的時脈偏斜。
圖1A顯示時脈樹幹150的範例。時脈樹幹150包含一中央導體110，由較小型分支導體113從中央導體垂直延伸到任一邊導體的ASIC內部組件組成。時脈訊號CLK112一開始經過緩衝器116造成時脈信號CLK’117，時脈信號CLK’117經由緩衝器115和111，穿過兩側導體110。緩衝器111為非強制型緩衝器，用來將時脈偏斜降至最低。
內部樹結構為一平衡時脈分配計畫，藉由設計，其具有從時脈來源到內部組件之相等的路徑。內部樹結構使用中央分配點、對稱性分支，緩衝和次緩衝來分配時脈到內部組件。時脈樹也許會有樹根和樹幹來傳達時脈來源至第一個分支點。時脈樹每一分支中的金屬導體吻合度通常十分接近，以致於導體本身引入微量時脈偏斜到時脈分配網路。然而，就一個顯示低偏斜的時脈樹而言，網路中所有的時脈緩衝器一定有吻合度高的特性，並且這些緩衝器承受的負荷量一定要平衡。時脈樹的對稱分支使得其由ASIC工具自動產生為可行。儘管可以很快製造出一個完整的時脈網路，使其符合最壞偏斜限度，這些ASIC工具的主要缺點是使時脈偏斜降到時脈樹定製設計的可行水平 。
圖1B顯示一簡化型橫列式元件佈局100，特徵是嵌入型時脈樹107。元件佈局100包含兩個VDD101和VSS103電源供應軌，形成一電源柵格。標準元件105置於電源軌101和103中的電源柵格。時脈電路109產生傳送至目的地的一個時脈訊號，或是時脈樹107的節點111、113、115和117。一個源自時脈電路109的時脈訊號，其經過節點113的距離應該等同其通過節點111、115和117的距離。如果時脈訊號到達節點113的時間多或少於到達節點111、115或117的時間，就會產生時脈偏斜。到達節點的時間差異愈大，時脈偏斜就愈嚴重。
圖2A為時脈樹更詳盡的視圖。ASIC設計通常使用H型時脈樹200。時脈樹200包含四片葉子，或者稱為節點201、202、203和204。時脈樹200是由一連串金屬線210和一些緩衝器211組成。一個時脈訊號clk傳遞至時脈樹造成在節點202中的訊號clk’和在節點204中的訊號clk”。
圖2B的時間表，透過圖描繪時脈訊號clk、clk’和elk”。由時間表可見，clk’和clk”時脈訊號上升邊緣的插入延滯有相當大的差異，因而導致偏斜。這種差異在時序預算的設計中需被定址。
一種由複數設計元件所構成的電路。設計元件包含柵格元件，共同形成具有在第一和第二方向上之導軌的一時 脈柵格；及電路元件，形成電路於其內，並耦合至該時脈柵格。
柵格元件也可用來形成電源柵格，其中，在每一柵格元件中，電源柵格可提供介於電源和接地線間一解耦合電容。電源柵格也會為時脈柵格提供屏蔽。每一柵格元件在同一金屬層中更進一步的包括了至少一電源軌和至少一時脈線。該至少一電源軌和至少一時脈線會在第一和第二方向其中之一上。
存有多個類型的柵格元件。有的提供個別方向上的電源和時脈線，有的提供和互連不同方向上的軌道。一種柵格元件在第一方向上至少包含一電源軌和一時脈線。另一種會在第二方向上至少包含一電源軌和一時脈線，以及在第一方向上的至少另一電源軌。
第三種柵格元件分別在第一方向和第二方向上都至少包含一電源軌和一時脈線。第三種柵格元件也會互連不同方向上的電源軌和不同方向上的時脈線。
一種形成電路的方法包含設計個別時脈元件的時脈柵格和個別標準元件的電路，使其包含並耦合於時脈柵格。此方法也提供一整合電源和時脈柵格。該方法包含以一ASIC工具配置個別柵格元件，其中，該等柵格元件包含電壓與時脈單元，並以該ASIC工具來配置個別標準元件，ASIC工具在此為一軟體工具。
一種設計系統也會形成。設計系統包含至少一種標準元件，複數個柵格單位元件，配置軟體，其中該軟體配置 該複數個柵格單位元件與該至少一標準元件，和路由軟體。該路由軟體在該複數各柵格單位元件間、該至少一標準元件與該複數個柵格單位元件間；及該至少一標準元件與至少一其他標準元件間提供互連。
該設計系統包含第一方向元件裝置，用以提供時脈與電源線於一第一方向上，以及第二方向元件裝置，用以提供時脈與電源線於第二方向上，及互連元件裝置，用以提供及互連時脈與電源線於第一方向上，並提供及互連時脈與電源線於第二方向上。
電源和時脈柵格的整合減低應用時的時脈偏斜，而此應用可輕易的由AISC工具執行，該整合並且提供了必要的解耦合和屏蔽，而不增加ASIC設計額外的裝置。該整合的時脈和電源柵格也可被建構在少量的金屬層，因此大量的減低ASIC設計的複雜度。
以下為本發明的較佳實施例之說明。
如同圖2所示，為了在H時脈樹達到最少量偏斜，節點201到204必須平衡。因為每一節點201-204會遇到不同的負荷量，平衡這些節點變得非常困難。
一個可替代時脈樹幹和時脈樹結構的選擇為時脈柵格結構。該時脈結構的特色是由數條互連的線形成的一個矩形陣列，由複數個吻合的時脈緩衝器置來驅動，其緩衝器置於固定間隔的柵格上。時脈柵格形成單一低偏斜時脈網 路，消除了任何平衡負荷量的需要。在佈局中，柵格必須延伸而覆蓋整個ASIC設計中時脈的組件。ASIC時脈柵格通常是定製設計，必須合併至設計中的局部繞線。現今沒有供應商業性的ASIC工具來自動製造時脈柵格。發明者相信，透過將定製的時脈柵格細分成元件尺寸單位，並且使得這些單位和標準元件公用程式相容，製造自動化時脈柵格對ASIC來說是可行的且實際的。儘管現今的ASIC工具組缺乏製造自動時脈柵格的電壓，發明者相信以標準元件為基礎的時脈柵格元件是有益處的，其可輕易地和標準元件放置於佈局內，並且毫無縫隙的安裝在現有的ASIC設計，進而產生出高性能時脈分配。
圖3A顯示一時脈柵格300包含一個傳導柵格301和緩衝器211。如時脈樹200所示，圖3A的時脈柵格300不是包含多路節點，而是包含一個共同的節點，也就是傳導柵格301。因此，一旦時脈訊號clk播送至時脈柵格300，因為只有一共同節點，時脈柵格300的不同部位會在大約同一時間接收到訊號clk’和clk”。時脈柵格上接收到之不同的時脈訊號也會在大約同一時間增加和減少，就如同在圖3A的時序表可見。因此，使用一時脈柵格系統來減低時脈偏斜是可以實現的。需要注意的是，金屬導體形成的傳導柵格有著低量但有限的抗阻，一個小型RC基底的時脈偏斜，取決於時脈柵格的配置和電容負荷量，其將存在於不同部位間的傳導柵格。
當試圖實施時脈柵格系統於先前用於定製設計整合電 路中時，應用在ASIC設計時會有問題產生。佈局繞線工具不是被設計用來合併於時脈柵格，因此沒有合併至ASIC設計的可容性。也就是說，佈局繞線工具的安裝是用來放置標準元件並且在標準元件放置地方之間由路由互連。
在這裡揭露的電源和時脈設計，允許少量時脈偏斜，並且和各式各樣的ASIC設計工具相容。在圖4中，顯示並呈現出一包含柵格單位元件的整合電源和時脈柵格。該整合時脈和電源柵格400由複數個柵格單位元件組成，該複數個柵格單位元件為整合電源和時脈柵格400提供基礎。在類似ASIC設計的標準元件，柵格單位元件可一個接著一個放置，而且可以被安裝在一起而形成整合的電子和時脈柵格400。因此，柵格單位元件可被ASIC佈局繞線工具處理和安置，如同這些工具在標準元件中的使用。
如圖4所示，根據本發明的實施例，整合的電子和時脈柵格400包含垂直剖面403，水平剖面404及垂直和水平剖面交叉的交叉點405。此外，柵格剖面403、404和405包含三種不同型號的柵格單位元件。更仔細的來說，垂直剖面403包含複數個垂直柵格單位元件407，水平剖面404包含複數個水平柵格單位元件409，而交叉點405包含一角隅柵格單位元件411。也就是說，垂直柵格單位元件407是用來建構柵格400的垂直剖面403，然而水平柵格單位元件409是用來建構柵格400的水平剖面404。角隅柵格單位元件411是設計用來分別建構垂直剖面403 和水平剖面404間的交叉點405，因此其作用在交叉點405上分別為水平和垂直柵格單位元件409和407的互連耦合器。
由圖4可見，柵格400的水平剖面404是由以水平方向直線配置水平柵格單位元件409來建構。柵格400的垂直剖面407以類似的方式，以垂直方向直線配置垂直柵格單位元件407所建構。角隅柵格單位元件411使用在柵格400的交叉點405，而以此種形式來互連柵格中垂直剖面403中使用的垂直柵格單位元件407，配合使用在柵格的水平剖面404中的垂直柵格單位元件409。
這裡使用“水平”和“垂直”的術語是為了簡化敘述，但是只要他們實質上互相垂直，就會包括任何兩種不同的方向。
垂直柵格單位元件407，水平柵格單位元件409和角隅柵格單位元件411將由此更深入的探討，可參照圖6至12，其分別對柵格單位元件提供簡化的地形圖。
圖5是一個流程圖500，顯示圖4設計ASICs的步驟，其包含整合電源和時脈柵格400。首先，步驟501包含使用佈局工具來組織柵格單位元件成所需的柵格形式。圖4顯示一個如何放置柵格單位元件的說明範例。
如同步驟502所顯示，建構一整合電源和時脈柵格的下一步是使用佈局工具來放置標準元件。步驟501和步驟502使用的佈局工具是典型的ASIC佈局工具，或是特別為了放置標準元件407、409和411所設計。提供要建構 ASIC裝置邏輯的標準元件放置在柵格孔洞401。每一個柵格孔洞會放置各種的標準元件。
最後，在個別柵格單位元件間、個別標準元件和柵格單位元件間、及各種個體標準元件間(步驟503)會提供電性互連。該電性互連由路由工具製造，其也是一個典型的ASIC軟體工具。
根據本發明的一特徵，當放置一ASIC以形成一時脈與電源柵格時，該時脈與電源柵格元件可能藉由接界而自己互連。換句話說，藉由ASIC局部繞線工具以將時脈與電源柵格元件彼此互連則不需路由。更明確地，時脈與電源柵格元件可被建構致使鄰近的元件僅藉由在一ASIC佈局中放置柵格元件於所想要之部分上，經由接界便可彼此電性互連。然而，時脈與電源路由於藉由配置及含有內部時脈與電源柵格結構之標準邏輯元件而形成的柵格間。
圖6所示係水平柵格單位元件409之平面圖；圖7A及7B係一橫剖面示圖(A-A’)；及圖8係一透視圖。水平柵格之組件形成作為一電容器之一非功能性電晶體。圖7A繪示一PMOS實施例，而圖7B繪示一NMOS實施例。
參考圖6至圖8，第一導電性的一個最完整的井601是建立在基底和建構在第一井601的兩個源極/汲極擴散區。在NMOS和PMOS實施例中，在井601建立中兩個n+擴散區615或是分接頭。井分接頭615確保是處於適當的電位。在NMOS實施例，圖7B中，井分接頭615用來當作非功能n通孔電晶體的源極/汲極擴散區。PMOS實施 例包含額外的p+擴散區603，其用來當作非功能p通孔電晶體的源極/汲極擴散區。p+與n+擴散區603和615，分別沿著第一(608a和608b)和第二(609)水平電源軌以水平方向延伸。
NMOS實施例中，一閘極氧化物604在源極/汲極擴散區615間形成；同時，PMOS實施例中，閘極氧化物604是在源極/汲極擴散區603間形成。一導體多晶矽原料覆蓋在閘極氧化物604，而形成最完整的閘極604a。一淺溝槽隔離617形成於該裝置的外圍以用來提供電子隔離。
第一水平電源軌608a和608b，以VDD電位來舉例說明，由接點605和一第二水平電源軌609，電性連接至源極/汲極603，以VSS電位來舉例說明，透過接點607，電性連接至閘極604a。在PMOS實施例中，第一水平電源軌608a和608b也是透過接點619，電性連接至井分接頭615。應該要查明被使用接點的任何數量。
第一水平時脈線611，如sclk，其被置於在兩條電源軌608a和609之間，且第二水平時脈線610，如clk，係被置於該兩條電源軌608b和609之間。應該要查明任何會被實施的VDD或VSS電源軌的數量，然而當兩條VDD電源軌連接到裝置的源極與汲極時會有解耦合效應發生，並因此提供了類似電容器的特性。
水平電源軌608和609以及水平時脈線601和611都建構在第一金屬化層M1上。時脈線配置在電源軌間，其經由一DC訊號在三邊包圍及屏蔽以用來減低從其他ASIC 訊號傳送至時脈的電磁干擾。
柵格單位元件是建造用來提供VDD-VSS解耦合電容。PMOS電晶體實施例的解耦合電容將在這裡做細部討論。如圖7A所示，n型井601、井分接頭615和p+擴散區603形成PMOS電晶體結構。也就是說，p+擴散區603是電晶體的源極與汲極。經由連結至VSS和源極的閘極和連結至VDD的汲極和n型井，p通孔電晶體一直處於開啟狀態，其通孔材料完全轉化以在源極與汲極間形成導體。這裡的閘極604a構成一電容器板，源極/汲極603和已形成的p通孔形成另一片板，以及閘極氧化物604在兩板中構成的電介質原料。除此之外，形成在n型井601間的電容匯合處，其是在VDD的電壓，以及矽基底600，其是在VSS的電壓，兩者大量增加由PMOS電晶體提供的閘極電容。在此結構中，PMOS電晶體在每一柵格單位元件中的電源和接地線間提供了一個有效率的解耦合電容。
在ASIC設計中解耦合是一項要素。整合電路中的電壓如果在電路中發生大量的轉換會易於變得不穩定。VDD和VSS間有了電容，經由個別柵格單位分配至ASIC各處，幫助保持VDD電壓穩定並且預防ASIC造成災難性錯誤。
之前穩定ASIC設計中電壓的方法包含加入解耦合電容器至時脈樹的每一節點；在標準的實行上，解耦合電容器被置於時脈驅動器。解決的辦法需要大量的在ASIC裝置上之表層面積。一個更緊密的ASIC設計是需要的，而整合柵格400的電源柵格則不需要增加外部裝置就可提供 必要的解耦合電容。
圖9所示係垂直柵格單位元件407之更詳盡的平面圖，圖10為其透視圖。如同圖9、圖10所示，垂直柵格單位元件407，以VDD電位為例，包含兩條垂直電源軌801a和801b，以VSS電位為例，包含第二垂直電源軌802，裝置於兩條第一垂直電源軌801a和801b間。兩條垂直時脈線804和806(分別例如時脈clk和sclk)被裝置於第一垂直電源軌801a和801b和第二垂直電源軌802之間。更詳細的來說，clk時脈線804位於第一垂直電源軌801a和第二垂直電源軌802之間。時脈線sclk 806位於第一垂直電源軌801b和第二垂直電源軌802之間。垂直電源軌和時脈線都在第二M2金屬化層形成，而其比第一金屬化層M1建構在更高層。除了在第二金屬化層M2上的垂直電源軌和時脈線，垂直柵格單位元件407分別包括局部水平VDD電源軌708和VSS電源軌709在第一金屬層M1中。該垂直柵格單位元件407的垂直電源軌與時脈線垂直地運行至局部水平VDD與VSS線708與709。第二金屬化層M2的第一垂直電源軌801a和801b，是經由通孔901分別電性連接至水平局部VDD電源軌708a和708b，而第二垂直電源軌802是經由通孔903分別電性連接至水平局部VSS電源軌709。
垂直柵格單位元件407中，局部水平電源軌708和709，以及井結構703和701大致上和水平柵格單位元件409是有相同的建構模式，除了其不包含任何時脈線。垂 直柵格單位元件407的局部水平電源軌和時脈線和水平柵格單位元件409中的水平電源軌有一樣的高度，其建構在M1第一金屬化層。標準元件也包含邏輯操作，和M1第一金屬化層有一樣的高度。如此可知，所有垂直柵格單位在M1第一金屬化層必須包含電壓元素，如此才可提供電源給各種標準元件，而標準元件會遍及置於整合電子和時脈柵格400。
類似於圖6到8中，水平柵格單位元件409的PMOS電晶體實施例，垂直柵格單位元件407包含一n型井701，其內部配有兩個p+源極/汲極703和兩個正極n+擴散區703及兩個n+擴散區715。要證實的是垂直柵格單位元件407包含一NMOS電晶體結構。閘級氧化層704裝置於兩個p+源極/汲極703間，並且被一傳導性的複數矽原料覆蓋，形成最完整的閘極704a。局部水平VDD電源軌708a和708b建構於第一金屬化層M1，並且用通孔705連結至p+擴散區703，並也用通孔707連結至n+擴散區715。局部水平VSS電源軌709也是建構在第一金屬化層M1，經由通孔707連結至閘極704a。
第一垂直電源軌801a和801b建構在第二金屬化層M2，局部水平VDD電源軌708a和708b以垂直的方向，由通孔901經電能連結至局部水平VSS電源軌709。垂直時脈線804和806建構在第二金屬化層M2，並且位於第一垂直電源軌801a和801b和第二垂直電源軌802之間。
圖11顯示一角隅柵格單位元件411平面圖，而圖12 顯示一角隅柵格單位元件411透視圖。角隅柵格單位元件411在水平和垂直方向上都包含電子和時脈零件。所有形成水平方向的零件建構在第一金屬層M1，而所有形成垂直方向的零件建構在第二金屬層M2。兩個p+源極/汲極803和兩個n+井分接頭815融合成n型井805。閘級氧化層807放置於兩個p+源極/汲極803間及被一多矽導體原料覆蓋形成最完整的閘極807a。要證實的是角隅柵格單位元件411也包含一NMOS電晶體結構。
第一水平電源軌905a和905b，以VDD電位為例，其建構於第一金屬層M1，由接點809連結至p+源極/汲極803，並也經接點810接觸連結至n+型井分接頭815。第二水平電源軌907，以VSS電位為例，也建構於第一金屬層M1，由接點811連結至閘極807a。例如水平時脈線911和909，分別是sclk和clk，位於金屬層M1電源軌905和907之間。更詳盡來說，時脈線911，也就是sclk，位於電源軌905b和907之間。時脈線909，也就是clk，位於電源軌905a和907之間。
第一垂直電源軌1001a和1001b，如VDD電位，其建構於金屬層M2，由通孔913連結至第一水平電源軌905a和905b。第二垂直電源軌1003，如VSS電位，其也建構於金屬層M2，由通孔915連結至第一水平電源軌907。垂直時脈線1005，也就是clk，和1007，也就是sclk，分別經由通孔919和917連結至水平時脈線909，也就是clk，和911，也就是sclk。
因為角隅柵格單位411包含所有可在垂直及水平柵格單位找到的元件，分別是407和409，角隅柵格單位因此可以耦合垂直和水平柵格單位元件。
至目前為止所提供的範例包含兩條VDD電極，一條VSS電極，和兩條時脈線clk和sclk。要證實的是其他的組合，包括使用一組不同數量的電位和時脈線。組合不同的方向也可拿來應用。M1和M2方向也會改變。
電源和時脈柵格的整合在使用時，可經由ASIC工具輕易的減低時脈偏斜，不只如此，還提供解耦合及屏蔽，未給ASIC設計添加額外的裝置。整合電子和時脈柵格的另一優點是此設計善於建構在較低金屬層，因而大量減低ASIC設計的複雜度。
雖然本發明已以若干較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧元件佈局
101‧‧‧電源軌
103‧‧‧電源軌
105‧‧‧標準元件
107‧‧‧時脈樹
109‧‧‧時脈電路
110‧‧‧導體
111‧‧‧緩衝器
112‧‧‧時脈訊號
113‧‧‧節點
115‧‧‧緩衝器
116‧‧‧緩衝器
117‧‧‧節點
150‧‧‧時脈樹幹結構
200‧‧‧時脈樹
201‧‧‧節點
202‧‧‧節點
203‧‧‧節點
204‧‧‧節點
211‧‧‧緩衝器
300‧‧‧時脈柵格
301‧‧‧傳導柵格
400‧‧‧整合時脈和電源柵格
401‧‧‧柵格孔洞
403‧‧‧垂直剖面
404‧‧‧水平剖面
405‧‧‧交叉點
407‧‧‧垂直柵格單位元件
409‧‧‧水平柵格單位元件
411‧‧‧角隅柵格單位元件
500‧‧‧流程圖
600‧‧‧矽基底
601‧‧‧井
603‧‧‧p+擴散區
604‧‧‧閘極氧化物
604a‧‧‧閘極
605‧‧‧接點
607‧‧‧接點
608a‧‧‧水平電源軌
608b‧‧‧水平電源軌
609‧‧‧水平電源軌
610‧‧‧水平時脈線
611‧‧‧水平時脈線
615‧‧‧井分接頭
617‧‧‧淺溝槽隔離
619‧‧‧接點
701‧‧‧井結構
703‧‧‧p+擴散區
704‧‧‧閘級氧化層
705‧‧‧接點
706‧‧‧接點
707‧‧‧接點
708a‧‧‧局部水平VDD電源軌
708b‧‧‧局部水平VDD電源軌
709‧‧‧局部水平VSS電源軌
715‧‧‧n+擴散區
801a‧‧‧第一垂直電源軌
801b‧‧‧第一垂直電源軌
802‧‧‧第二垂直電源軌
803‧‧‧p+源極/汲極
804‧‧‧垂直時脈線
805‧‧‧n型井
806‧‧‧垂直時脈線
809‧‧‧接點
810‧‧‧接點
811‧‧‧接點
815‧‧‧井分接頭
901‧‧‧通孔
903‧‧‧通孔
905a‧‧‧第一水平電源軌
905b‧‧‧第一水平電源軌
907‧‧‧電源軌
909‧‧‧水平時脈線
911‧‧‧水平時脈線
913‧‧‧通孔
915‧‧‧通孔
917‧‧‧通孔
919‧‧‧通孔
1001a‧‧‧第一垂直電源軌
1001b‧‧‧第一垂直電源軌
1003‧‧‧第二垂直電源軌
1005‧‧‧垂直時脈線
1007‧‧‧垂直時脈線
本發明的上述和其他目的、特徵和優點將經由以下對本發明的較佳實施例並參照所附圖式更詳盡的說明而顯而易見，附圖中相似元件符號係表示所有圖中之相同元件。這些圖式並未依照比例圖繪，其重點在於描述本發明的原理。
圖1A為時脈樹幹的簡圖； 圖1B顯示一簡化型橫列式元件佈局；圖2A為時脈樹的簡圖，而圖2B是代表時脈樹偏斜的時序圖；圖3A為時脈柵格的簡圖，而圖3B是代表時脈柵格偏斜的時序圖；圖4描繪柵格系統的實施，其合併水平，垂直和角隅的柵格單位元件；圖5為柵格設計步驟流程圖；圖6為水平的柵格單位元件平面圖；圖7A描繪在圖6中PMOS水平式柵格單位元件的一個橫剖面示圖；圖7B描繪在圖6中NMOS水平式柵格單位元件的一個橫剖面示圖；圖8顯示在圖6中水平式柵格單位元件的透視圖；圖9顯示垂直式柵格單位元件的平面圖；圖10是圖9中垂直式柵格單位元件的透視圖；圖11顯示一角隅式柵格單位元件的平面圖；及圖12顯示圖11中角隅柵格單位元件的透視圖。
400‧‧‧整合時脈和電源柵格
401‧‧‧柵格孔洞
403‧‧‧垂直剖面
404‧‧‧水平剖面
405‧‧‧交叉點
407‧‧‧垂直柵格單位元件
409‧‧‧水平柵格單位元件
411‧‧‧角隅柵格單位元件

Claims (27)

  1. 一種形成自複數個設計元件的電路，包含：複數柵格設計元件，其被安裝在一起以形成一包括時脈傳導柵格之時脈柵格，該時脈傳導柵格具有在第一和第二方向上之導軌以及在該第一和第二方向上介於該等時脈傳導柵格導軌之間的固定交叉點，每一柵格設計元件包括在至少該第一和第二方向之一上延伸該柵格設計元件之長度的至少一電源軌及至少一時脈線；及電路設計元件，形成電路於其內，並耦合至該時脈柵格。
  2. 如申請專利範圍第1項所述之電路，其中，該等柵格設計元件亦形成一電源柵格。
  3. 如申請專利範圍第2項所述之電路，其中，在各個柵格設計元件中，提供一解耦合電容於電源與接地線間。
  4. 如申請專利範圍第2項所述之電路，其中，該時脈柵格係由該電源柵格所屏蔽。
  5. 如申請專利範圍第1項所述之電路，其中，該至少一電源軌及該至少一時脈線包含在相同金屬層中。
  6. 如申請專利範圍第1項所述之電路，其中，各柵格設計元件包含在該第二方向上之至少一電源軌及至少一時脈線，及在該第一方向上之至少一其他電源軌。
  7. 如申請專利範圍第1項所述之電路，其中，各柵格設計元件包含在該第一與第二方向的各個方向上之至少一電源軌及至少一時脈線。
  8. 如申請專利範圍第7項所述之電路，其中，各柵格設計元件將不同方向的該等電源軌與不同方向的時脈線互連。
  9. 如申請專利範圍第1項所述之電路，其中，各柵格設計元件係形成使得相鄰的柵格設計元件藉由接界互相電性耦合。
  10. 如申請專利範圍第1項所述之電路，其中，使用一軟體工具來形成該時脈柵格與一電源柵格。
  11. 如申請專利範圍第10項所述之電路，其中，該軟體工具係一特殊應用積體電路(ASIC)軟體工具。
  12. 一種設計一電路之電腦實施的方法，包含：設計安裝在一起之個別柵格設計元件的一時脈柵格，該時脈柵格包括一時脈傳導柵格，該時脈傳導柵格具有在第一和第二方向上之線以及在該第一和第二方向上介於該等時脈傳導柵格線之間的固定交叉點，每一柵格設計元件包括在至少該第一和第二方向之一上延伸該柵格設計元件之長度的至少一電源軌及至少一時脈線；及藉由使用電腦以設計個別電路設計元件之一電路於其內並耦合至該時脈柵格。
  13. 如申請專利範圍第12項所述之方法，更包含：設計具有該等個別柵格設計元件之一電源柵格。
  14. 如申請專利範圍第13項所述之方法，其中，該電源柵格與該時脈柵格係整合一起。
  15. 如申請專利範圍第14項所述之方法，更包含： 使用一軟體工具來配置該等個別柵格設計元件；及使用該軟體工具來配置該等個別電路設計元件。
  16. 如申請專利範圍第15項所述之方法，其中，該軟體工具係一ASIC軟體工具。
  17. 如申請專利範圍第12項所述之方法，更包含：以一電源柵格屏蔽該時脈柵格。
  18. 如申請專利範圍第13項所述之方法，更包含：使用該電源柵格來提供一解耦合電容。
  19. 如申請專利範圍第12項所述之方法，更包含：在相同金屬層中提供該至少一電源軌及該至少一時脈線。
  20. 如申請專利範圍第12項所述之方法，其中，該等個別柵格設計元件包含在該第二方向上之該至少一電源軌及該至少一時脈線，及在該第一方向上之至少一其他電源軌。
  21. 如申請專利範圍第12項所述之方法，其中，該等個別柵格設計元件包含在該第一與第二方向的各個方向上之至少一電源軌及至少一時脈線。
  22. 如申請專利範圍第21項所述之方法，更包含：提供一互連，其中，該柵格設計元件將不同方向的該等電源軌與不同方向的時脈線互連。
  23. 如申請專利範圍第21項所述之方法，其中，該互連係由相鄰的柵格設計元件之接界所提供。
  24. 一種提供一整合電源與時脈柵格之電腦實施的方 法，包含：藉由使用電腦而以一ASIC工具來配置個別柵格設計元件，其中，該等柵格設計元件包含電壓與時脈單元以形成一時脈柵格，該時脈柵格包括一時脈傳導柵格，該時脈傳導柵格具有在第一和第二方向上之線以及在該第一和第二方向上介於該等時脈傳導柵格線之間的固定交叉點，每一柵格設計元件更包括在至少該第一和第二方向之一上延伸該柵格設計元件之長度的至少一電源軌及至少一時脈線；及藉由使用電腦而以該ASIC工具來配置個別電路設計元件。
  25. 一種設計系統，包含：至少一電路設計元件；形成一時脈柵格之複數個柵格設計元件，該時脈柵格包括一時脈傳導柵格，該時脈傳導柵格具有在第一和第二方向上之線以及在該第一和第二方向上介於該等時脈傳導柵格線之間的固定交叉點，每一柵格設計元件更包括在至少該第一和第二方向之一上延伸該柵格設計元件之長度的至少一電源軌及至少一時脈線；配置軟體，其中，該配置軟體配置該複數個柵格設計元件與該至少一電路設計元件；及路由軟體，其中，該路由軟體在該複數個柵格設計元件間、在該至少一電路設計元件與該複數個柵格設計元件間、及在該至少一電路設計元件與至少一其他電路設計元 件間提供互連。
  26. 一種設計系統，包含：第一方向元件裝置，用以提供時脈與電源線於一第一方向上；第二方向元件裝置，用以提供時脈與電源線於一第二方向上；及互連元件裝置，用以提供時脈與電源線於一第一方向上，並提供時脈與電源線於一第二方向上，並將其互連。
  27. 一種ASIC標準設計元件，包含：至少一電源軌；及至少一時脈線，其中，該至少一電源軌與該至少一時脈線係互相平行，且其中該至少一電源軌與該至少一時脈線係適於連接至相鄰電路設計元件之柵格線。
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