KR101729909B1 - 완화된 게이트 피치를 갖는 ｎ 채널 및 ｐ 채널 종단 대 종단 핀펫 셀 아키텍쳐들을 위한 집적 회로, 기능 셀 라이브러리를 제조하는 방법, 데이터 프로세싱 시스템 및 메모리 - Google Patents

완화된 게이트 피치를 갖는 ｎ 채널 및 ｐ 채널 종단 대 종단 핀펫 셀 아키텍쳐들을 위한 집적 회로, 기능 셀 라이브러리를 제조하는 방법, 데이터 프로세싱 시스템 및 메모리 Download PDF

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Abstract

핀펫 블록 아키텍쳐들은, 핀 길이들이 적어도 2 배의 컨택 피치인 종단 대 종단 핀펫 블록들을 사용하여, 주어진 반도체 핀의 근접 종단 및 먼 종단 상에 그리고 주어진 반도체 핀의 게이트 엘리먼트 상에배치될 층간 커넥터들에 대해 충분한 스페이스가 있다. 제 1 전도 타입을 갖는 반도체 핀들의 제 1 세트 및 제 2 전도 타입을 갖는 반도체 핀들의 제 2 세트는 종단 대 종단 정렬될 수 있다. 층간 커넥터들은 게이트 엘리먼트들에 접속하는 대응 반도체 핀들 상부에 정렬될 수 있다.

Description

완화된 게이트 피치를 갖는 Ｎ 채널 및 Ｐ 채널 종단 대 종단 핀펫 셀 아키텍쳐들을 위한 집적 회로, 기능 셀 라이브러리를 제조하는 방법, 데이터 프로세싱 시스템 및 메모리 {INTERGRATED CIRCUIT, METHOD FOR MANUFACTURING A FUNCTIONAL CELL LIBRARY, DATA PROCESSING SYSTEM AND MEMORY FOR N-CHANNEL AND P-CHANNEL END-TO-END FINFET CELL ARCHITECTURE WITH RELAXED GATE PITCH}
본 발명은 집적 회로 디바이스들에 관한 것이고, 핀펫 (finFET) 디바이스들을 포함하는, 집적 회로 디바이스들에 대한, 셀 라이브러리들, 셀 아키텍쳐들 및 전자 설계 자동화 툴들에 관한 것이다.
핀펫 스타일 트랜지스터들은 D. Hisamoto 등, IEDM, 1998; 및 N. Lindert 등, IEEE 전자 디바이스지, p. 487, 2001 에 기술되고 있다. 핀펫들은 저전력 및 소형 레이아웃의 요건들이 점점 더 요구됨에 따라 최근에 용인되고 있다. CMOS 디바이스들에서, 트랜지스터들의 N-채널 및 P-채널 블록들은, 래치 업, 크로스 토크 및 다른 문제들을 방지하기 위해 사이에 절연체들을 가지고, 근접하여 배치된다.
집적 회로들의 설계에서, 표준 셀 라이브러리들이 종종 사용된다. 표준 셀 라이브러리에 대한 셀들의 구현 및 핀펫 아키텍쳐들을 사용한 집적 회로들의 구현에 적합한 핀펫 기반 설계 아키텍쳐에, 트랜지스터들의 성능에서의 변동을 탄력적 (flexible) 레이아웃 피쳐들을 제공하는 것이 바람직하다.
핀펫 블록들에 대하여, 트랜지스터들의 채널들은, 블록간 절연체들에 인접한 에지들에서 발생할 수 있는 것과 같은, 밸런싱되지 않은 스트레스의 영역들에 형성될 때 휨 (warping) 또는 다른 왜곡에 영향을 받기 쉬울 수 있는 좁은 핀들을 포함한다. 또한, 작은 피쳐 사이즈들에 대하여, 블록간 절연체들을 횡단하는 게이트 전도체들의 신뢰성이 구조들의 비균일성에 의해 절충될 수 있다.
측면 대 측면 대신 종단 대 종단으로 배열된 핀펫 블록들을 사용하는 집적 회로가 기재된다. 집적 회로는 기판을 포함하고, 반도체 핀들의 제 1 세트가 기판 상에 제 1 방향으로 정렬되며, n-채널 및 p-채널 핀펫들 중 하나에 대해 구성된 제 1 세트 및 n-채널 및 p-채널 핀펫들 중 다른 하나에 대해 구성된 제 2 세트가 기판 상에 종단 대 종단 정렬된다. 제 1 측면 및 제 2 측면을 갖는, 기판 상의 블록간 절연체는 제 1 세트 및 제 2 세트에서의 반도체 핀들을 분리시킨다. 제 1 세트에서 핀들의 종단들은 블록간 절연체의 제 1 측면에 근접하고, 제 2 세트에서 핀들의 종단들은 블록간 절연체의 제 2 측면에 근접한다. 패터닝된 게이트 전도체층은 반도체 핀들의 제 1 세트에서 적어도 하나의 핀을 가로질러 연장하는 제 1 게이트 전도체, 및 반도체 핀들의 제 2 세트에서 적어도 하나의 핀을 가로질러 연장하는 제 2 게이트 전도체를 포함한다. 단채널 구현에 있어서, 층간 커넥터들은 제 1 및 제 2 축 컨택 피치들을 갖고; 제 1 세트에서의 반도체 핀들은 제 1 축 컨택 피치의 약 2 배인 제 1 축 핀펫 블록 피치, 및 제 2 축 컨택 피치의 적어도 1 배인 제 2 축 컨택 피치를 가질 수 있다.
제 1 축 및 제 2 축을 갖는 그리드 패턴 상에 배열된 반도체 핀들의 제 1 세트 및 제 2 세트를 갖는, 기판을 포함하는 집적 회로가 기재된다. 제 1 세트에서 반도체 핀들은 그리드의 제 1 축과 평행하게 배열될 수 있다. 제 2 세트에서 반도체 핀들은 그리드 상의 제 1 축과 평행하게 배열될 수 있다. 패터닝된 게이트 전도체층은 반도체 핀들의 제 1 세트 및 제 2 세트에서의 대응 핀들 상에 복수의 게이트 엘리먼트들을 포함할 수 있고, 게이트 엘리먼트들은 대응 반도체 핀들의 제 1 및 제 2 종단들을 분리시키는 채널 영역들 상부에 배치된다. 패터닝된 게이트 전도체층 위에 놓이는 적어도 하나의 패터닝된 전도체층, 및 적어도 하나의 패터닝된 전도체층에서의 전도체들을, 패터닝된 게이트 전도체에서의 게이트 엘리먼트들에 그리고 핀들의 제 1 세트 및 제 2 세트에서 반도체 핀들의 제 1 및 제 2 종단들에 접속시키는 복수의 층간 커넥터들이 기능 셀의 엘리먼트들을 상호접속시키는데 사용될 수 있다. 완화된 게이트 피치의 구현에 있어서, 층간 커넥터들은 제 1 및 제 2 축 컨택 피치들을 가지며; 제 1 세트에서의 반도체 핀들은 제 1 축 컨택 피치의 적어도 3 배인 제 1 축 핀펫 블록 피치, 및 제 2 축 컨택 피치의 적어도 1 배인 제 2 축 컨택 피치를 가질 수 있다. 따라서, 핀펫 구성은 특정 핀펫의 핀을 따라 소스, 게이트 및 드레인에서 층간 접속들을 가능하게 하도록 레이아웃된다. 이러한 구성에서 완화된 게이트 피치는, 예를 드어 증가된 길이들 (랜덤 변동들을 억제하고 오프셋 누설을 억제함), 증가된 게이트-소스/드레인 스페이서 폭들 (기생 게이트 드레인간 캐패시턴스를 감소시킴), 증가된 소스/드레인 사이즈들 (S/D 컨택 저항을 감소시킴) 또는 위의 일부 조합들을 갖는 핀펫들로 핀펫 블록 아키텍쳐들의 구현을 가능하게 한다.
집적 회로 설계에 사용하기 위한 핀펫 표준 셀의 생성 및 광범위한 셀들의 구현에 적합한 핀펫 블록 구조들이 기재된다. 집적 회로 설계를 위한 핀펫 블록 아키텍쳐들의 사용을 위해, 그리고 전자 설계 자동화 소프트웨어 및 시스템들의 컴포넌트들로서 설계 툴들을 전개하는 기술이 기재된다. 핀펫 블록들을 포함하는 셀들을 포함하는 집적 회로들이 기재된다.
도 1 은 예시적인 집적 회로 설계 플로우의 간략화된 표현을 나타낸다.
도 2a, 도 2b 및 도 2c 는 기술의 회로 설계 및 회로 실시형태들 뿐만 아니라, 기술의 실시형태들로 사용하기에 적합한 컴퓨터 시스템의 간략화된 블록 다이어그램들이다.
도 3a 및 도 3b 는 종래 기술에서 알려진 핀펫 구조들을 나타내는 간략화된 다이어그램들이다.
도 4 는 표준 기능 셀 라이브러리에서 사용하기에 적합한 상보형 측면 대 측면 (side-to-side) 핀펫 블록의 간략화된 레이아아웃 다이어그램이다.
도 4a 는 도 4 및 도 5 에 적용가능한 범례이다.
도 5 는 표준 기능 셀 라이브러리에 사용하기에 적합한 상보형 종단 대 종단 핀펫 블록들의 간략화된 레이아웃 다이어그램이다.
도 6 은 측면 대 측면 핀펫 블록들 상에 레이아웃된 1x 인버터의 레이아웃 다이어그램이다.
도 6a 는 도 6, 도 7, 도 8 및 도 9 에 적용가능한 범례이다.
도 7a 는 종단 대 종단 핀펫 블록들 상에 레이아웃된 1x 인버터의 레이아웃 다이어그램이다.
도 7b 는 완화된 게이트 길이, 종단 대 종단 핀펫 블록들 상에 레이아웃된 1x 인버터의 레이아웃 다이어그램이다.
도 8 은 측면 대 측면 핀펫 블록들 상에 레이아웃된 3x 인버터의 레이아웃 다이어그램이다.
도 9a 는 종단 대 종단 핀펫 블록들 상에 레이아웃된 3x 인버터의 레이아웃 다이어그램이다.
도 9b 는 완화된 게이트 길이, 종단 대 종단 핀펫 블록들 상에 레이아웃된 3x 인버터의 레이아웃 다이어그램이다.
도 10 내지 도 12 는 도 9a 의 레이아웃으로부터 취해진 횡단면 다이어그램이다.
도 13 은 종단 대 종단 핀펫 블록들 상에 레이아웃된 3 입력 NAND 게이트의 레이아웃 다이어그램이다.
도 14 는 완화된 게이트 길이, 종단 대 종단 핀펫 블록들 상에 레이아웃된 3 입력 NAND 게이트의 레이아웃 다이어그램이다.
도 15 은 표준 기능 셀 라이브러리에 사용하기에 적합한, 미러 이미지 패턴으로 배열된 상보형 종단 대 종단 핀펫 블록들의 간략화된 레이아웃 다이어그램이다.
도 16a 및 도 16b 는 단채널 구현들 및 장채널 구현들에 대해 각각 도 15 와 같은 종단 대 종단 레이아웃 아키텍쳐에서 핀들에 대한 레이아웃들을 도시한다.
도 17 는 기능 셀 라이브러리에 대한 종단 대 종단 핀펫 블록 기반 기능 셀을 설계하는 것을 포함하는 기능 셀 라이브러리를 제조하는 프로세서의 간략화된 플로우 다이어그램이다.
도 18 은 본 명세서에 기재된 바와 같은 종단 대 종단 핀펫 블록 기반 기능 셀들을 포함하는 리퀴드 기능 셀 라이브러리를 사용하는 자동화된 설계 프로세스에 대한 간략화된 플로우 다이어그램이다.
도 1 은 집적 회로 설계 플로우의 간략화된 표현이다. 본 명세서에서 모든 플로우챠트들로서, 도 1 의 많은 단계들은 달성된 기능들에 영향을 미치지 않으면서 결합되거나, 상이한 시퀀스로 수행될 수 있다. 일부 경우들에서, 단계들의 재배열은 소정의 다른 변화들이 또한 이루어지는 경우에만 동일한 결과들을 달성하게 되고, 다른 경우들에서, 단계들의 재배열은 소정의 조건들이 만족되는 경우에만 동일한 결과들을 달성하게 된다.
하이 레벨에서, 도 1 의 프로세스는 제품 아이디어로 시작하고 (블록 100), EDA (Electronic Design Automation) 소프트웨어 설계 프로세스에서 실현된다 (블록 110)). 설계가 완성될 때, 제조 프로세스 (블록 150) 와, 패키징 및 어셈블리 프로세스들 (블록 160) 이 일어나고, 결국 완성된 집적 회로 칩들을 야기한다 (블록 170).
EDA 소프트웨어 설계 프로세스 (블록 110) 는 실제로 단순화를 위해 선형 방식으로 나타낸, 다수의 단계들 (112-130) 로 구성된다. 실제 집적 회로 설계 프로세스에 있어서, 특정 설계는 소정의 테스트들이 통과될 때까지 단계들 전체에 걸쳐 되돌아가야 할 수도 있다. 유사하게, 임의의 실제 설계 프로세스에서, 이러한 단계들은 상이한 순서들 및 결합들로 일어날 수도 있다. 따라서, 본 기재는 특정 집적 회로에 대해 구체적이거나 추천된, 설계 플로우로서라기 보다는, 맥락 및 일반적인 설명으로 제공된다.
이제 EDA 소프트웨어 설계 프로세스 (블록 110) 의 컴포넌트 단계들의 간단한 기재가 제공될 것이다.
시스템 설계 (블록 112) : 설계자들은 그들이 구현하기를 원하는 기능성을 기재한다: 그들은 만약의 문제 계획을 수행하여 기능성을 개선할 수 있고; 비용등을 체크할 수 있다 등등. 하드웨어-소프트웨어 아키텍쳐 선택이 이 스테이지에서 일어날 수 있다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은 모델 아키텍트 (Model Architect), 세이버 (Saber), 시스템 스튜디오 (System Studio) 및 DesignWare® 제품들을 포함한다.
로직 설계 및 기능 검증 (블록 114) : 본 스테이지에서, 시스템에서의 모듈들에 대해, 하이 레벨 디스크립션 언어 (HDL) 코드, 예컨데 VHDL 또는 베릴로그 (Verilog) 코드가 쓰여지고, 기능 정확도를 위해 설계가 체크된다. 보다 구체적으로, 설계는 특정 입력 자극에 응답하여 정확한 출력들을 생성하는 것을 보장하기 위해 체크된다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은, VCS, VERA, DesignWare®, 마젤란 (Magellan), 포멀리티 (Formality), ESP 및 LEDA 제품들을 포함한다.
테스트를 위한 합성 및 설계 (블록 116) : 여기서, VHDL/베릴로그는 넷리스트 (netlist) 로 번역된다. 넷리스트는 타겟 기술에 대해 최적화될 수 있다. 부가적으로, 완성된 칩의 체킹을 허용하기 위해 테스트들의 설계 및 구현이 일어난다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은 Design Compiler®, 물리적 컴파일러 (Physical Compiler), 테스트 컴파일러 (Test Compiler), 전력 컴파일러 (Power Complier), FPGA 컴파일러, TetraMAX 및 DesignWare® 제품들을 포함한다. 하기에 기재되는 바와 같이 종단 대 종단 핀펫 블록들의 사용을 위한 설계의 최적화가 본 스테이지에서 일어날 수 있다.
넷리스트 검증 (블록 118) : 본 스테이지에서, 넷리스트는 타이밍 제약들의 준수를 위해 그리고 VHDL/베릴로그 소스 코드와의 대응을 위해 체크된다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은 포멀리티, 프라임타임 (PrimeTime) 및 VCS 제품들을 포함한다.
설계 계획 (블록 120) : 여기서, 타이밍 및 상단 레벨 라우팅을 위해 칩에 대한 전반적인 평면도가 구성되고 분석된다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은 애스트로 (Astro) 및 IC 컴파일러 제품들을 포함한다. 종단 대 종단 핀펫 블록 기능 셀 선택, 레이아웃 및 최적화가 본 단계에서 일어날 수 있다.
물리적 구현 (블록 122) : 배치 (회로 엘리먼트들의 포지셔닝) 및 라우팅 (회로 엘리먼트들의 접속) 이 본 단계에서 일어난다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은 애스트로레일 (AstroRail), 프라임타임 (Primetime) 및 Star RC/XT 제품들을 포함한다. 종단 대 종단 핀펫 블록 기능 셀 레이아웃, 맵핑 및 접속 배열들은, 예를 들어, 본 명세서에 기재된 종단 대 종단 핀펫 블록 기능 셀 레이아웃들에 기초하여 종단 대 종단 핀펫 표준 기능 셀들을 사용하여, 본 단계에서 구현되거나 최적화될 수 있다.
분석 및 추출 (블록 124) : 본 단계에서, 회로 기능은 트랜지스터 레벨에서 검증된다 : 이것이 결국 만약의 문제 개선을 허용한다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은 커스텀 설계자 (Custom Designer), 애스트로레일, 프라임레일(PrimeRail), 프라임타임, 및 Star RC/XT 제품들을 포함한다.
물리적 검증 (블록 126) : 본 단계에서, 다양한 체킹 기능들이 수행되어, 제조, 전기적 문제들, 리소그라피 문제들 및 회로에 대한 정확성을 보장한다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은 헤라클레스 (Hercules) 제품들을 포함한다.
테이프 아웃 (블록 127) : 본 단계는 완성된 칩들을 제작하기 위해 리소그라피 사용을 위한 마스크들의 제작을 위해 "테이프 아웃" 데이터를 제공한다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은 제품들의 CATS(R) 패밀리를 포함한다.
분해능 강화 (블록 128) : 본 스테이지는 설계의 제조 능력을 향상시키기 위해 레이아웃의 기하학적 조작들을 수반한다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은 프로테우스/프로젠 (Proteus/Progen), 프로테우스AF, 및 PSMGen 제품들을 포함한다.
마스크 준비 (블록 130) : 본 스테이지는 마스크 데이터 준비 및 이 마스크들 그 자체의 쓰기의 양자를 포함한다. 본 단계에서 사용될 수 있는 Synopsys, Inc 로부터 입수가능한 예시의 EDA 소프트웨어 제품들은 제품들의 CATS(R) 패밀리를 포함한다.
본 명세서에 기재된 종단 대 종단 핀펫 블록 기반 기술의 실시형태들은, 예를 들어 스테이지들 (116 내지 122 및 130) 중 하나 이상을 포함하여, 상술한 스테이지들 중 하나 이상 동안 사용될 수 있다. 또한, 종단 대 종단 핀펫 블록 기술은, 설계 검증 스테이지들 동안 기능 셀의 변경을 포함하여, 엔지니어링 변화 오더들 (ECOs) 의 구현을 가능하게 하는 탄력성을 제공한다
도 2a 는 기술의 실시형태들로 사용하기에 적합한 컴퓨터 시스템 (210) 의 간략화된 블록 다이어그램이다. 컴퓨터 시스템 (210) 은 통상 버스 서브시스템 (212) 을 통해 다수의 주변 디바이스들과 통신하는 적어도 하나의 프로세서 (214) 를 포함한다. 이러한 주변 디바이스들은, 메모리 서브시스템 (226) 및 파일 저장 서브시스템 (228) 을 포함하는 저장 서브시스템 (224), 사용자 인터페이스 입력 디바이스들 (222), 사용자 인터페이스 출력 디바이스들 (220), 및 네트워크 인터페이스 서브시스템 (216) 을 포함할 수도 있다 입력 및 출력 디바이스들은 컴퓨터 시스템 (210) 과의 사용자 상호작용을 허용한다. 네트워크 인터페이스 서브시스템 (216) 은, 통신 네트워크 (218) 에 대한 인터페이스를 포함하여, 외부 네트워크들에 대한 인터페이스를 제공하며, 통신 네트워크 (218) 를 통해 다른 컴퓨터 시스템들에서의 대응 인터페이스 디바이스들에 커플링된다. 통신 네트워크 (218) 는 많은 상호 접속된 컴퓨터 시스템들 및 통신 링크들을 포함할 수도 있다. 이러한 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 정보의 통신을 위한 임의의 다른 메커니즘들일 수도 있다. 일 실시형태에서, 통신 네트워크 (218) 가 인터넷이지만, 통신 네트워크 (218) 는 임의의 적절한 컴퓨터 네트워크일 수도 있다.
사용자 인터페이스 입력 디바이스들 (222) 은 키보드, 포인팅 디바이스들, 예컨대 마우스, 트랙볼, 터치패드 또는 그래픽스 테블릿, 스캐너, 디스플레이에 통합된 터치스크린, 오디오 입력 디바이스들, 예컨대 음성 인식 시스템들, 마이크로폰들, 및 입력 디바이스들의 다른 유형들을 포함할 수도 있다. 일반적으로, 용어 "입력 디바이스" 의 사용은 컴퓨터 시스템 (210) 으로 또는 통신 네트워크 (218) 상으로 정보를 입력하기에 가능한 유형의 디바이스들 및 방식들을 모두 포함하는 것으로 의도된다.
사용자 인터페이스 출력 디바이스들 (220) 은 디스플레이 서브시스템, 프린터, 팩스 머신, 또는 비시각적 디스플레이들, 예컨대 오디오 출력 디바이스들을 포함할 수도 있다. 디스플레이 서브시스템은 캐소드 레이 튜브 (CRT), 평판 디바이스, 예컨대 액정 디바이스 (LCD), 프로젝션 디바이스, 또는 가시성 이미지를 생성하는 임의의 다른 메커니즘을 포함할 수도 있다. 디스플레이 서브시스템은 또한 예컨대 오디오 출력 디바이스들을 통해 비가시성 디스플레이를 제공할 수도 있다. 일반적으로, 용어 "출력 디바이스" 의 사용은 컴퓨터 서브시스템 (210) 으로부터 사용자에게 또는 다른 머신 또는 컴퓨터 시스템에 정보를 출력하기에 가능한 유형들의 디바이스들 및 방식들 모두를 포함하는 것으로 의도된다.
저장 서브시스템 (224) 은 라이브러리에 대한 기능 셀들의 전개를 위해 그리고 이 라이브러리를 사용하여 물리적 및 로직 설계를 위해 적용된 종단 대 종단 핀펫 탄력성 라이브러리 및 툴들을 포함하는, 본 명세서에 기재된 EDA 툴들의 일부 또는 전부의 기능성을 제공하는 베이직 프로그래밍 및 데이터 구성들을 저장한다. 이러한 소프트웨어 모듈들은 일반적으로 프로세서 (214) 에 의해 실행된다.
메모리 서브시스템 (226) 은 프로그램 실행 동안 명령들 및 데이터의 저장을 위한 메인 랜덤 액세스 메모리 (RAM)(230) 및 고정된 명령들이 저장되는 리드 온니 메모리 (ROM)(232) 를 포함하는, 다수의 메모리들을 포함한다. 파일 저장 서브시스템 (228) 은 프로그램 및 데이터 파일에 대해 지속적인 저장을 제공하며, 하드 디스크 드라이브, 연관된 탈착가능 매체들에 따른 플로피 디스크 드라이브, CD-ROM 드라이브, 광학 드라이브 또는 탈착가능 매체 카트리지들을 포함할 수도 있다. 소정의 실시형태들의 기능성을 구현하는 데이터베이스들 및 모듈들은 파일 저장 서브시스템 (228) 에 의해 저장될 수도 있다.
버스 서브시스템 (212) 은 컴퓨터 시스템 (210) 의 다양한 컴포넌트들 및 서브시스템들로 하여금 의도된 바에 따라 서로 통신하게 하는 메커니즘들을 제공한다. 버스 서브시스템 (212) 이 단일 버스로서 개략적으로 나타나 있지만, 버스 서브시스템의 대안의 실시형태들은 다중 버스들을 사용할 수도 있다.
컴퓨터 시스템 (210) 은 그 자체가 개인용 컴퓨터, 포터블 컴퓨터, 워크스테이션, 컴퓨터 단말기, 네트워크 컴퓨터, 텔레비전, 메인프레임 또는 임의의 다른 데이터 프로세싱 시스템 또는 사용자 디바이스를 포함하는 가변 유형들일 수 있다. 컴퓨터들 및 네트워크들의 변화가 심한 본질로 인해, 도 2a 에 도시된 컴퓨터 시스템의 기재는 단지 바람직한 실시형태들을 예시하기 위한 목적으로 특정 예로서 의도된다. 도 2a 에 도시된 컴퓨터 시스템 보다 많거나 적은 컴포넌트들을 갖는 컴퓨터 시스템 (210) 의 많은 다른 구성들이 가능하다.
도 2b 는 메모리 (240), 예컨대 종단 대 종단 핀펫 탄력적 라이브러리로부터의 기능셀들, 또는 하기에서 상세하게 설명되는 바와 같은 다른 종단 대 종단 핀펫 블록 기반 기능 셀들을 포함하는 회로 설계를 특정하는 데이터 구조를 포함할 수 있는 파일 저장 서브시스템 (228) 및/또는 네트워크 인터페이스 서브시스템 (216) 과 연관된 비일시적, 컴퓨터 판독가능 데이터 저장 매체를 나타낸다. 다른 실시형태들에서, 메모리 (240) 는 탄력적 종단단 핀펫 블록 구조를 사용하여 구현된 기능 셀들을 포함하는 기능 셀 라이브러리를 저장한다. 메모리 (240) 는 하드 디스크, 플로피 디스크, CD-ROM, 광학 매체, 탈착가능 미디어 카트리지, 또는 휘발성 또는 비휘발성 형태로 컴퓨터 판독가능 데이터를 저장하는 다른 매체일 수 있다. 기재된 종단 대 종단 핀펫 기술 및 기재된 장채널, 종단 대 종단 핀펫 기술에 의해 생성된 하나 이상의 핀펫 블록 기능 셀들을 포함하는, 예를 들어 회로 설계의 HDL 디스크립션을 포함하는, 회로 설계 (280) 를 저장하는 메모리 (240) 가 나타나 있다. 도 2c 는 하나 이상의 종단 대 종단 핀펫 블록 기능 셀들, 및/또는 핀펫 탄력적 라이브러리로부터 선택된 하나 이상의 장채널, 종단 대 종단 핀펫 블록 기능 셀들을 포함하는 기재된 기술에 의해 생성된 집적 회로 (290) 을 나타내는 블록이다.
도 3a 및 도 3b 는 통상의 실리콘 온 절연체 및 벌크 기판 구성들에서의 핀펫 구조들을 나타내는 개략적인 도시들이다. 이러한 기본 구조들의 양자가 본 명세서에 기재된 종단 대 종단 핀펫 블록 기능 셀들에 사용될 수 있다.
도 3a 에서, 복수의 핀들 (301, 302, 303) 은 절연 기판 (300) 상에 배치된다. 절연 기판 (300) 은, 실리콘 온 절연체 집적 회로들에 채용되는 것과 같은, 벌크 반도체 기판 상의 절연 재료의 층을 포함할 수도 있고, 또는 사파이어와 같은 벌크 유전체 기판 재료를 포함할 수도 있다. 핀들 (301, 302, 303) 은 기판 (300) 상에 평행하게 배열된 반도체 바디들을 포함하여, 도 3a 에서 페이지의 안쪽 및 바깥쪽으로 연장한다. 게이트 유전체 층 (305) 은 핀들 (301, 302, 303) 의 측면들, 그리고 보통 상단들 위에 놓인다. 예를 들어, 금속 또는 폴리실리콘을 사용하여 구현될 수 있는 게이트 전도체 (307) 가 핀들을 가로질러 게이트 유전체 층 (305) 상부로 연장한다.
도 3b 는 벌크 반도체 바디 (310) 로부터 돌출하고, 때때로 바디 타이드 핀들 (body-tied fins) 로서 지칭되는 복수의 핀들 (311, 312, 313) 을 나타낸다. 또한, 개별 핀들은 얕은 트렌치 격리 구조들 (316, 317) 에 의해 분리된다. 게이트 유전체 층 (315) 은 핀들 (311, 312, 313) 위에 놓인다. 게이트 전도체 (318) 는 핀들을 가로질러 게이트 유전체 층 (315) 상부로 연장한다.
도 3a 및 도 3b 의 실시형태들에 대하여, 게이트 전도체 (307, 318) 중 어느 하나의 측면 상에, 소스 및 드레인 영역들 (미도시) 이 핀들에서 구현된다. 결과의 FET 트랜지스터들은 핀들에서 소스, 채널 및 드레인 영역들을 갖고 핀들 위에 놓인 게이트를 갖는다. 그러한 트랜지스터들은 종종 다중 게이트 트랜지스터들로 칭하는데, 이는 게이트 전도체가 핀들의 2 개의 측면들 위에 놓이고, 그 결과 채널의 유효 폭을 증가시킨다. 핀펫 트랜지스터들을 구현하는데 사용된 핀들은 매우 좁을 수 있다. 예를 들어, 대략 20 nm 이하의 폭을 갖는 핀들이 사용될 수 있다. 다중 게이트 게이트 구조의 결과 및 핀들의 좁은 폭들의 결과로서, 핀펫 트랜지스터들은 탁월한 성능 특성들 및 작은 레이아웃 면적들을 갖는다.
도 4 는 탄력적 핀펫 기능 셀 라이브러리의 기능 셀들을 구현하기 위해 핀펫 트랜지스터들 (및 다른 반도체 디바이스들) 이 배열될 수 있는 상보형 측면 대 측면 핀펫 블록들을 도시한다. 도 4a 는 n-채널 및 p-채널 반도체 핀들에 대한 셰이딩 (shading), 게이트 전도체에 대한 셰이딩 및 제 2 금속층 (금속-0) 의 셰이딩을 포함하는 핀펫 블록들의 컴포넌트들에 대한 셰이딩을 나타내는, 도 4 및 도 5 에 적용가능한 범례이다.
도 4 에서의 레이아웃은 CMOS 트랜지스터들로서 공지된 상보형 p-채널 및 n-채널 트랜지스터들을 사용한 기능 셀들의 구현에 적합한 측면 대 측면 핀펫 블록들의 반복가능한 패턴을 도시한다. 패턴은 p-채널 블록 (402) 및 n-채널 블록 (403) 을 포함한다. 격리 구조 (426) 는 n-채널 블록 (403) 으로부터 p-채널 블록 (402) 을 분리시킨다. p-채널 블록 (402) 은 기판 상에 평행하게 레이아웃되는, 핀 (404) 을 포함하는 핀들의 셋트에 대해 할당된 영역을 포함한다. 예시로 나타낸 p-채널 블록 (402) 에서 핀들의 세트는 모든 할당된 영역이 사용될 때 7 개의 부재들을 포함한다. 임의의 주어진 핀펫 블록에 영역이 할당되는 핀들의 세트에서 부재들의 수는 특정 구현의 필요들에 따라 달라질 수 있다. 핀들은 위에서 논의된 바와 같이, 절연층 상에 구현될 수 있고, 또는 하부에 놓인 반도체 바디 (미도시) 로부터 돌출할 수 있다.
n-채널 블록 (403) 은 핀 (405) 을 포함하는 핀들의 세트를 포함하고, 그 부재들은 기판 상에 평행하게 레이아웃된다. 예시로 나타낸 n-채널 블록 (403) 에서 핀들의 세트는 모든 할당된 영역이 사용될 때 7 개의 부재를 포함한다. 본 명세서에서 도면들은 n-채널 블록들 및 p-채널 블록들에 동등한 개수의 핀들이 할당되는 것을 나타내지만, 기술의 구현들은 다양한 블록들에서 상이한 개수의 핀들을 사용할 수 있다. 임의의 주어진 핀펫 블록에서 영역이 할당되는 핀들의 세트에서 부재들의 개수는 특정 구현의 필요들에 따라 달라질 수 있다. p-채널 블록과 마찬가지로, n-채널 블록에서의 핀들은 절연층 상에 구현될 수 있고, 또는 위에서 논의된 바와 같이, 하부에 놓인 반도체 바디 (미도시) 로부터 돌출할 수 있다.
도시된 바와 같이, 도 4 의 블록 레이아웃은 측면 대 측면 핀펫 레이아웃을 나타내며, 여기서 격리 구조 (426) 의 대향 측면들에 근접한 핀들 (404 및 405) 은, 각각 격리 구조 (426) 에 인접한 평행한 측면들 (406 및 407) 을 갖는다.
패터닝된 게이트 전도체층은 핀들 위에 놓이고, 컬럼들을 따라 배열된 다이어그램에 나타낸 복수의 핀펫 블록들에서 게이트 전도체 ("게이트" 셰이딩으로 나타냄) 를 포함한다. 컬럼들의 수는 특정 구현에 적합한 것으로서 선택될 수 있다. p-채널 블록 (402) 은, 패터닝된 게이트 전도체층의 엘리먼트들이고 블록들 (402 및 403) 에서 핀들의 세트 위에 배치되고 이 핀들의 세트에 수직이며, 격리 구조 (426) 를 따라 연장하는, 게이트 전도체 (410) 를 포함하는, 게이트 전도체들을 포함한다. 대안의 실시형태들에서, 게이트 전도체 (410) 는, 위에 놓인 층들에서 패터닝된 금속층들을 사용하여 접속될 수 있는, 각각의 블록에서 별도의 전도체들을 사용하여 구현될 수 있다.
격리 구조 (426) 는 p-채널 블록 (402) 과 n-채널 블록 (403) 사이에 포지셔닝된다. 격리 구조 (426) 는, 기생 트랜지스터들의 결과로서, 그리고 그렇지 않으면 CMOS 기능 셀 레이아웃으로부터 유발될 수 있는 등의 누설 전류를 방지하는데 사용될 수 있다. 일 예에서, 격리 구조 (426) 는 반도체 기판에서 절연체 충진된 트렌치이며, 그 폭 및/또는 깊이는 핀들의 블록들 내의 핀들 사이의 트렌치들의 폭 및 깊이와 동일하거나 이보다 클 수 있다. 일부 실시형태들에서, 격리 구조는 격리 구조에 근접한 핀들의 측면들 (406 및 407) 상의 스트레스를 감소 또는 밸런싱하도록 설계되는 컴포넌트들을 포함할 수 있다.
본 예에서, 패터닝된 전도체층 (금속-0) 은 게이트 전도체들 (예를 들어, 410) 을 포함하는 패터닝된 게이트 전도체층으로 레이아웃된다. 금속-0 전도체들 (412, 413) 은 선택된 핀들을 전력 (VDD) 및 접지 (VSS) 에 접속시키기 위해 사용된 전력 전도체들일 수 있다. 대안의 구조들에서, VDD 및 VSS 전력 전도체들은 상위 층 (예를 들어, 금속-1 또는 금속 2) 전도체들을 사용하여 구현될 수 있고, 결국 표준 기능 셀 레이아웃에서 금속-0 전도체들 (412 및 413) 에서 접속될 수 있다.
본 명세서에서 사용된 바와 같은 전력 전도체, 또는 전력 레일은 통상 VDD 또는 VSS 로서 지칭되는 전력 공급 전압들을 회로의 엘리먼트들에 전달하기 위해 주로 사용되는 패터닝된 전도체층에서의 전도성 전도체이다. 주어진 블록에 대한 VDD 전압 및 VSS 전압은 다른 블록 또는 동일 집적 회로 상의 다른 회로들에 대한 VDD 전압 및 VSS 전압과 동일하거나 상이할 수도 있다.
여기서 기재된 기술의 실시형태들에서 적어도 하나의 패터닝된 전도체층 (금속-1, 금속2 등) 은 패터닝된 게이트 전도체층 위에 놓인다. 도 4 에서, 이러한 패터닝된 전도체층들은 핀펫 블록들에 대한 기본 측면 대 측면 레이아웃의 도시를 용이하게 하기 위해 생략된다. 제 1 패터닝된 전도체층에서의 전도체들은 이롭게는 패터닝된 게이트 전도체층에서의 게이트 전도체들에 평행하고 핀들에 수직으로 배열될 수 있다. 이것은 인접 블록들에서 칼럼들을 따르는 소스/드레인 영역들 및 상호접속 게이트 전도체들에 대한 제 1 패터닝된 전도체층의 사용을 용이하게 한다.
핀펫 블록들은 그리드 패턴 상에 배열될 수 있으며, 그리드 패턴은 적용될 집적 회로 기술에 대한 수평 및 수직 컨택 피치들을 수용하도록 사이징되는 그리드 셀들을 가지며, 컨택 피치들은 게이트 전도체들 또는 핀들과, 위에 놓인 패터닝된 전도체층들 사이의 층간 커넥터들에 대한 레이아웃에서 룸을 제공한다. 대표적인 그리드 패턴에 있어서, 게이트 전도체들은 각각의 그리드 셀 내에 하나의 게이트 전도체가 포함되도록 평행하게 배열되고 이격되어, 층간 커넥터들의 수평 피치에 대한 룸이 각각의 게이트 전도체와 컨택하는 것을 허용한다. 또한, 핀들은 하나의 핀펫이 각각의 그리드 셀에 포함되도록 평행하게 배열되고 이격되어, 층간 커넥터들의 수직 피치에 대한 룸이 각각의 전도체와 컨택하는 것을 허용한다. 일부 실시형태들에서, 게이트 전도체들 사이의 핀들에 접속되는 금속-0 커넥터들은, 도면에 나타낸 바와 같이, 수평 피치 요건들을 증가시키지 않으면서 게이트 전도체들 사이에 형성될 수 있다. 일부 구현들에서, 그리드 셀들에 대한 수평 및 수직 피치들은 상이할 수 있고, 특정 제조 기술들 및 레이아웃 아키텍쳐들에 대한 레이아웃 사양들을 사용하여 정의될 수 있다.
도 5 는, 도 4 의 측면 대 측면 핀펫 블록들과는 대조적으로, 핀펫 트랜지스터들 (및 다른 반도체 디바이스들) 이 탄력적 핀펫 기능 셀 라이브러리의 기능 셀들을 구현하도록 배열될 수 있는 상보형 종단 대 종단 핀펫 블록들을 도시한다. 도 4a 에서의 범례는 도 5 의 레이아웃 도면에 적용가능하다.
도 5 에서의 레이아웃은 CMOS 핀펫 트랜지스터들로서 공지된, 상보형 p-채널 및 n-채널 핀펫 트랜지스터들을 사용한 기능 셀들의 구현에 적합한, 종단 대 종단 핀펫 블록들의 반복가능한 패턴을 도시한다. 패턴은 p-채널 블록 (422) 및 n-채널 블록 (423) 을 포함한다. 대향하는 제 1 및 제 2 측면들 (442, 443) 을 갖는 격리 구조 (440) 는 p-채널 블록 (422) 및 n-채널 블록 (423) 을 분리한다. p-채널 블록 (422) 은 핀 (424) 을 포함하는 핀들의 세트를 포함하고, 그 부재들은 기판 상에 평행하게 레이아웃된다. n-채널 블록 (423) 은 핀 (425) 을 포함하는 핀들의 세트를 포함하고, 그 부재들은 기판 상에 평행하게 레이아웃된다. n-채널 블록 (423) 및 p-채널 블록 (422) 에서의 핀들은 종단 대 종단 배열된다. 따라서, 예를 들어, p-채널 블록 (422) 에서의 핀 (424) 은 제 1 종단 (426) 및 제 2 종단 (428) 을 갖는다. 제 1 종단은 블록간 격리 구조 (440) 의 제 1 측면 (442) 에 인접하거나 근접한다. 핀 (424) 은 블록간 격리 구조 (440) 와 떨어져서 제 1 방향으로 연장하여, 제 2 종단 (428) 이 블록간 격리 구조 (440) 에 대해 먼 쪽이다. n-채널 블록 (423) 에서의 핀 (425) 은 제 1 종단 (427) 및 제 2 종단 (429) 을 갖는다. 제 1 종단 (427) 은 블록간 격리 구조 (440) 의 제 1 측면 (443) 에 인접하거나 근접한다. 핀 (425) 은 블록간 격리 구조 (440) 와 떨어져서 제 1 방향으로 연장하여, 제 2 종단 (429) 이 블록간 격리 구조 (440) 에 대해 먼 쪽이다.
예시로 나타낸 p-채널 블록 (422) 에서의 핀들의 세트는 11 개의 부재들을 포함한다. 주어진 핀펫 블록을 구성하는 핀들의 세트에서 부재들의 개수는 특정 구현의 필요들에 따라 달라질 수 있다. 핀들은 절연층 상에 구현될 수도 있고, 또는 위에서 논의된 바와 같이 하부에 놓인 반도체 바디 (미도시) 로부터 돌출될 수 있다.
예시로 나타낸 n-채널 블록 (423) 에서의 핀들의 세트는 11 개의 부재들을 포함하는데, 이는 p-채널 블록 (422) 에 대한 수와 동일하다. 본 명세서에서의 도면들은 n-채널 블록 (423) 및 p-채널 블록 (422) 이 동등한 수의 핀들을 갖는 것을 나타내지만, 기술의 구현들은 다양한 블록들에서 상이한 수의 핀들을 사용할 수 있다. 핀들은 절연층 상에서 구현될 수도 있고, 또는 위에서 논의된 바와 같이 하부에 놓인 반도체 바디 (미도시) 로부터 돌출될 수 있다.
본 예에서, 패터닝된 전도체층 (금속-0) 은 게이트 전도체들 (예를 들어, 430, 432) 를 포함하는 패터닝된 게이트 전도체층으로 레이아웃된다. 금속-0 전도체들 (450, 451) 은 선택된 핀들을 디바이스의 다른 레이아웃들에서 VDD 및 VSS 전력 전도체들에 접속하기 위해 사용될 수 있으며, 이는 결국 표준 기능 셀 레이아웃에서 금속 0 전도체들 (450 및 451) 에 접속될 수 있다. 대안의 구조들에서, VDD 및 VSS 전력 전도체들은 상위 층 (예를 들어, 금속-1 또는 금속 2) 전도체들을 사용하여 구현될 수 있다.
주어진 레이아웃 영역 내에서 달성될 수 있는 향상된 트랜지스터 성능 때문에 핀펫 구조들이 바람직하다. 핀펫 블록 설계들은 "양자화된" 성능을 갖는 기능 셀들을 생성하기 위해 핀펫 구조를 사용하는데, 이는 유효 채널 폭들 및 이에 따른 로직 설계에서의 핀펫들의 트랜지스터 강도들을 변화시키기 위해 기능 셀로부터 핀들을 접속 및 접속해제함으로써 제어될 수 있다. 하지만, 블록들이 에지들 상의 핀들에 대해 유도된 비대칭 스트레스로 인해, 도 4 에 도시된 바와 같이 블록들 측면 마다의 설계에서 논쟁들이 발생할 수 있다. 비대칭 스트레스는 제조 동안의 구조적 휨 (warping) 및 크랙킹 불량들, 그리고 어레이에 걸친 성능 변동들을 야기한다. 이러한 문제들은 핀폭들이 20 nm 아래로 감축됨에 따라 더 나타나고 있다. 폭에서의 추가 감소들은, 특히 격리 폭 또는 깊이가 핀의 2개의 측면들 상에서 상이할 때, 핀들의 메커니컬 안정성에 의한 문제들을 생성하기 시작한다. 예를 들어, 도 4 를 참조하면, 핀 (404) 은 그 위에 좁은 격리 구조를 갖지만, 그 아래에서 핀 (405) 쪽으로 훨씬 넓은 격리 구조 (426) 를 갖는다. 격리 재료들, 예컨대 HDP 산화물 (고밀도 플라즈마 화학 기상 증착 CVD 프로세스) 또는 SOG 산화물 (스핀 온 글래스), 또는 유동성 CVD 산화물 (유동성 재료에 의한 CVD 프로세스) 에서의 고유 스트레스들에 기인하여, 상이한 폭들 및/또는 깊이들을 갖는 격리 구조들은 핀 (404) 의 2 개의 측면들 상에 상이한 힘들을 부과한다. 큰 힘의 불균형은 핀 (404) 의 변위 형성 또는 크랙킹을 유발하여, 트랜지스터들이 비기능성이게 할 수도 있다.
또한, 도 4 에 도시된 바와 같이, 블록들 측면 마다에서 반도체 핀들은 종종 라인 당 상이한 수의 핀펫들을 갖도록 구현된다. 따라서, 블록들은 핀 (405) 과 같은 긴 반도체 핀들, 및 핀 (415) 과 같은 짧은 반도체 핀들을 포함할 수 있다. (핀 (405) 와 같은) 긴 핀들은 거기에서 더 강하거나 더 균일한 스트레스 엔지니어링의 가능성으로 인해 우수한 성능을 가질 수 있지만, (핀 (415) 와 같은) 짧은 핀들에서의 트랜지스터들은 거기에서 스트레스 완화의 가능성으로 인해 더 약한 성능을 가질 수 있다.
도 5 에서 블록 레이아웃은 종단 대 종단 핀펫 레이아웃을 나타내며, 여기서 핀들 (424 및 425) 은 격리 구조 (440) 의 대응 측면들 (442, 443) 에 근접한 각각의 종단들을 갖는다. 도 5 에 도시된 레이아웃에서, p-채널 블록 (422) 에서의 핀들의 세트는 n-채널 블록 (423) 에서의 핀들의 세트와 종단 대 종단 정렬되어, 핀들 (424 및 425) 의 외측 측면들이 서로 정렬된다. 대안의 구현들에서, p-채널 블록 (422) 에서의 핀들은 n-채널 블록 (423) 에서의 핀들의 세트에서의 핀들에 관해 오프셋될 수 있어서, 핀들 (424 및 425) 의 외측 측면들이 오프셋될 수 있지만, 여전히 종단 대 종단 배열되고 동일 방향으로 연장한다.
종단 대 종단 레이아웃은 측면 대 측면 블록 레이아웃을 사용하여 발생하는 위에 언급된 문제들을 실질적으로 감소시킨다. 예를 들어, 핀의 종단 (예를 들어, 핀 (424) 의 종단 (426)) 은 먼 쪽의 종단 상의 전력 전도체 구조들로부터의 스트레스들에 비해, 블록간 격리 구조에 근접한 비대칭 스트레스에 직면할 수도 있다. 하지만, 핀들의 종단들은, 핀의 구조적 인터그리티에 영향을 미치지 않고, 휨을 야기하지 않으며, 그리고 블록에서 핀펫들의 채널 상에 스트레스의 현저한 변동을 야기하지 않으면서, 스트레스를 흡수하도록 구조적으로 적합하게 된다. 또한, 하기에서 예시되는 스트레서 구조들은 핀들의 종단들 상에, 또는 핀들의 종단들과 게이트 전도체들 사이에 형성될 수 있다. 게다가, 도 5 에서와 같이 종단 대 종단 정렬된 핀들은 길이가 모두 동일할 수 있는데, 이는 핀들이 명시적으로 동일한 양의 스트레스를 가질 수 있고, 이에 따라 핀들이 모두 명시적으로 동일한 성능을 갖는다는 것을 의미한다. 이것은 상이한 핀 길이들로 인해 도 4 에 나타낸 것과 같은 측면 대 측면 핀 배치에서 내재되는 강한 스트레스 근접 효과들을 제거한다.
도 5 의 레이아웃에서, 패터닝된 게이트 전도체층은 p-채널 블록 (422) 상부의 제 1 게이트 전도체 (430), 및 n-채널 블록 (423) 상부의 제 2 게이트 전도체 (432) 를 포함한다. 제 1 게이트 전도체는 p-채널 블록 (422) 에서 핀들 중 적어도 하나 (예를 들어, 핀 (424)) 상부로 연장한다. 본 예에서는, 제 1 게이트 전도체 (430) 가 모든 핀들의 상부로 연장하는 것을 나타낸다. 마찬가지로, 제 2 게이트 전도체 (432) 는 n-채널 블록 (423) 에서 핀들 중 적어도 하나 (예를 들어, 핀 (425)) 상부로 연장하는 것을 나타낸다.
도 5 는 각각의 블록에서 다중 게이트 전도체들 (예를 들어, 전도체 (410) 와 같은 수직 전도체들) 을 포함하는 도 4 에 나타낸 측면 대 측면 블록들과는 대조적으로, 하나의 게이트 전도체 (예를 들어, 수평 전도체들 (430, 432)) 만을 포함하는 종단 대 종단 블록들을 나타낸다. 다른 실시형태들에서, 종단 대 종단 블록에서 2 이상의 수평 게이트 전도체가 있을 수 있다. 하지만, 본 명세서에 기재된 종단 대 종단 블록 배열에서, 이로운 실시형태들은 다중 종단 대 종단 핀들 및 각각의 블록에서 단일 게이트 전도체를 사용한다.
도 6 은 p-채널 블록에서의 단일 풀업 트랜지스터 및 측면 대 측면 핀펫 블록에 레이아웃된 n-채널 블록에서의 단일 풀다운 트랜지스터를 포함하는 1x-인버터를 도시한다. 도 6 에 나타낸 인버터는 각각의 블록에서 하나의 트랜지스터만을 사용하며, 각각의 트랜지스터는 핀의 1 배 폭과 동등한 폭을 가져서 1x-인버터로서 지칭될 수 있다.
도 6a 는 도 6, 도 7a, 도 7b, 도 8, 도 9a, 도 9b, 도 13 및 도 14 에 적용가능한 범례이여, 이는 n-채널 및 p-채널 반도체 핀들에 대한 셰이딩, 게이트 전도체에 대한 셰이딩, 및 제 1 금속층 (금속-0), 제 2 금속층 (금속-1), 및 제 3 금속층 (금속-2) 에 대한 셰이딩을 포함하는 핀펫 블록들의 컴포넌트들에 대한 셰이딩을 나타낸다. 금속-1 및 금속-2 는 패터닝된 게이트 전도체층 위에 놓인 패터닝된 전도체층들이다. 금속-0 층은 금속-1 및 금속-2 층들 아래에 있고, 패터닝된 게이트 전도체층과 동일한 집적 회로의 층에 놓일 수 있다. 금속-0 층은 핀들 상의 소스/드레인 영역들에 직접 콘택할 수도 있고 게이트 전도체들에 직접 콘택할 수도 있다. 또한, 2 가지 유형의 층간 커넥터들, 예컨대 비아들, 상호접속 층들에 대한 심볼들이 도면에 표현되어 있다. 하부 좌측 코너에서 상부 우측 코너까지 단일 교차선으로 정사각형에 의해 표현된 층간 커넥터들은 제 1 패터닝된 전도체층 (금속-1) 에서의 전도체들을 핀들 상의 소스/드레인 영역들에 접속시킨다. 교차선들의 "X" 패턴으로 정사각형에 의해 표현된 층간 커넥터들은, 제 2 패터닝된 전도체층 (금속 2) 에서의 전도체들을 하부의 패터닝된 전도체층 (예를 들어, 금속-0) 또는 패터닝된 게이트 전도체층에서의 전도체들에 접속시킨다. 물론, 본 명세서에 기재된 종단 대 종단 핀펫 기술들을 구현하는데 사용될 수 있는 많은 집적 회로 기술들에서, 3 개의 패터닝된 전도체층들보다 많은 층들이 사용될 수 있다.
p-채널 블록에서 풀업 트랜지스터는 금속-0 전도체 (620) 에 커플링된 드레인 단자 및 금속-0 전도체 (622) 에 커플링된 소스 단자를 갖는 단일 핀 (604) 을 사용하여 레이아웃된다. 금속-0 전도체 (620) 는 금속 2 전도체 (603) 에 접속되며, 이 금속 2 전도체 (603) 에서 인버터의 출력 신호가 공급된다. 금속-0 전도체 (622) 는 금속-0 전도체 (624) 에 접속되며, 이 금속-0 전도체 (624) 는 차례로 VDD 전력 전도체에 커플링된다. n-채널 블록에서의 풀다운 트랜지스터는 금속-0 전도체 (620) 에 커플링된 드레인 단자 및 금속-0 전도체 (623) 에 커플링된 소스 단자를 갖는 단일 핀 (605) 을 사용하여 레이아웃된다. 금속-0 전도체 (623) 는 금속-0 전도체 (625) 에 접속되고, 이 금속-0 전도체 (625) 는 차례로 VSS 전력 전도체에 커플링된다. 패터닝된 게이트 전도체층은 핀 (604) 를 가로질러 그리고 핀 (605) 를 가로질러 연장하는 게이트 전도체 (610) 를 포함한다. 이 레이아웃에서 p-채널 블록 및 n-채널 블록을 가로질러 연장하는 게이트 전도체 (610) 는, 금속-1 전도체 (631) 에 접속되고, 이 금속-1 전도체 (631) 에서 인버터에 대한 입력이 공급된다. 게이트 전도체들 (612 및 614) 는, 여러가지 이유로 블록 레이아웃들에서 사용될 수 있는 "더미 게이트들" 이다. 금속-0 전도체들 (622, 623 및 620) 의 사용때문에, 이러한 게이트 전도체들과 연관된 피치가 그리드 셀에 대한 영역에 포함된다.
본 예에서, n-채널 블록 및 p-채널 블록은, p-채널 블록에서 영역 (606) 및 n-채널 블록에서의 영역 (607) 에 의해 표현된 바와 같이 각각 3 개의 핀들에 대해 구성되어, 3 개의 평행한 핀펫 트랜지스터들까지의 구현을 용이하게 한다. 하지만, 1x-인버터들은 각각의 블록에서 단지 하나의 핀만을 사용한다; 이러한 2 개의 부가적인 핀들에 대한 표준 블록 레이아웃에서 사용된 영역이 사용되지 않는다. 그렇더라도, 도시된 바와 같이 측면 대 측면 블록들을 사용하는 1x-인버터의 레이아웃에 대한 총 면적은 수직 피치들의 카운트에 의해 표현될 수 있으며, 여기서 하나의 컨택 피치는 심볼 "λ" 에 의해 표현되고, 또한 "λ" 로 표현된, 수평 피치들의 카운트를 곱한다. 알 수 있는 바와 같이, 블록간 격리 구조가 하나의 컨택 피치보다 많이 소모하지 않는다고 가정하면, 1x-인버터를 구현하는데에는 8 개의 수직 컨택 피치들 및 3 개의 수평 컨택 피치들이 필요하다. 따라서, 총 면적은 8 곱하기 3 컨택 피치들, 또는 24λ2 이다.
도 7a 은 도 6 의 측면 대 측면 레이아웃과 대조적으로, 종단 대 종단 핀펫 블록에서 1x 인버터 레이아웃을 도시한다. p-채널 블록에서 풀업 트랜지스터는 금속-0 전도체 (724) 에 커플링된 소스 단자, 및 금속-0 전도체 (720) 에 커플링된 드레인 단자를 갖는 핀 (704) 을 사용하여 레이아웃된다. 금속-0 전도체 (720) 는 금속 2 전도체 (730) 에 접속되며, 이 금속 2 전도체 (730) 에서 인버터의 출력 신호가 공급된다. 금속-0 전도체 (724) 는 전력 공급부에 접속되며, 이는 다른 패터닝된 전도체층들을 통해 라우팅될 수 있다. n-채널 블록에서 풀다운 트랜지스터는 금속-0 전도체 (720) 에 커플링된 드레인 단자 및 금속-0 전도체 (725) 에 커플링된 소스 단자를 갖는, 핀 (705) 을 사용하여 레이아웃된다. 금속-0 전도체 (725) 는 VSS 전력 전도체에 접속된다. 패터닝된 게이트 전도체층은 p-채널 블록에서의 게이트 전도체 (708) 및 n-채널 블록에서의 게이트 전도체 (710) 를 포함한다. 게이트 전도체 (708) 및 게이트 전도체 (710) 는 평행하게 배열되고, 각각 핀들 (704, 705) 상부에서 교차한다. 금속-0 전도체 (728) 는 게이트 전도체 (708) 에서 게이트 전도체 (710) 까지 접속된다. 금속-0 전도체 (728) 는 금속-1 전도체 (731) 에 접속되고, 이 금속-1 전도체 (731) 에서 인버터에 대한 입력이 공급된다. 따라서, 금속-0 전도체 (728) 는, 제 1 세트에서의 반도체 핀들 중 하나 및 제 2 세트에서의 반도체 핀들 중 하나에 평행하게 인접한 블록간 전도체의 일 실시형태이며, 여기서 블록간 전도체는 제 1 게이트 전도체를 제 2 게이트 전도체에 접속시킨다. 금속-0 전도체 (728) 는 p-채널 및 n-채널 블록들에 포함된 반도체 핀들의 제 1 세트 및 제 2 세트에서 종단 대 종단 반도체 핀들 위에 놓일 수 있고, 레이아웃에서 단일 반도체 핀의 피치를 소모할 수 있다. 대안으로, 금속-0 전도체는 금속-0 블록간 전도체들에 대해 그리드 패턴에 할당된 영역에 배치될 수 있고, 여기에서 반도체 핀들은 존재하지 않는다.
도 7a 에 나타낸 1x 인버터는 측면 대 측면 핀펫 블록들을 사용하여 레이아웃된, 도 6 의 인버터보다 훨씬 더 작은 면적에서 레이아웃될 수 있는 종단 대 종단 핀펫 블록들을 사용하여 레이아웃된다. 도시된 바와 같이, 도 7a 의 인버터는 4 x 2 컨택 피치들, 또는 8λ2, 또는 8 그리드 셀들의 총 면적에 대해, 수평 방향으로 2 개의 컨택 피치들 및 수직 방향으로 4 개의 컨택 피치들을 포함한다. 본 예는 종단 대 종단 핀펫 블록 레이아웃이 각각의 블록에서 3 개의 평행한 핀들에 기초하여, 측면 대 측면 핀펫 블록 레이아웃의 레이아웃 면적의 1/3 을 사용하여 1x-인버터들을 구현하는데 사용될 수 있다.
도 7a 에 나타낸 바와 같이 핀당 각각의 블록에서의 하나의 핀펫 트랜지스터의 레이아웃은, 2 배의 컨택 피치 λ와 동등한, y-축 상의 핀펫 블록 피치 (대안으로 블록 피치로서도 지칭됨) 을 갖는 핀펫 블록을 초래할 수 있다. 따라서, 종단 대 종단 아키텍처의 하나의 트랜지스터 구성은, 블록간 격리 구조가 단일 컨택 피치 λ 내에서 구현될 수 있는 것을 가정하면, 2λ의 수직 블록 피치 마다에 의해 레이아웃 그리드에 피팅할 수 있다.
도 7b 는 완화된 게이트 길이 핀펫 구성을 갖는 종단 대 종단 핀펫 레이아웃 아키텍쳐를 사용하여 구현된 1x 인버터를 도시한다. p-채널 블록에서 풀업 트랜지스터는 금속-0 전도체 (752) 에 커플링된 소스 단자, 및 금속-0 전도체 (756) 에 커플링된 드레인 단자를 갖는 핀 (750) 을 사용하여 레이아웃된다. 금속-0 전도체 (756) 는 층간 커넥터에 의해 금속-1 전도체 (762) 에 접속되고, 금속-1 전도체 (762) 에서 인버터의 출력 신호가 공급된다. 금속-0 전도체 (752) 는 다른 패터닝된 전도체층들을 통해 라우팅될 수 있는, 전력 공급부에 접속된다. n-채널 블록에서 풀다운 트랜지스터는, 금속-0 전도체 (756) 에 커플링된 드레인 단자 및 금속-0 전도체 (753) 에 커플링된 소스 단자를 갖는, 핀 (751) 을 사용하여 레이아웃된다. 금속-0 전도체 (753) 는 VSS 전력 전도체에 접속된다. 패터닝된 게이트 전도체층은 p-채널 블록에서의 게이트 엘리먼트 (754), 및 n-채널 블록에서의 게이트 엘리먼트 (755) 를 포함한다. 게이트 엘리먼트들 (754 및 755) 은, 각각의 층간 커넥터들에 의해 게이트 금속-2 전도체 (758) 에 접속되며, 이는 엘리먼트들 (754 및 755) 을 함께 접속시킨다. 본 예에서, 입력 신호는 금속-2 전도체 (760) 상에 공급되며, 이는 금속-2 전도체 (758) 를 갖는 연속적인 전도체에 또는 그 부분에 접속된다. 층간 커넥터들 (780 및 781) 은 대응 반도체 핀들 (750 및 751) 상부에 정렬되고 게이트 엘리먼트들 (754 및 755) 에 접속된다. 층간 커넥터 (782) 는 이러한 기능 셀에서 층간 블록 격리 구조 (미도시) 상부의 영역에서 핀들과 정렬된다. 하지만, 레이아웃은 대응 반도체 핀들 (750 및 751) 상부에 정렬되고, 알 수 있는 바와 같이, 예를 들어 금속-3 전도체 (760) 에 대해 할당된 면적에 의해, 그리고 전도체들 (752 및 753) 에 대한 핀들의 대향 종단들 상의 접속에 대해 할당된 면적에 의해, 반도체 핀들 상의 소스/드레인 영역에 접속되는 층간 커넥터들에 대한 룸을 허용한다. 금속-2 전도체 (758) 가 금속-1 전도체 (762) 위에 놓이기 때문에, 이러한 인버터 셀에 대한 레이아웃은 도시된 바와 같은 여분의 수평 컨택 피치를 필요로 할 수 있어서, 상위 층 패터닝된 전도체들에 대한 출력 전도체 (762) 의 접속을 허용하는데, 이는 다른 기능 셀에 대해 인접한 핀을 사용하는 것이 어려울 수도 있기 때문이다.
일부 실시형태들에서, 반도체 핀 (750) 및 반도체 핀 (751) 은 그리드 패턴에 배열되는 각각의 반도체 핀들의 제 1 세트 및 제 2 세트의 부재들이다. 핀들의 제 1 세트에서의 핀 (750) 및 다른 핀들은 그리드의 제 1 축 (즉, y-축) 과 평행하게 정렬된다. 마찬가지로, 핀들의 제 2 세트에서의 핀 (751) 및 다른 핀들은 그리드의 제 1 축과 평행하게 정렬된다. 패터닝된 게이트 전도체층에서의 게이트 엘리먼트들은 제 1 및 제 2 핀들 (750, 751) 에서 채널 영역들 상부에 배치된다. 게이트 엘리먼트들의 사이즈와 상관할 수 있는 길이들을 갖는 채널 영역들은, 대응 반도체 핀들의 제 1 및 제 2 종단들을 분리시킨다. 대응 반도체 핀들의 제 1 및 제 2 종단들은 핀펫 트랜지스터들의 소스 및 드레인 영역들을 포함할 수 있고, 아래에서 논의되는 바와 같은 스트레서 구조들 등을 포함할 수도 있다.
게이트 엘리먼트들 (754 및 755) 은 층간 커넥터를 수용하기에 충분히 큰 그리드 상의 면적 내에 포지션된다. 따라서, 도 7b 의 완화된 게이트 길이 핀펫 구성의 레이아웃에 있어서, 각각의 핀은 제 1 축 핀펫 블록 피치 (λF) 를 갖고, 이 피치는 컨택 피치 (λ) 의 적어도 3 배이어서, 각각의 핀펫 트랜지스터의 소스, 드레인 및 게이트로의 컨택을 위해 충분한 면적이 있다. 다이어그램에서, 핀 (750) 을 포함하는 핀들의 제 1 세트, 및 핀 (751) 을 포함하는 핀들의 제 2 세트 양자에 대한 제 1 축 핀펫 블록 피치가 λF 로 라벨링되어 있더라도, 실제로, 핀들의 제 1 및 제 2 세트에 대한 제 1 축 핀펫 블록 피치는, 필요하다면, 예를 들어 n-채널 및 p-채널 핀펫 트랜지스터들의 가변 특성들을 지원하기 위해 상이할 수도 있다.
또한, 도 7a 및 도 7b 양자에서 블록간 격리 구조 (미도시) 는, 본 예에서 y-축 컨택 치피와 동일한 폭을 가져서, 적어도 3 배의 컨택 피치의 제 1 축을 따라 핀펫 블록 피치를 허용한다. 다른 실시형태들에서, 블록간 격리 구조는 y-축 컨택 피치의 정수배인 폭을 가질 수 있거나 y-축 컨택 피치의 비정수배인 폭을 가질 수 있다. 물론, 블록간 격리 구조의 폭은 이러한 유형의 구성에서 핀펫 블록 피치에 영향을 미치게 된다.
또한, 도 7a 및 도 7b 의 종단 대 종단 핀펫 구성에 있어서, 각각의 핀은 고밀도를 달성하기 위해, 적어도 제 2 축 컨택 피치 (λ) 와 동등한 제 2 축 핀 피치를 갖는다. 다른 실시형태들에서, 제 2 축 컨택 피치는 제 2 축 핀 피치와 상이할 수 있다.
도 7b 에 도시된 완화된 게이트 길이 종단 대 종단 핀펫 구성의 실시형태들은 각각의 핀 상에 단일 핀펫 트랜지스터에 대해 배열될 수 있다. 그러한 실시형태들에서, 각 핀의 길이는, 예를 들어 제 1 축 컨택 피치의 약 2 배를 포함하는, 제 1 축 컨택 피치의 3 배 미만일 수 있다.
도 7b 의 구성에 있어서, 종단 대 종단 핀펫들에 대한 핀펫 블록은, 도 7a 의 구성에 관하여 연장됨으로써, 큰 게이트들을 수용한다. 도 7b 의 구성에 있어서, 드레인 중간과 드레인 중간 사이에 2 개의 컨택 피치들이 있다. 이 스페이스는, 1/2 소스, 소스 및 게이트 사이의 스페이서, 게이트, 드레인 및 게이트 사이의 스페이서, 그리고 1/2 드레인으로 채워질 수 있으며, 이들은 함께 소스/드레인 단자에 대해 할당된 핀 상의 길이, 또는 "S/D" 로서 라벨링할 수 있는, 소스 단자 및 드레인 단자의 평균, 2 개의 스페이서들에 할당된 핀을 따르는 길이, 또는 "2*Sp" 로서 라벨링할 수 있는 소스/게이트 스페이서 및 드레인/게이트 스페이서 폭들의 평균의 2 배, 및 "G" 로서 라벨링할 수 있는 게이트에 할당된 핀을 따르는 길이를 포함한다. 이것은 (S/D + 2*Sp + G) 의 핀펫 블록 피치를 제공한다. 핀펫 블록은 2-컨택-피치 스페이스를 채우기 위해 다수의 방법으로 구성될 수 있다. 일 옵션은 도 7a (소스에서 드레인까지 단일 컨택 피치를 갖음) 에 나타낸 바와 같이 구성된 핀펫들에 관하여 S/D, Sp 및 G 사이즈들의 각각을 2 배로 하거나 또는 비례하여 확장하는 것이다. 이러한 핀을 따르는 각각의 컴포넌트의 비례적인 확장이 반드시 최상의 옵션은 아니지만, 2 (λ) 와 동등한 핀펫 블록 피치에 대하여, 소스/드레인 단자들, 스페이서들 및 게이트의 각각이, 0.25 컨택 피치에서 1.5 컨택 피치까지 가장 실제적으로 사이징될 수도 있으며, 여기서 그 합은 2 컨택 피치이거나, 적어도 2 컨택 피치여서 층간 커넥터들이 단일 핀펫의 소스, 게이트 및 드레인의 각각 상부에 정렬되고 이들 각각과 컨택하게 한다. 일부 제조 기술들에서 채널 길이들이 게이트 길이들의 함수이거나 그렇지 않으면 게이트 길이들과 상관하는 것처럼, 도 7b 의 구성에서 게이트 엘리먼트들에 대해 허용된 증가된 스페이스는 더 긴 채널 길이들을 허용한다.
현재의 설계 동향들과 관련된 맥락에 대하여, 하나는 14 nm 노드에 대한 대략적인 컨택 피치가 60 nm 일 수 있고, 컨택 피치는 각각의 후속 기술 노드로 0.7x 로서 대략적으로 스케일링한다고 말할 수 있다. 이러한 작은 치수들에서, 채널 길이들은 일부 핀펫 트랜지스터 특성들에서 제한 인자가 될 수 있다. 도 7b 의 핀펫 블록 구성의 완화된 피치는 이러한 상황들에서 중요한 설계 탄력성을 제공하는 것이 예상될 수 있다.
도 7b 에 나타낸 1x 인버터는, 측면 대 측면 핀펫 블록들을 사용하여 레이아웃된 도 6 의 인버터보다 훨씬 작은 면적에 레이아웃될 수 있는 종단 대 종단 핀펫 블록들을 사용하여 레이아웃된다. 도시된 바와 같이, 도 7b 의 인버터는 6 x 2 컨택 피치들 또는 12λ2 또는 12 그리드 셀들의 총 면적에 대해, (상위 층 전도체층들로에 대한 출력 전도체 (762) 의 접속을 위해 여분의 컬럼을 포함하여) 수직 방향에서 6 개의 컨택 피치들 및 수평 방향에서 2 개의 컨택 피치들을 포함한다. 본 예는 각각의 블록에서 3 개의 평행 핀들에 기초하여, 측면 대 측면 핀펫 블록 레이아웃의 레이아웃 면적의 1/2 을 사용하여 1x 인버터들을 구현하는데 사용될 수 있다.
도 8 은 각각의 블록에서 3 개의 수평 핀들로, 도 6 에서 사용된 것과 동일한 측면 대 측면 핀펫 블록 레이아웃을 사용하는 3x-인버터의 레이아웃을 도시한다. p-채널 블록에서 풀업 트랜지스터들은 핀들 (804, 806, 808) 을 사용하여 레이아웃되며, 각각이 금속-0 전도체 (820) 에 커플링된 드레인 단자 및 금속-0 전도체 (822) 에 커플링된 소스 단자를 갖는다. 금속-0 전도체 (820) 는 금속 2 전도체 (830) 에 접속되고, 금속 2 전도체 (830) 에서 인버터의 출력 신호가 공급된다. 금속-0 전도체 (822) 는 금속-0 전도체 (824) 에 접속되며, 이는 차례로 VDD 전력 전도체에 커플링된다. n-채널 블록에서의 풀다운 트랜지스터들은 단일 핀들 (805, 807, 809) 를 사용하여 레이아웃되며, 각각은 금속-0 전도체 (820) 에 커플링된 드레인 단자 및 금속-0 전도체 (823) 에 커플링된 소스 단자를 갖는다. 금속-0 전도체 (823) 는 금속-0 전도체 (825) 에 접속되고, 이는 차례로 VSS 전력 전도체에 커플링된다. 패터닝된 게이트 전도체층은 p-채널 블록에서 핀들 (804, 806, 808) 을 가로질러 그리고 n-채널 블록에서 핀들 (805, 807, 809) 을 가로질러 연장하는 게이트 전도체 (810) 를 포함한다. 이 레이아웃에서 p-채널 블록 및 n-채널 블록을 가로질러 연장하는 게이트 전도체 (810) 는, 금속-1 커넥터 (831) 에 접속되며, 이 금속-1 커넥터 (831) 에서 인버터에 대한 입력이 공급된다. 게이트 전도체들 (812 및 814) 는 "더미 게이트들" 이다. 금속-0 전도체들 (822, 823 및 820) 의 사용 때문에, 이러한 게이트 전도체들과 연관된 피치는 그리드 셀들에 대한 영역에 포함된다.
본 예에서, 표준 블록의 핀들이 완전히 전개되는, 측면 대 측면 블록들을 사용하여 3x-인버터의 레이아웃에 대한 총 면적은 8 개의 수직 컨택 피치들 및 3 개의 수평 컨택 피치들을 포함한다. 총 면적은 8 x 3 컨택 피치들, 또는 24λ2, 또는 24 그리드 셀들이다.
도 9a 는 도 8 의 측면 대 측면 레이아웃과 대조적으로 종단 대 종단 핀펫 블록에서 3x-인버터 레이아웃을 도시한다. p-채널 블록들에서의 풀업 트랜지스터들은 핀들 (904, 904A, 904B) 를 사용하여 레이아웃되며, 각각은 대응 금속-0 전도체들 (924, 924A, 924B) 에 커플링된 소스 단자, 및 대응 금속-0 전도체들 (920, 920A, 920B) 에 커플링된 드레인 단자를 갖는다. 금속-0 전도체 (920, 920A, 920B) 는 금속 2 전도체 (930) 에 접속되고, 이 금속 2 전도체 (930) 에서 인버터의 출력 신호가 공급된다. 금속-0 전도체 (924, 924A, 924B) 는 VDD 전력 전도체에 접속되고, 이 VDD 전력 전도체는 다른 패터닝된 전도체층들을 통해 라우팅될 수 있다. n-채널 블록에서 풀다운 트랜지스터는 핀들 (905, 905A, 905B) 을 사용하여 레이아웃되며, 각각은 대응 금속-0 전도체 (920, 920A, 920B) 에 커플링된 드레인 단자, 및 대응 금속-0 전도체 (925, 925A, 925B) 에 커플링된 소스 단자를 갖는다. 금속-0 전도체들 (925, 925A, 925B) 는 VSS 전력 전도체에 접속된다. 패터닝된 게이트 전도체층은 p-채널 블록에서 게이트 전도체 (908), 및 n-채널 블록에서 게이트 전도체 (910) 를 포함한다. 게이트 전도체 (908) 및 게이트 전도체 (910) 는 평행하게 배열된다. 게이트 전도체 (908) 는 p-채널 블록에서 핀들 (904, 904A, 904B) 상부에서 교차한다. 게이트 전도체 (910) 는 n-채널 블록에서 핀들 (905, 905A, 905B) 상부에서 교차한다. 금속-0 층 (928) 은 게이트 전도체 (908) 에서 게이트 전도체 (910) 까지 접속된다. 금속-0 전도체 (928) 는 금속-1 전도체 (931) 에 접속되고, 이 금속-1 전도체 (931) 에서 인버터에 대한 입력이 공급된다.
도시된 바와 같이, 도 9a 의 인버터는 4 x 4 컨택 피치들 또는 16λ2의 총 면적에 대해, 수직 방향에서 4 개의 컨택 피치들 및 수평 방향에서 4 개의 컨택 피치들을 포함한다. 본 예는 각각의 블록에서 3 개의 평행한 측면 대 측면 핀들에 기초하여, 측면 대 측면 핀펫 블록 레이아웃의 레이아웃 면적의 2/3 를 사용하여 3x 인버터들을 구현하는데 사용될 수 있는 것을 나타낸다.
도 7a 및 도 7b와, 도 9a 는 핀펫 기능 셀 라이브러리에서 기능 셀들을 특정하는데 사용될 수 있는 구조들에 대한 그리드 레이아웃들을 도시한다. 그리드 레이아웃은 기능 셀들의 구현들에 사용될 핀펫 트랜지스터들의 피쳐들에 대한 레이아웃을 위해 할당된 면적을 제공하는 그리드 셀들을 갖는다. 그리드 셀의 사이즈는 위에서 언급된 바와 같이 수평 및 수직 컨택 피치들 또는 트랜지스터에서 사용될 다른 피쳐들의 사이즈들에 기초할 수 있다. 따라서, 본 명세서에 기재된 바와 같이 그리드 셀은 핀펫 블록의 피쳐들에 대한 레이아웃에서의 면적의 단위이다. 다른 한편으로 기능 셀은, 본 명세서에 기재된 바와 같이, 핀펫 블록들을 사용하여 구현될 수 있는 기능 셀 라이브러리에 저장된 핀펫들을 포함할 수 있는 회로이다.
도 9a 를 참조하면, 제 1 블록은 제 1 및 제 2 축들 (즉, y-축 및 x-축) 을 갖는 그리드 패턴 상에 배열된 반도체 핀들 (904, 904A, 904B) 의 제 1 세트를 포함하고, 제 1 세트에서의 반도체 핀들은 그리드의 y-축에 평행하게 배열되고, x-축 피치를 갖는다. 제 2 블록은 그리드 패턴 상에 배열된 반도체 핀들 (905, 905A, 905B) 의 제 2 세트를 포함하고, 핀들의 제 2 세트에서의 핀들은 그리드의 y-축과 평행하게 배열되고, x-축 피치를 갖는다. 위에서 언급된 바와 같이, x-축 및 y-축 피치들의 양자는 도면들 상에서 λ로 라벨링되지만, 일부 구현들에서 상이한 사이즈들을 가질 수 있다. 패터닝된 게이트 전도체층은 핀들의 제 1 세트 및 제 2 세트에서 핀들과 교차하는 게이트 전도체들을 포함하고, 게이트 전도체들을 그리드의 x-축과 평행한 선 상에 배치된다. 복수의 패터닝된 전도체층들 (금속-0, 금속-1, 금속-2) 는, 하나 이상의 전도성 전도체들을 포함한다. 복수의 층간 커넥터들은, 복수의 패터닝된 전도체층들에서 반도체 핀들, 게이트 엘리먼트들 및 전도체들을 접속시키도록 배열된 전도체들을 포함한다. 그리드 패턴 상의 그리드 셀들은 y-축 피치 및 x-축 피치를 갖는다. y-축 피치 및 x-축 피치들의 사이즈들은 적어도 층간 커넥터들에 의해 필요한 면적을 제공하고, 그렇지 않으면 그리드 셀 사이즈를 제한하는 핀펫 구조의 피쳐에 필요한 면적을 제공한다. 제 1 세트 및 제 2 세트에서의 반도체 핀들은 x-축 피치만큼 x-축을 따라 이격된다. 제 1 세트 및 제 2 세트에서의 반도체 핀들은 도 9a 의 레이아웃 아키텍처에서 y-축 피치와 거의 동일한 길이들을 갖는다.
또한, 블록간 격리 구조 (미도시) 는 본 예에서 y-축 피치와 동일한 폭을 갖는다. 다른 실시형태들에서, 블록간 격리 구조는 y-축 피치의 정수배인 폭을 가질 수 있거나, y-축 피치의 비정수배인 폭을 가질 수 있다.
도 9b 는 더 짧은 핀들에 의존하는, 도 9a 의 종단 대 종단 레이아웃과 비교될 수 있는 도 8 의 측면 대 측면 레이아웃과 대조적으로, 완화된 게이트 길이, 종단 대 종단 핀펫 블록들에서 3x 인버터 기능 셀에 대한 레이아웃을 도시한다. 도 9b 의 레이아웃에 대하여, p-채널 블록에서 풀업 트랜지스터들은 핀들 (950, 950A, 950B) 를 사용하여 레이아웃되며, 각각은 대응 금속-0 전도체 (954, 954A, 954B) 에 커플링된 드레인 단자, 금속-0 VDD 전력 전도체 (952) 에 공통으로 커플링된 소스 단자를 갖는다. 금속-0 전도체들 (954, 954A, 954B) 은, 인버터의 출력 신호가 공급되는, 금속-1 전도체 (960) 에 접속된다. n-채널 블록에서 풀다운 트랜지스터들은 핀들 (951, 951A, 951B) 을 사용하여 레이아웃되며, 각각은 대응 금속-0 전도체 (954, 954A, 954B) 에 커플링된 드레인 단자, 및 금속-0 에서의 VSS 전력 전도체에 커플링된 소스 단자를 갖는다. 패터닝된 게이트 전도체층은, p-채널 블록에서 각각의 핀들 (950, 950A, 950B) 상에 게이트 엘리먼트들을 포함하는 게이트 전도체 (956), 및 n-채널 블록에서 각각의 핀들 (951, 951A, 951B) 상에 게이트 엘리먼트들을 포함하는 게이트 전도체 (955) 를 포함한다. 게이트 전도체 (956) 및 게이트 전도체 (955) 는 평행하게 배열된다. 금속-2 전도체 (961) 는 종단 대 종단 핀들 (951B 및 950B) 위에 놓이는 영역에서, 게이트 전도체 (956) 에서 게이트 전도체 (955) 까지 접속된다. 인버터에 대한 입력은 특정 구현에 적합한 라우팅에 의해, 금속-2 전도체 (961) 에 접속된다. 금속-1 전도체 (960) 는, 본 예에서, 인버터에 대한 출력이 공급되는, 금속-0 전도체들 (954, 954A, 954B) 에 접속된다. 알 수 있는 바와 같이, 도 9a 의 종단 대 종단 핀펫 구성의 레이아웃에 비해, 도 9b 의 구성은, 부가적인 y-축 피치를 희생하여, 도 9a 에서 전도체 (928) 상에 블록간 금속-0 게이트 접속을 위해 필요한 x-축 피치를 절약하고, (도 7b 의 레이아웃을 행한 바와 같이) 상위층 전도체층에 대한 출력 (760) 의 접속을 위해 여분의 피치를 필요로 하지 않는다. 다수이 게이트간 접속들을 갖는 셀들을 포함하는 많은 기능 셀들에서, 도 9a 에 비해 도 9b 의 구성의 여분의 y-축 피치가 오프셋 보다 클 수 있다. 일부 실시형태들에서, 핀들과 평행하게 배치되고 수평 피치를 소비하는 게이트간 접속들이, 또한 완화된 게이트 길이 구성에 사용될 수 있다.
도 9b 에 나타낸 3x 인버터는, 측면 대 측면 핀펫 블록들을 사용하여 레이아웃된 도 8 의 인버터보다 훨씬 작은 면적을 필요로 하는, 위의 도 7b 를 참조하여 기재된 바와 같이, 완화된 게이트 길이, 종단 대 종단 핀펫 블록들을 사용하여 레이아웃된다. 도시된 바와 같이, 도 9b 의 인버터는 6 x 3 컨택 피치들 또는 18λ2 의 총 면적에 대하여, 수직 방향에서 6 개의 컨택 피치들 및 수평 방향에서 3 개의 컨택 피치들을 포함한다. 본 예는 각각의 블록에서 3 개의 평행한 측면 대 측면 핀들에 기초하여, 측면 대 측면 핀펫 블록 레이아웃의 레이아웃 면적의 3/4 을 사용하여 3x 인버터들을 구현하는데 사용될 수 있는 것을 나타낸다. 측면 대 측면 핀펫 블록들 대신 종단 대 종단 핀펫 블록들을 사용하여 달성된 면적 절약들은 형성될 특정 기능 셀에 의존하며, 기능 셀에서의 핀펫들의 수가 증가함에 따라 감소하기 쉽다. 인버터들에 대하여, 면적에서의 절약들은 사용된 핀들의 수, 종단 대 종단 블록과 비교될 측면 대 측면 블록에 면적이 할당되는 핀들의 수, 및 종간 대 종단 레이아웃에 면적이 할당되는 게이트 전도체들의 수의 함수이다. 도 7a 및 도 7b 의 1x 인버터, 및 도 9a 및 도 9b 의 3x 인버터와 같은, 소형 기능 셀들의 레이아웃에 있어서, 종간단 아키텍쳐들은 일부 대형 셀들에 대해 획득될 수 있는 것보다 더 큰 면적 절약들로 구현될 수 있다. 따라서, 주어진 회로를 구현하는데 기술이 사용될 수 있는 것이 예상되며, 측면 대 측면 실시형태들에 대해 필요한 것의 1/2 면적 만큼 작은 면적에서 상당한 수의 소형 셀들이 있다. 이러한 면적에서의 절약들은, 또한 핀들의 기계적 안정성을 향상시키고, 바람직하지 않은 스트레스 근접 효과들을 감소시키면서 달성된다.
도 9a 는 도 10 에 나타낸 핀들 (904, 905) 을 관통하는 횡단면의 수직 라인을 표시하는 횡단면 표시자 (10-10), 도 11 에 나타낸 n-채널 블록에서 트랜지스터들의 드레인 단자들을 관통하는 핀들 (905, 905A, 905B) 을 가로지르는 횡단면의 수직 라인을 표시하는 횡단면 표시자 (11-11), 및 도 12 에 나타낸 p-채널 블록에서의 게이트 전도체 (908) 을 따른 횡단면의 수평 라인을 표시하는 횡단면 표시자 (12-12) 를 포함한다.
도 10 은 도 9a 의 레이아웃으로부터 p-채널 블록에서의 제 1 핀 (904) 및 n 채널 블록에서의 제 2 핀 (905) 을 간략화된 횡단면도로 도시하며, 여기서 핀 (904) 및 핀 (905) 는 종단 대 종단 배열된다. 절연체 충진된 트렌치를 포함하는 격리 구조 (940) 는 핀 (905) 으로부터 핀 (904) 을 분리시킨다. 게이트 전도체 (908 및 910) 는 핀들로부터 그들을 분리시키는 게이트 유전체층들을 가지고, 핀들 (904, 905) 상의 채널 영역들 위에 놓인다. 금속-0 전도체 (920) 는 핀 (904) 상의 스트레서 구조 (950) 를 포함하는 드레인으로부터, 핀 (905) 상의 스트레서 구조 (951) 를 포함하는 드레인까지 접속된다. 이러한 설명을 위한 목적으로, 핀펫들의 소스 및 드레인 단자들은 "소스/드레인 영역들" 로서 지칭될 수 있는데, 이는 소스 또는 드레인으로서의 그 역할은 핀펫 구조 상의 그 위치보다는 오히려 기능 셀의 구성에 의존할 수 있기 때문이다. 스트레서 구조 (950) 는 핀 (904) 에서 통합되고, 트랜지스터의 채널 영역에서 스트레스를 유도한다. p-채널 핀펫에 대한 스트레서 구조 (950) 는, 드레인을 형성하기 위해 p-타입 도핑을 갖는 에피택셜 성장된 실리콘 저마늄 결정과 같은 격자 부정합 구조일 수 있다. n-채널 핀펫에 대한 스트레서 구조 (951) 는 드레인을 형성하기 위해 n-타입 도핑을 갖는 에피택셜 성장된 실리콘 카본 결정과 같은 격자 부정합 구조일 수 있다. 절연성 충진 (960) 이 도시되며, 이는 핀들, 게이트 전도체들 (908 및 910), 및 금속 전도체 (920) 를 피복한다. 금속-0 전도체들 (924 및 925) 은 횡단면의 에지 상에 도시되며, 마찬가지로 채널 영역에서 스트레스들을 유도하는 핀들의 소스 단자들 상에 형성된 스트레서 구조들에 커플링된다. 도 10 의 횡단면은, 위에서 논의된 바와 같이, "S/D" 의 핀을 따라 평균 길이를 갖는 소스/드레인 단자들, "G" 의 핀을 따라 길이를 갖를 갖는 게이트, "Sp" 의 핀을 따라 평균 길이를 갖는, 게이트/소스 스페이서 및 게이트/드레인 스페이서 (도 10 에서 게이트 엘리먼트와 스트레서들 사이의 스페이스로서 나타남) 를 포함하는, 단일 핀펫에 대한 핀을 따르는 구조들을 도시한다. 따라서, 본 예에서, 핀을 따르는 단일 핀셋에서 소스, 드레인 및 채널 영역들의 조합의 길이는 2*S/D + G + 2*Sp 를 포함한다. 소스/드레인 단자들이 인접 핀펫들에 의해 공유될 수 있는, 단일 핀펫 블록에 대한 핀펫 블록 피치는, 핀펫 당 S/D + G + 2*Sp 플러스 블록간 절연체의 폭에 대해 허용하는 가능한 인자일 수 있다. 핀펫 블록 피치의 길이는 위에서 논의된 바와 같이 컨택 피치의 함수일 수 있어서, (인접 핀펫 블록과 공유된 제 3 컨택 피치를 갖는) 완화된 게이트 피치 구현들에 대해 적어도 2 컨택 피치들의 길이, 및 (인접 핀펫 블록과 공유된 제 2 컨택 피치를 갖는) 단채널 핀펫 구현들에 대해 적어도 1 컨택 피치의 피치를 필요로 한다.
도 11 은 n-채널 블록의 드레인 영역들에서 핀들의 구조를 간략화된 단면도로 도시한다. 도시된 바와 같이, 핀들 (905, 905A 및 905B) 은 드레인 영역들에서 스트레서 구조들 (951, 951A, 951B) 을 가지며, 이는 핀들 (905, 905A, 905B) 의 리세스된 부분에 형성될 수 있다. 얕은 트렌치 격리 구조들 (970, 971) 은 핀들을 분리시킨다. 금속-0 전도체들 (920, 920A 및 920B) 은 스트레서 구조들을 포함하는 드레인 영역들 위에 놓이고 이들과 컨택한다. 본 예에서 핀들 (905, 905A, 905B) 는 p-타입 기판 (1000) 으로부터 돌출한다. N-타입 도핑이 드레인 영역들에 적용되어 n-채널 블록에 n-채널 디바이스들을 형성한다.
도 12 는 p-채널 블록에서 게이트 전도체 (908) 아래의 핀들의 구조를 간략화된 횡단면으로 도시한다. 도시된 바와 같이, 핀들 (904, 904A 및 904B) 는 p-타입 기판 (1000) 에서 n-타입 웰에 형성되고 이로부터 돌출된다. 얕은 트렌치 격리 구조들 (970, 971) 은 핀들을 분리시킨다. 게이트 유전체층 (954) 은 얕은 트렌치 격리 구조들의 상단 표면 위의 핀들의 측면 및 상단 위에 놓인다. 게이트 전도체 (908) 는 핀들의 측면 및 상단 주위를 둘러싸서 핀펫 트랜지스터 구조를 형성한다. 도 10 내지 도 12 의 횡단면들은 도 9a 에 나타낸 레이아웃에 사용된 구조를 도시한다. 도 9b 의 레이아웃에 사용된 완화된 게이트 길이 구조는, 게이트 엘리먼트들 (908, 910) 의 폭 및 핀들 (904, 905) 의 길이가 더 길 수 있다는 것을 제외하고, 도 10 에서 보여진 것과 동일할 수 있다.
도 13 은 셀 라이브러리에서 더 복잡한 기능 셀을 나타내는, 3 입력 NAND 게이트 기능셀에 대해, 도 6 과 같은 3 핀 블록을 갖는 측면 대 측면 핀펫 구성에서의 레이아웃을 도시한다. 3 입력 NAND 게이트에 대하여, p-채널 블록에서의 핀 (1000) 및 n-채널 블록에서의 핀 (1001) 이 사용된다. 영역들 (1002 및 1003) 에 의해 나타낸 부가적인 핀들에 대한 구성에서 스페이스가 낭비된다. 패터닝된 게이트 전도체층은 핀들 (1000 및 1001) 을 가로질러 y-축을 따라 연장하는 게이트 전도체들 (1004, 1005, 1006, 1007 및 1008) 을 포함한다. 3 입력 NAND 게이트는 금속-0 VDD 전력 전도체 (1010) 와 금속-1 전도체 (1017) 상의 출력 사이에서 병렬로 3 개의 풀업 트랜지스터들을 포함한다. 3 입력 NAND 게이트는 금속-1 전도체 (1017) 상의 출력과, 금속-0 VSS 전력 전도체 (1011) 사이에서 직렬로 3 개의 풀다운 트랜지스터들을 포함한다.
p-채널 블록에서, 금속-0 전도체들 (1015 및 1016) 은 출력 금속-1 전도체 (1017) 에 그리고 반도체 핀 (1000) 에 접속된다. 금속-0 전도체들 (1012 및 1014) 은 VDD 전력 전도체 (1010) 에 그리고 반도체 핀 (1000) 에 접속된다. 병렬의 핀펫 트랜지스터들은, 금속-0 전도체 (1012) 와 금속-0 전도체 (1015) 사이의 핀펫, 금속- 전도체 (1014) 와 금속-0 전도체 (1015) 사이의 핀펫, 및 금속-0 전도체 (1014) 와 금속-0 전도체 (1016) 사이의 핀펫을 포함하여, 핀 (100) 을 따라 배치된다. n-채널 블록에서, 금속-0 전도체 (1013) 는 핀 (1001) 과 VSS 전력 전도체 (1011) 사이에 접속된다. 금속-0 전도체 (1016) 는 핀 (1001) 및 출력 금속-1 전도체에 접속된다. 3 개의 직렬 핀펫 트랜지스터들은 금속-0 전도체 (1013) 와 금속-0 전도체 (1016) 사이에서 핀 (1001) 을 따라 배치된다. 게이트 전도체들 (1007, 1006, 1005) 은 각각, 병렬의 p-채널 트랜지스터들 중 하나에 대해 그리고 직렬의 n-채널 트랜지스터들 중 하나에 대해 게이트 엘리먼트들을 제공한다. 3 입력 NAND 게이트에 대한 입력들은, 게이트 전도체층 (1007, 1006, 1005) 상에 각각 배치되는 금속-1 컨택들 (1018, 1019 및 1020) 에 형성된다.
도 13 에 나타낸 바와 같은 3 입력 NAND 게이트를 구현하는데 사용된 면적은 8 개의 수직 컨택 피치들 및 5 개의 수평 컨택 피치들, 또는 40λ2 또는 40 그리드 셀들과 동등한 8λ x 5λ의 총 면적을 포함한다.
도 14 는 도 13 의 측면 대 측면 레이아웃과의 비교를 위한 3 입력 NAND 게이트에 대한 완화된 게이트 길이, 종단 대 종단 핀펫의 레이아웃을 도시한다. 3 개의 병렬 p 채널 풀업 핀펫 트랜지스터들은 핀들 (1100, 1100A 및 1100B) 상에 구현된다. 핀들 (1100, 1100A 및 1100B) 의 제 1 종단들 (블록간 격리 구조에 근접) 은 금속-0 전도체 (1106) 에 접속된다. 핀들 (1100, 1100A 및 1100B) 의 제 2 종단들은 금속-0 VDD 전력 전도체 (1104) 에 접속된다. 3 개의 직렬 n-채널 풀다운 핀펫 트랜지스터들은 핀들 (1100A 및 1100B) 상에 구현된다. 핀들 (1101A 및 1101B) 의 제 1 종단들 (블록간 격리 구조에 근접) 은 금속-0 전도체 (1109) 에 의해 함께 접속된다. 핀 (1101B) 의 제 2 종단은 VSS 전력 전도체 (1105) 에 접속된다. 핀들 (1101 및 1101A) 의 제 2 종단들은 금속-0 전도체 (1107) 에 공통으로 접속된다. 핀 (1101) 의 제 1 종단 (블록간 격리 구조에 근접) 은 금속-0 전도체 (1108) 에 접속되어, 차례로 금속-0 전도체 (1106) 에 접속된다. 게이트 엘리먼트들 (1102, 1102A 및 1102B) 은 p-채널 핀들 (1100, 1100A 및 1100B) 상에 각각 배치된다. 또한, 게이트 엘리먼트들 (1103, 1103A 및 1103B) 은 n-채널 핀들 (1101, 1101A 및 1101B) 상에 배치된다. 금속-1 전도체들 (1110 및 1111) 은 게이트 엘리먼트 (1102B) 를 게이트 엘리먼트 (1103B) 와, 게이트 엘리먼트 (1102A) 를 게이트 엘리먼트 (1103A) 와 접속시킨다. 금속-2 전도체 (1112) 는 게이트 엘리먼트 (1102) 를 게이트 엘리먼트 (1103) 와 접속시키는데 사용된다. 출력은 금속-0 전도체 (1108) 에 접속되고 금속-2 전도체 (1112) 하부에 부분적으로 놓이는 금속-1 전도체 (1114) 상에 공급된다. 전도체 (1112) 는 전도체 (1114) 위에 놓이기 때문에, 이 NAND 셀에 대한 레이아웃이 여분의 수평 컨택 피치를 필요로 할 수 있어서, 본 구성에서 출력 전도체의 상위층 패터닝된 전도체층들로의 접속을 허용하는데, 이는 또 다른 기능 셀에 대해 인접 핀을 사용하는 것이 어려울 수도 있기 때문이다.
여분의 수평 컨택 피치를 카운팅하는 도 14 에 나타낸 바와 같이, 3 입력 NAND 게이트 기능 셀을 구현하는데 사용된 면적은, 6 개의 수직 컨택 피치들 및 4 개의 수평 컨택 피치들, 또는 24λ2 또는 24λ그리드 셀들과 동등한, 6λx 4λ의 총 면적을 포함한다. NAND 셀의 사이즈가 증가함에 따라, 상위 금속층들로의 출력의 접속을 위해 이러한 여분의 컬럼에 대해 필요한 면적에서의 비율은 더 작아지게 된다. 그래서, 4 개의 핀들 및 하나의 여분의 컬럼을 필요로 하는 4 입력 NAND 게이트는, 이 형태에서 30 개의 그리들 셀들의 총 면적 등으로 구셩될 수 있다. 따라서, 완화된 게이트 피치 (더 긴 채널들 또는 다른 이득들을 허용) 를 갖는 종단 대 종단 핀펫 구성은 도 13 에 나타낸 측면 대 측면 레이아웃에 비해, 3 입력 NAND 게이트에 대해 1/2 에 가까운 면적 절약들을 야기할 수 있다. 도 7a 와 같은 종단 대 종단 핀펫 구성을 사용한 3 입력 NAND 게이트의 구현은 p-채널 및 n-채널 블록들에서의 게이트 엘리먼트들 사이의 접속을 위한 스페이스를 허용하기 위해 부가적인 수평 피치를 소비할 수 있고, 도 14 에 나타낸 완화된 게이트 길이, 종단 대 종단 구성 만큼 많은 스페이스를 절약하지 않을 수도 있다.
도 13 은 하나의 트랜지스터 구성을 갖는 종단 대 종단 레이아웃 아키텍처에 기초한 핀펫 어레이의 일 실시형태를 도시하며, 하나의 트랜지스터 구성에서 핀들은 하나의 핀펫 트랜지스터에 대해 각각 구성된 길이를 갖는다. 하나의 트랜지스터에 대해 각각 배열된 핀들의 길이는 하나의 소스 영역, 하나의 채널 영역 및 하나의 드레인 영역에 대한 레이아웃 그리드 상에 각각 구성될 수 있다. 이러한 하나의 트랜지스터 구성에서 핀들의 세트들에 대한 레이아웃 그리드는 소스 및 드레인 영역들의 각각에서 하나의 금속-0 컨택과 같은, 각각의 핀과 교차하는 하나의 게이트 전도체만을 허용하도록 셋업될 수 있다. 이것은, 도 7a 를 참조하여 예를 들면, 2 배의 컨택 피치 λ 와 동등한 수직 블록 피치를 갖는 핀펫 블록을 야기할 수 있다. 그래서, 종단 대 종단 아키텍쳐의 하나의 트랜지스터 구성은, 블록간 격리 구조가 단일 컨택 피치 내에서 구현될 수 있는 것을 가정하면, 2λ의 수직 블록 피치를 갖는 레이아웃 그리드에 피팅할 수 있다.
대안으로, 완화된 게이트 피치 구성들에 대해, 하나의 트랜지스터 구성은 각각의 핀과 교차하는 단 하나의 전도체와, 소스 및 드레인 영역들 각각에서 그리고 게이트 상의 층간 컨택과 같은 3 개의 컨택들을 허용하기 위해 셋업될 수 있다. 이것은, 도 7b 를 참조하여, 예를 들어 컨택 피치 (λ) 의 3 배와 동등한 수직 블록 피치를 갖는 핀펫 블록을 야기할 수 있다. 그래서, 종단 대 종단 아키텍쳐의 하나의 트랜지스터 구성은, 블록간 격리 구조가 단일 컨택 피치 내에서 구현될 수 있다고 가정하면, 3λ의 수직 블록 피치를 갖는 레이아웃 그리드에 피팅할 수 있다.
종단 대 종단 아키텍쳐의 하나의 트랜지스터 구성의 일부 실시형태들에서, 어레이 전체에 걸친 핀펫 트랜지스터들의 구조가 매우 균일할 수 있다. 그 결과, 핀펫 트랜지스터들의 성능이 더 균일해져서, 아키텍쳐에 의존하는 회로 설계가 집적 회로 상의 디바이스들 사이에서 감소된 변동을 가질 수 있다.
도 15 에서 레이아웃은 라이브러리 셀들의 고밀도 레이아웃을 지원하는, 핀들에 대한 전력 접속들 또는 전력 전도체들에 대한 컨택들과 연관된 피치를 공유하도록 미러 이미지로 배열된 종단 대 종단 핀펫 블록들의 반복가능한 패턴을 도시한다. 도 15 에 도시된 레이아웃은 본 명세서에 기재된 짧은 게이트 및 완화된 게이트 핀펫 구성들, 그리고 다른 종단 대 종단 구성들을 위해 사용될 수 있다.
도 15 에서 패턴은, 레이아웃 상에 n-채널 블록 1, p-채널 블록 1, p-채널 블록 2, n-채널 블록 2, n-채널 블록 3, 및 p-채널 블록 3 을 순서대로 포함한다. 블록간 격리 구조들은 n-채널 블록 1 과 p-채널 블록 1 사이, p-채널 블록 2 와 n-채널 블록 2 사이, 및 n-채널 블록 3 과 p-채널 블록 3 사이에 형성된다. VSS 에 대한 전력 전도체들은 n-채널 블록 1 의 상단 상에 그리고 n-채널 블록 2 와 n-채널 블록 3 사이에 레이아웃된다. VDD 에 대한 전력 전도체들은 p-채널 블록 1 과 p-채널 블록 2 사이에 그리고 p-채널 블록 3 의 종단 상에 레이아웃된다. 패턴은 집적 회로 상에서 기능 셀들의 합성을 위해 광범위한 레이아웃 그리드 상부에 수직으로 및 수평으로 반복될 수 있다.
P-채널 블록 2 및 n-채널 블록 2, 및 격리 구조 (1540) 는 레이아웃에서 균일한 구조들 중 일부를 설명하기 위한 목적으로 언급된다. 격리 구조 (1540) 는 대향하는 제 1 및 제 2 측면들 (1542, 1543) 을 갖고, p-채널 블록 2 및 n-채널 블록 2 을 분리시킨다. P-채널 블록 2 는 핀 (1524) 를 포함하는 핀들의 세트를 포함하고, 그 부재들은 기판 상에 평행하게 레이아웃된다. p-채널 블록 2 에서 핀들의 세트는 격리 구조 (1540) 의 제 1 측면 (1542) 에 인접한 근접 종단들 (예를 들어, 핀 (1524) 상의 종단 (1526)) 을 갖는다. p-채널 블록 2 에서 핀들의 세트의 핀들 (예를 들어, 핀 (1524) 상의 종단 (1528)) 는 본 예에서 금속-0 VDD 전력 전도체 (1550) 와 또는 다른 컨택 구조와 접촉하며, 인접한 p-채널 블록 1 을 통해 연장한다.
n-채널 블록 2 는 핀 (1525) 을 포함하는 핀들의 세트를 포함하고, 그 부재들은 기판 상에 평행하게 레이아웃된다. n-채널 블록 2 에서 핀들의 세트는 격리 구조 (1540) 의 제 2 종단 (1543) 에 인접한 근접 종단들 (예를 들어, 핀 (1525) 상의 종단 (1527)) 을 갖는다. n-채널 블록 2 에서 핀들의 세트의 핀들 (예를 들어, 핀 (1525) 상의 종단 (1526)) 은, 본 예에서 금속-0 VSS 전력 전도체 (1551) 와, 또는 다른 컨택 구조와 접촉하며, 인접한 n-채널 블록 3 을 통해 연장한다.
상술한 바와 같이, p-채널 블록 2 및 n-채널 블록 2 의 양자에서 핀들 상의 소스 및 드레인 영역들은, 핀펫들의 채널 영역들에서 스트레스를 유도하는, 격자 부정합된 에피택셜 성장된 반도체 엘리먼트들과 같은, 스트레서들 (도 15 에는 도시되지 않음) 을 포함할 수 있다.
도 15 의 구성에 있어서, p-채널 블록 2 는 모든 p-채널 핀펫 트랜지스터들이 균일한 구조들을 갖는 핀들의 세트를 포함한다. 균일한 구조의 결과로서, 핀펫들의 치수들 및 블록 내의 지원 회로들은 합당한 제조 허용 범위들 내에서 동일한 사이즈를 가질 수 있다. 마찬가지로, n-채널 블록 2 는 모든 n-채널 핀펫 트랜지스터들이 균일한 구조를 갖는 핀들의 세트를 포함한다. 그래서, 예를 들어, p-채널 블록 2 에서 핀들의 세트의 모든 핀들은, 각 종단 상의 균일한 스트레서 설계들, 소스 및 드레인 상의 균일한 금속 컨택 설계들, 스트레서들 사이의 단일 게이트 전도체, 소스 및 드레인 상의 컨택들 사이의 동일한 거리, 동일한 핀 폭 및 핀 높이, 그리고 균일한 블록간 격리 구조 설계를 포함하는, 도 10 에 나타낸 것과 같은 균일한 구조를 가질 수 있다. 균일한 구조의 결과로서, 핀펫들은 동일한 설계들 및 동일한 사이즈들을 가지며, 블록에서의 핀펫들은 블록에 걸쳐 매우 타이트한 변동 변위를 갖는, 채널에서 유도된 스트레스와 같은 동적 특성들을 가질 수 있다.
따라서, 도 15 는 반도체 핀들의 제 1 세트의 부재들 (p-채널 블록 2) 이 각 블록에서 단일 핀펫의 형성을 위해 구성된 길이들을 갖는 일 예의 구조를 나타낸다. 본 예에서, 각각의 반도체 핀은 동일한 타입의 2 개의 블록들 (예를 들어, p-채널 블록 1 에서 p- 채널 블록 2) 을 가로질러 연장한다. p-채널 블록 2 및 p-채널 블록 1 을 가로질러 연장하는 반도체 핀의 일 종단 (예를 들어, 1524) 은 블록간 격리 구조 (1540) 에 인접하고, 다른 종단은 블록간 격리 구조 (1545) 에 인접한다. 본 구성에서, 각각의 p-채널 블록 (예를 들어, p-채널블록 2) 에서의 핀펫들은, 블록간 격리 구조 (1540) 와 제 1 게이트 전도체 (1530) 사이에서 제 1 균일한 구조들 (영역 (1560-2) 에서) 및 VDD 전력 전도체 (1550) (또는 다른 금속-0 구조) 와 게이트 전도체 (1530) 사이에서 제 2 균일한 구조들 (영역 (1563-2) 에서) 을 포함한다. 또한, p-채널 블록 1 에서의 핀펫들은 p-채널 블록 2 의 핀펫들에 대해 미리 이미지 레이아웃으로 배열된, 균일한 구조들을 갖는다. n-채널 블록 2 및 p-채널 블록 3 을 가로질러 연장하는 반도체 핀의 일 종단 (예를 들어, 1525) 은 블록간 격리 구조 (1540) 에 인접하고, 다른 종단은 블록간 격리 구조 (1546) 에 인접한다. 본 구성에서, 각각의 n-채널 블록 (예를 들어, n-채널 블록 2) 에서의 핀펫들은 블록간 격리 구조 (1540) 와 제 2 게이트 전도체 (1531) 사이에서 제 3 균일한 구조들 (영역 (1562-2) 에서) 및 VSS 전력 전도체 (1551)(또는 다른 금속-0 구조) 와 제 2 게이트 전도체 (1531) 사이에서 제 4 균일한 구조들을 포함한다. 위에서 언급된 바와 같이, 제 1, 제 2, 제 3 및 제 4 균일한 구조들은 스트레서들을 포함할 수 있다.
p-채널 블록 2 에서 및 n-채널 블록 2 에서의 구조들은 도 15 에 나타낸 바와 같이 배열된 복수의 다른 블록들에 카피될 수 있다. 따라서, 영역들 (1560-2) 에서의 구조들이 영역들 (1560-1 및 1560-3) 에서의 구조들과 미리 이미지로 레이아웃되더라도, 영역들 (1560-1 및 1560-3) 에서 대응 게이트 전도체들과 핀들의 종단들 사이의 구조들은 영역 (1560-2) 에서의 구조들과 함께 균일할 수 있다. 마찬가지로, 영역들 (1563-1 및 1563-3) 에서의 대응 게이트 전도체들과 금속-0 전력 전도체들 사이의 구조들은 영역 (1563-2) 에서의 구조들과 함께 균일할 수 있다. 영역들 (1562-1 및 1562-3) 에서의 구조들은 영역 (1562-2) 에서의 구조들과 함께 균일할 수 있다. 영역들 (1565-1 및 1565-3) 에서의 구조들은 영역 (1565-2) 에서의 구조들과 함께 균일할 수 있다.
도 15 에서, p-채널 블록들 및 n-채널 블록들은 전력 전도체 및 블록간 격리 구조 사이의 각각의 반도체 핀 상에 단일 핀펫을 위해 구성된다. 다른 실시형태들에서, p-채널 블록들 및 n-채널 블록들은, 레이아웃에 걸친 구조들의 균일성으로부터 달성된 이점들을 보전하면서, 전력 전도체와 블록각 격리 구조 사이에서 각각의 반도체 핀 상에 2 이상의 핀펫을 위해 구성된다. 블록간 격리 구조들 사이의 주어진 핀 상에 2 개의 게이트 엘리먼트들 보다 많은 게이트 엘리먼트들을 갖는 일부 실시형태들에서, 특정 핀펫에 커플링된 전력 전도체는, 예를 들어 레이아웃 상의 다른 곳에 위치된 전력 전도체에 대한 접속으로서, 또는 전력 전도체로서 작용하는, 패터닝된 금속 전도체에 수직으로 접속하기 위해 층간 커넥터들을 사용하여 핀을 따라 어디든 위치될 수 있다. 단일 핀펫 구성은, 특히 소형 라이브러리 셀들에 대한 스페이스를 보전하는 라이브러리 셀들의 구현에서의 효율성들을 야기할 수 있다. 일부 구현들에서, 단일 핀펫 블록들 및 다중 핀펫 블록들은 단일 집적 회로 상에 배치될 수 있다. 또한, 일부 구현들에서, 장채널 구조 및 장채널 구조가 아닌 종단간 핀펫 블록들의 조합들이 단일 집적 회로 상에 배치될 수 있다. 또한, 일부 구현들에서, 장채널 구조 및 장채널 구조가 아닌 종단 대 종단 핀펫 블록들의 조합들이 단일 집적 회로 상에 배치될 수 있다. 또한, 일부 구현들에서, 장채널 구조를 갖는 그리고 장채널 구조를 갖지 않는 종단 대 종단 핀펫 블록들, 및 측면 대 측면 핀펫 블록들의 조합들이 단일 집적 회로 상에 배치될 수 있다.
도 16a 및 도 16b 는 종단 대 종단 핀펫들에 대한 대안의 구성들을 도시하기 위해 제공된다. 도 16a 및 도 16b 에서의 반도체 핀들은, 도 15에 나타낸 배열에 관해, 본 기재의 목적들을 위해 90°로 회전된다. 도 16a 는 반도체 핀 (1600) 을 도시한다. 반도체 핀의 방향을 따라, 도면의 좌측에서 우측으로, 금속-0 전도체 (1601), 게이트 전도체 (1602), 금속-0 전도체 (1603), 및 게이트 전도체 (1604), 그리고 금속-0 전도체 (1605) 는 핀 상부에서 직교한다. 핀 (1600) 을 따르는 채널 영역들은 게이트 전도체들 (1602 및 1604) 아래에 있으며, 핀의 방향을 따라 게이트 전도체들 (1602 및 1604) 의 길이들과 상관하는 채널 길이들을 갖는다. 이 길이들은 조밀한 핀펫 구조들에 대해 매우 작을 수 있다. 이러한 도시에 대해 레이아웃에서 허용된 면적들을 나타내기 위한 목적으로, 금속-2 전도체 (1611) 는 금속-0 전도체 (1601) 위에 놓이고, 층간 커넥터 (1622) 를 통해 금속-2 전도체 (1601) 에 접속된다. 금속-1 전도체 (1613) 는 금속-0 전도체 (1605) 위에 놓이고, 층간 커넥터 (1625) 를 통해 금속-0 전도체 (1605) 에 접속된다. 핀 (1600) 의 길이는 핀을 따라 구현된 핀펫들의 소스/드레인 영역들에서 핀들에 접속하는 것을 허용하는, 3 개의 층간 커넥터들 (1622, 1623, 1625) 의 컨택 피치를 허용하기에 충분하다. 본 예에서 게이트 엘리먼트들 (1602 및 1604) 상의 층간 컨넥터들에 대해 레이아웃에서 충분한 룸이 없다. 도 15 를 참조하여 논의된 것과 같이 블록 레이아웃 당 단일 핀펫을 사용하면, 금속-0 전도체 (1603) 는 VDD 버스 (1550) 와 같은 전력 전도체에 대응할 수 있다.
도 16b 는 완화된 게이트 피치 구성에서 반도체 핀 (1650) 을 도시한다. 반도체 핀의 방향을 따라, 도면의 좌측에서 우측으로, 금속-0 전도체 (1651), 게이트 전도체 (1652), 금속-0 전도체 (1653), 게이트 전도체 (1654), 및 금속-0 전도체 (1655) 는 핀 상부에서 교차한다. 핀 (1650) 을 따르는 채널 영역들은 게이트 전도체들 (1652 및 1654) 아래에 있고 핀의 방향을 따라 게이트 전도체들 (1652 및 1654) 의 길이들과 상관하는 채널 길이들을 갖는다. 이러한 게이트 길이들은 도 16a 의 구성에서 허용된 것 보다 더 길 수 있다. 본 도시에 대해 레이아웃에서 허용된 면적들을 나타내기 위한 목적으로, 금속-2 전도체 (1661) 는 금속-0 전도체 (1651) 위에 놓이고, 층간 커넥터 (1671) 를 통해 금속-0 전도체 (1651) 에 접속된다. 금속-1 전도체 (1662) 는 게이트 전도체들 (1652) 위에 놓이고 층간 커넥터 (1672) 를 통해 게이트 전도체들 (1652) 에 접속된다. 금속-1 전도체 (1663) 는 금속-0 전도체 (1653) 위에 놓이고 층간 커넥터 (1673) 를 통해 금속-0 전도체 (1653) 에 접속된다. 금속-2 커넥터 (1664) 는 게이트 전도체 (1654) 위에 놓이고, 층간 커넥터 (1664) 를 통해 게이트 전도체 (1654) 에 접속된다. 금속- 1 전도체 (1665) 는 금속-0 전도체 (1655) 위에 놓이고 층간 커넥터 (1665) 를 통해 금속-0 전도체 (1655) 에 접속된다. 핀 (1650) 의 길이는, 핀을 따라 구현된 핀펫들의 게이트/채널 영역에서 그리고 소스/드레인 영역들에서 핀들에 접속하게 하는, 5 개의 층간 커넥터들 (1671-1675) 의 컨택 피치를 허용하기에 충분한다. 도 5 를 참조하여 논의된 것과 같은 블록 레이아웃 당 단일 핀펫을 사용하면, 금속-0 전도체 (1653) 가 VDD 버스 (1550) 와 같은 전력 전도체에 대응할 수 있다. 도 16b 의 레아아웃은, 대응 반도체 핀들 상부에 정렬되고, 반도체 핀들 상의 소스/드레인 영역들에 (금속-0 전도체에 의해 또는 금속-0 전도체 없이) 접속되는 층간 전도체들 뿐만 아니라, 대응 반도체 핀들 상부에 정렬되고, 게이트 전도체들에 접속되는 층간 커넥터들을 포함한다. 층간 커넥터들은, 핀들 상에 또는 소스/드레인 영역들 상에 랜딩하도록 리소그라피 시스템의 허용 범위 내에 층간 커넥터들이 레이아웃된다는 의미에서 대응 반도체 핀들 상부에 정렬된다. 컨택 피치는, 층간 커넥터들의 사이즈들 뿐만 아니라 이를 구현하는데 사용된 제조 시스템의 스페이싱 및 정렬 허용 범위를 설명한다.
도 16a 및 도 16b 에 나타낸 바와 같이 핀들은 2 개의 핀펫들에 대해 각각 구성되고, 여기서 하나의 핀펫은 레이아웃의 각각의 인접 블록에 놓인다 (예를 들어, 도 15 의 각각의 p-채널 블록 (1) 및 p-채널 블록 (2) 에서 하나의 핀펫). 다른 실시형태들에서, 핀들은 각각 2 개보다 많은 핀펫들에 대해 구성될 수 있고, 전력 전도체들은 위에서 논의된 바와 같이 핀을 따라 어디든 위치될 수 있다.
도 17 은 셀 라이브러리에 대한 핀펫 블록 기반 셀을 설계하는 프로세서의 간략화된 플로우 다이어그램이다. 방법은, 예를 들어, 셀들의 라이브러리를 생성하기 위해 셀 설계자에 의해 사용된 상호작용 소프트웨어에 의해 수행될 수도 있다. 단계들의 순서는 특정 설계에 적합하게 될 때 변경될 수 있다. 간략화된 플로우 다이어그램에 따라, 셀 라이브러리에 포함될 기능 셀이 선택된다 (1700). 그러한 셀은 상술한 바와 같이 인버터일 수 있고, 플립플롭 로직 게이트들, 로직 블록들 또는 다른 셀 구조들일 수 있다. 다음, n-채널 및 p-채널 디바이스들에 대해, COMS 기술을 가정하면, 종단 대 종단 블록들, 그리고 옵션으로 측면 대 측면 블록들을 포함하여, 핀펫 블록들이 특정된다 (1701). 사용자 입력은 셀에서의 오브젝트들의 형상 및 위치 (예를 들어, 전도체들, 게이트들, 액티브 영역들의 셀 바운더리 위치 및 폭) 등을 특정한다. 종단 대 종단 블록들에 대해, 핀들은 컬럼들로 배열되도록 고려될 수 있다. 그 후, 패턴이된 게이트 전도체층이 특정되어, 셀에서 사용될 핀들 위에 놓이는 로우들에 게이트들을 형성한다 (1702). 그 후, 패터닝된 전도체층이 특정되어, 바람직하게 칼럼들에 배열된 전도체들을 갖는 층, 및 로우들에 배열된 전도체들을 갖는 층을 포함하는 적절한 상호접속들을 확립한다 (1703). 복수의 패터닝된 전도체층들은 전력 전도체들을 포함한다. 그 후, 층간 접속들이 특정되어, 핀들, 게이트 전도체들 및 하나 이상의 패터닝된 전도체층들에서의 전도체들 사이에 접속들을 위치시킨다 (1704). 이러한 방법에서 생성된 사양들은 엘리먼트들의 특정된 평면 형상들을 나타내는 GDS II 포멧 데이터베이스, 또는 다른 컴퓨터 판독가능 포멧으로 구현된 레이아웃 파일들을 포함한다. 그 후, 특정된 셀들은 집적 회로 설계에서의 사용을 위해 셀 라이브러리에 저장된다 (1705). 프로세스는 상이한 기능들을 구현하는 다수의 표준 셀들을 포함하는 셀 라이브러리를 생성하기 위해 반복될 수도 있다.
도 18 은 본 명세서에 기재된 바와 같이 적어도 하나의 종단 대 종단 핀펫 블록을 사용하여 구현된 셀들을 갖는 핀펫 블록 라이브러리를 포함하는, 도 2 에 의해 나타낸 것과 같은 시스템에 의해 실행된 로직으로서 구현될 수 있는 대표적인 설계 자동화 프로세스에 대한 플로우챠트이다. 프로세스의 제 1 단계에 따라, 넷리스트와 같은 설계 디스크립션을 정의하는 데이터 구조가 데이터 프로세싱 시스템에서 트래버싱된다 (1800). 본 명세서에 기재된 바와 같은 종단 대 종단 핀펫 블록 기반 셀들을 포함하는, 데이터 프로세싱 시스템과 다른 커플링된 컴퓨터 판독가능 매체 또는 데이터 베이스에 저장된 셀 라이브러리는 데이터 프로세싱 시스템에 의해 액세스되고, 회로 디스크립션의 엘리먼트들과 라이버러리에서의 셀들을 매칭시키기 위해 사용된다 (1801). 매칭된 셀들은 그 후 집적 회로 레이아웃에 대해 배치되고 라우팅된다 (1802). 다음, 설계 검증 및 테스트가 실행된다 (1803). 마지막으로, 종단 대 종단 핀펫 블록 셀들은 회로에 대한 타이밍 또는 전력 사양들을 최적화하기 위해 변경될 수 있다 (1804). 핀펫 블록 셀들의 변경들은 패터닝된 전도체층들에서 및 층간 커넥터들의 패턴에서 전도체들에 대한 변화들을 야기하는 마스크 변화들을 포함하여, 특정 트랜지스터에서 사용된 핀들의 수를 변화시킬 수 있다. 이러한 변화들은 셀이 위치되는 블록에 의해 점유된 집적 회로 상의 면적을 변화시키지 않으면서 일부 경우들에서 달성될 수 있다.
상술한 핀펫 블록 아키택쳐는 복수의 종단 대 종단 핀펫 블록 기반 셀들을 포함하는 탄력적 라이브러리를 생성하기 위해 사용될 수 있다.
본 명세서에 기재된 격리 구조를 사용하여 구브러지거나 휘어지는 핀들의 문제가 회피될 수 있다.
본 명세서에 기재된 핀펫 블록들은 n-채널 블록들 및 p-채널 블록들의 반복 패턴으로 배열되어, 특정 블록의 위 아래의 블록들에서 상보형 부분들을 사용하여 CMOS 회로 엘리먼트들의 탄력적 구현을 허용할 수 있으며, 여기서 적어도 중앙 블록은 블록 위에 놓이는 복수의 전력 전도체들을 포함한다.
본 명세서에 기재된 핀펫 블록 아키텍쳐는 탄력적 레이아웃 전략들을 갖는 매우 조밀한 면적 사용을 허용한다. 기술은 게이트 어레이들, 필드 프로그램가능 게이트 어레이들, "씨 오브 게이트들 (sea of gates)" 아키텍쳐들 및 다른 고밀도 및/또는 고성능 집적 회로 구조들에 적당할 수 있다.
수직 패턴 구조들에서의 탄력적 레이아웃은, 집적 회로 설계 및 제조 동안의 설계 검증 프로세스들 동안, 사이즈 변화들 또는 다른 변경들에 대한 엔지니어링 변경 오더들을 구현하기 위해 본 명세서에 기재된 종단 대 종단 핀펫 블록들을 제작한다.
본 명세서에 기재된 핀펫 블록 아키텍쳐는 혼합된 블록 높이들 및 블록 폭들로 구현될 수 있어서, 특정 설계 목적의 필요성에 적합하게 될 때, 가변 사이즈형 블록들이 사용될 수 있다.
일반적으로, 핀펫 블록 기반 탄력적 라이브러리의 생성은 본 명세서에 기재된 핀펫 블록 아키텍쳐를 사용하여 가능해진다. 그러한 라이브러리에서, 표준 셀들은 그 하부에 놓인 엘리먼트들의 정확한 위치에 관해 일부 탄력성으로 점유될 수 있는 "소프트 매크로들" 로 이루어질 수 있다. 셀들의 조정들 또는 변경들의 입도가 전체 트랜지스터인, 평면 CMOS 구조들과 달리, 본 명세서에 기재된 핀펫 블록 아키텍쳐들에서, 입도는 핀일 수 있다. 블록에서 평행하게 배열된 핀들의 서브세트를 사용하여 핀펫 블록 구조들을 설계하면 설계 탄력성을 제공한다.
라이브러리는 핀펫 블록들에서 가용 핀들의 서브세트를 이용하는 복수의 핀펫 블록 기반 기능 셀들로 구성되어, 레이아웃의 면적을 변경하지 않는 최적화 절차들에 대한 룸을 남긴다. 라이브러리는 블록에서 모든 핀들 대신, 수평 핀들의 블록을 횡단하는 컬럼을 따라 게이트 전도체에 대해 블록에서 단일 핀에 최소 입도를 적용하여 설계될 수 있다.
본 명세서에 기재된 종단 대 종단 핀펫 블록 레이아웃은 비대칭 구조들의 근접으로부터의 트랜지스터 성능 변동들을 실질적으로 감소시키고 치수 감소로서 발생하는 기계적 안정성에 의한 문제들을 실질적으로 감소시키면서, 핀펫 라이브러리 블록의 양자화 게이트 폭을 이용한다. 종단 대 종단 핀펫 블록 레이아웃은 좁은 핀들의 형성을 허용함으로써, 트랜지스터들의 오프 상태 누설을 감소시킨다. 또한, 종단 대 종단 핀펫 블록 레이아웃들은 대략 1/2 양만큼 블록들을 사용하여 구현된 회로에 의해 소모된 칩 면적을 감소시킬 수 있다.
핀펫 라이브러리들은 본 명세서에 기재된 바와 같이 종래 기술의 핀펫 블록 아키텍쳐들을 초과하는 밀도들을 달성하면서, 레이아웃 피치에 관해, 완화된 게이트 피치 및 이에 따른 장채널 길이들을 갖는 기능 셀들을 포함할 수 있다.
게이트 단자들에 대한 층간 접속에 대한 룸을 허용하는 완화된 게이트 길이 구성들을 포함하는 상술한 종단 대 종단 핀펫 구성들을 사용하면, 일부 회로들에 대해 1/2 만큼 많은 칩 면적에서의 감소들을 야기할 수 있다. 로직 칩 면적을 절반으로 커팅하는 것은 반도체 비용에서 경쟁적 이점들을 부여한다. 또한, 채널 길이를 완화시키고, 완화된 게이트 길이 구성을 사용하면, 기술들의 진보를 위한 트랜지스터 밀도 로드맵을 연장한다. 소스-드레인 피치를 증가시키거나 배가시키면 스트레스 엔지니어링을 개선하여, 큰 실리콘 저마늄 및 실리콘 카본 스트레서들을 허용하며, 예를 들어 트랜지스터 성능에서 (이용가능한 장채널 길이들로 인한) 랜덤 가변성을 억제한다.
본 발명은 위에 상세된 예들 및 바람직한 실시형태들을 참조하여 개시되지만, 이러한 예들은 의미를 제한하기 보다는 예시적인 것으로 의도된다. 변경들 및 조합들이 당업자에게 쉽게 일어나는 것이 고려되며, 변경들 및 조합들은 본 발명의 사상 및 다음의 청구항들의 범위 내에 있을 것이다.

Claims (43)

  1. 집적 회로로서,
    기판;
    상기 기판 상에 제 1 방향으로 정렬되고 제 1 전도 타입을 갖는 반도체 핀들의 제 1 세트로서, 상기 제 1 세트에서 상기 반도체 핀들의 하나 이상은 적어도 하나의 핀펫 (finFET) 채널 영역 및 적어도 2 개의 핀펫 소스/드레인 영역들을 포함하는, 상기 반도체 핀들의 제 1 세트;
    상기 기판 상에 상기 제 1 방향으로 정렬되고 제 2 전도 타입을 갖는 반도체 핀들의 제 2 세트로서, 상기 제 2 세트에서 상기 반도체 핀들의 하나 이상은 적어도 하나의 핀펫 채널 영역 및 적어도 2 개의 핀펫 소스/드레인 영역들을 포함하는, 상기 반도체 핀들의 제 2 세트;
    제 1 측면 및 제 2 측면을 갖는 상기 기판 상의 격리 구조로서, 상기 제 1 세트에서 반도체 핀들은 상기 격리 구조의 상기 제 1 측면에 근접한 종단들을 갖고, 상기 제 2 세트에서 반도체 핀들은 상기 격리 구조의 상기 제 2 측면에 근접한 종단들을 갖는, 상기 격리 구조; 및
    상기 반도체 핀들의 상기 제 1 세트 및 제 2 세트에서 반도체 핀들 상에 복수의 게이트 엘리먼트들을 포함하는 패터닝된 게이트 전도체층으로서, 상기 게이트 엘리먼트들은 상기 반도체 핀들의 채널 영역 상부에 배치되는, 상기 패터닝된 게이트 전도체층;
    상기 패터닝된 게이트 전도체층 위에 놓이는 적어도 하나의 패터닝된 전도체층; 및
    상기 반도체 핀들 상에 특정 핀펫들의 게이트 엘리먼트들에 접속된 상기 제 1 세트 및 제 2 세트의 반도체 핀들 상부에 정렬된 층간 커넥터들을 포함하는, 복수의 층간 커넥터들을 포함하는, 집적 회로.
  2. 제 1 항에 있어서,
    상기 층간 커넥터들은 제 1 축 및 제 2 축 컨택 피치들을 갖고, 상기 제 1 축은 상기 제 1 방향에서 정렬되고, 상기 제 2 축은 상기 제 1 축에 수직이며,
    상기 제 1 축 컨택 피치는, 상기 제 1 축에 있어서 상기 적어도 하나의 채널 영역 및 상기 적어도 2 개의 소스/드레인 영역들의 조합의 길이를 포함하며 그리고 상기 제 2 축 컨택 피치의 적어도 3 배이며, 그리고,
    상기 제 2 축 컨택 피치는 인접한 층간 커넥터들의 중심으로부터 중심까지의 거리인, 집적 회로.
  3. 제 1 항에 있어서,
    상기 특정 핀펫들의 소스/드레인 영역들 중 하나 또는 양자 상부에 정렬되고 상기 하나 또는 양자에 접속된 층간 커넥터들을 포함하는, 집적 회로.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 패터닝된 전도체층 아래에 부가 패터닝된 전도체층을 포함하는, 집적 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 세트에서의 채널 영역들은 n-채널이고, 상기 제 2 세트에서의 채널 영역들은 p-채널인, 집적 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 핀들의 제 1 세트 및 제 2 세트에서 반도체 핀 상의 하나의 핀펫 상의 2 개의 소스/드레인 영역들에 접속하는 상기 제 1 세트 및 제 2 세트의 반도체 핀들 상부에 정렬된 층간 커넥터들을 포함하는, 집적 회로.
  7. 제 1 항에 있어서,
    상기 반도체 핀들의 제 1 세트 상의 핀펫들에 대한 상기 반도체 핀들 상의 상기 소스/드레인 영역들은 상기 반도체 핀들의 제 1 세트 상의 핀펫들이 상기 제 1 세트 내에서 동일한 사이즈들을 갖도록 균일한 구조들을 갖고, 상기 반도체 핀들의 제 2 세트 상의 핀펫들에 대한 상기 반도체 핀들 상의 상기 소스/드레인 영역들은 상기 반도체 핀들의 제 2 세트 상의 핀펫들이 상기 제 2 세트 내에서 동일한 사이즈들을 갖도록 균일한 구조들을 갖는, 집적 회로.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 패터닝된 전도체층을 포함하는 복수의 패터닝된 전도체층들을 포함하고,
    상기 복수의 패터닝된 전도체층들에서 하나 이상의 전도체들 및 상기 층간 커넥터들은 상기 제 1 세트에서의 반도체 핀을 상기 제 2 세트에서의 반도체 핀에 접속시키도록 배열되고, 상기 제 1 세트에서의 반도체 핀 상의 제 1 게이트 엘리먼트를 상기 제 2 세트에서의 반도체 핀 상의 제 2 게이트 엘리먼트와 접속시키도록 배열되며, 그리고 전력 전도체를 상기 제 1 세트 및 제 2 세트 중 하나에서 적어도 하나의 반도체 핀에 접속시키도록 배열되는, 집적 회로.
  9. 제 1 항에 있어서,
    상기 제 2 세트에서의 반도체 핀들은 상기 제 1 세트에서의 반도체 핀들과 종단 대 종단 (end-to-end) 정렬되는, 집적 회로.
  10. 제 1 항에 있어서,
    상기 제 1 세트 및 제 2 세트에서의 상기 반도체 핀들의 제 1 및 제 2 종단들 상에 상기 핀펫들의 적어도 하나의 채널 영역에서 스트레스를 유도하는 스트레서 구조들을 포함하는, 집적 회로.
  11. 기능 셀 라이브러리를 제조하는 방법으로서,
    베이스 구조를 특정하는 단계로서, 상기 베이스 구조가,
    제 1 축 상에 정렬되고 제 1 전도 타입을 갖는 반도체 핀들의 제 1 세트로서, 상기 제 1 세트에서 반도체 핀들의 하나 이상은 적어도 하나의 핀펫 (finFET) 채널 영역 및 적어도 2 개의 핀펫 소스/드레인 영역들을 위한 룸을 포함하는, 상기 제 1 세트;
    상기 제 1 축 상에 정렬되고 제 2 전도 타입을 갖는 반도체 핀들의 제 2 세트로서, 상기 제 2 세트에서 상기 반도체 핀들의 하나 이상은 적어도 하나의 핀펫 채널 영역 및 적어도 2 개의 핀펫 소스/드레인 영역들을 위한 룸을 포함하는, 상기 제 2 세트를 포함하는, 상기 베이스 구조를 특정하는 단계;
    상기 베이스 구조를 사용하여 기능 셀을 특정하는 단계로서, 상기 셀이,
    상기 반도체 핀들의 제 1 세트 및 제 2 세트에서 반도체 핀들 상에 복수의 게이트 엘리먼트들을 포함하는 패터닝된 게이트 전도체층으로서, 상기 게이트 엘리먼트들은 상기 반도체 핀들의 채널 영역들 상부에 배치되는, 상기 패터닝된 게이트 전도체층;
    상기 패터닝된 게이트 전도체층 위에 놓인 적어도 하나의 패터닝된 전도체층; 및
    상기 반도체 핀들 상의 특정 핀펫들의 게이트 엘리먼트들에 접속된 제 1 세트 및 제 2 세트의 반도체 핀들 상부에 정렬된 층간 커넥터들을 포함하는, 복수의 층간 커넥터들
    의 엘리먼트들을 포함하는, 상기 기능 셀을 특정하는 단계; 및
    상기 셀의 머신 판독가능 사양들을 셀 라이브러리에 저장하는 단계를 포함하는, 기능 셀 라이브러리를 제조하는 방법.
  12. 제 11 항에 있어서,
    상기 층간 커넥터들은 제 1 축 및 제 2 축 컨택 피치들을 갖고, 상기 제 1 축은 상기 제 1 방향에서 정렬되고, 상기 제 2 축은 상기 제 1 축에 수직이며,
    상기 제 1 축 컨택 피치는, 상기 제 1 축에 있어서 상기 적어도 하나의 채널 영역 및 상기 적어도 2 개의 소스/드레인 영역들의 조합의 길이를 포함하며 그리고 상기 제 2 축 컨택 피치의 적어도 3 배이며, 그리고,
    상기 제 2 축 컨택 피치는 인접한 층간 커넥터들의 중심으로부터 중심까지의 거리인, 기능 셀 라이브러리를 제조하는 방법.
  13. 제 12 항에 있어서,
    상기 특정 핀펫들의 소스/드레인 영역들 중 하나 또는 양자 상부에 정렬되고 상기 하나 또는 양자에 접속된 층간 커넥터들을 포함하는, 기능 셀 라이브러리를 제조하는 방법.
  14. 제 11 항에 있어서,
    상기 적어도 하나의 패터닝된 전도체층 아래에 부가 패터닝된 전도체층을 포함하는, 기능 셀 라이브러리를 제조하는 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 제 1 세트에서의 채널 영역들은 n-채널이고, 상기 제 2 세트에서의 채널 영역들은 p-채널인, 기능 셀 라이브러리를 제조하는 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 핀들의 제 1 세트 및 제 2 세트에서 반도체 핀 상의 하나의 핀펫 상의 2 개의 소스/드레인 영역들에 접속하는 상기 제 1 세트 및 제 2 세트의 반도체 핀들 상부에 정렬된 층간 커넥터들을 포함하는, 기능 셀 라이브러리를 제조하는 방법.
  17. 제 11 항에 있어서,
    상기 반도체 핀들의 제 1 세트 상의 특정된 셀들에서 핀펫들에 대한 상기 반도체 핀들 상의 상기 소스/드레인 영역들은 상기 반도체 핀들의 제 1 세트 상의 핀펫들이 상기 제 1 세트 내에서 동일한 사이즈들을 갖도록 균일한 구조들을 갖고,
    상기 반도체 핀들의 제 2 세트 상의 특정된 셀들에서 핀펫들에 대한 상기 반도체 핀들 상의 상기 소스/드레인 영역들은 상기 반도체 핀들의 제 2 세트 상의 핀펫들이 상기 제 2 세트 내에서 동일한 사이즈들을 갖도록 균일한 구조들을 갖는, 기능 셀 라이브러리를 제조하는 방법.
  18. 제 11 항에 있어서,
    상기 셀은,
    상기 적어도 하나의 패터닝된 전도체층을 포함하는 복수의 패터닝된 전도체층들의 엘리먼트들을 포함하고,
    상기 복수의 패터닝된 전도체층들에서 하나 이상의 전도체들 및 상기 층간 커넥터들은, 상기 제 1 세트에서의 반도체 핀을 상기 제 2 세트에서의 반도체 핀에 접속시키도록 배열되고, 상기 제 1 세트에서의 반도체 핀 상의 제 1 게이트 엘리먼트를 상기 제 2 세트에서의 반도체 핀 상의 제 2 게이트 엘리먼트와 접속시키도록 배열되며, 그리고 전력 전도체를 상기 제 1 세트 및 제 2 세트 중 하나에서 적어도 하나의 반도체 핀에 접속시키도록 배열되는, 기능 셀 라이브러리를 제조하는 방법.
  19. 제 11 항에 있어서,
    상기 제 2 세트에서의 반도체 핀들은 상기 제 1 세트에서의 반도체 핀들과 종단 대 종단 정렬되는, 기능 셀 라이브러리를 제조하는 방법.
  20. 제 11 항에 있어서,
    상기 베이스 구조는 상기 제 1 세트 및 제 2 세트에서의 상기 반도체 핀들의 제 1 및 제 2 종단들 상에 상기 핀펫들의 적어도 하나의 채널 영역에서 스트레스를 유도하는 스트레서 구조들을 포함하는, 기능 셀 라이브러리를 제조하는 방법.
  21. 제 11 항에 있어서,
    상기 기능 셀을 특정하는 단계는, 상기 핀들의 제 1 세트 및 제 2 세트 사이에, 제 1 측면 및 제 2 측면을 갖는 격리 구조를 특정하는 단계를 포함하고,
    상기 제 1 세트에서 상기 반도체 핀들의 제 1 종단들은 상기 격리 구조의 상기 제 1 측면에 근접하고, 상기 제 2 세트에서 상기 반도체 핀들의 제 1 종단들은 상기 격리 구조의 상기 제 2 측면에 근접하는, 기능 셀 라이브러리를 제조하는 방법.
  22. 회로 설계의 컴퓨터 구현된 표현을 프로세싱하도록 구성된 데이터 프로세싱 시스템으로서,
    데이터 프로세서, 및 상기 데이터 프로세서에 커플링된 메모리를 포함하고,
    상기 메모리는, 머신 판독가능 회로 디스크립션 (description) 에 특정된 기능 셀들을, 베이스 구조를 갖는 복수의 기능 셀들을 포함하는 기능 셀 라이브러리에서의 셀들과 매칭시키는 명령들을 포함하는, 상기 데이터 프로세서에 의해 실행가능한 명령들을 저장하며,
    상기 베이스 구조는,
    제 1 축 상에 정렬되고 제 1 전도 타입을 갖는 반도체 핀들의 제 1 세트로서, 상기 제 1 세트에서 상기 반도체 핀들의 하나 이상은 적어도 하나의 핀펫 (finFET) 채널 영역 및 적어도 2 개의 핀펫 소스/드레인 영역들을 의한 룸을 포함하는, 상기 반도체 핀들의 제 1 세트;
    상기 제 1 축 상에 정렬되고 제 2 전도 타입을 갖는 반도체 핀들의 제 2 세트로서, 상기 제 2 세트에서 상기 반도체 핀들의 하나 이상은 적어도 하나의 핀펫 채널 영역 및 적어도 2 개의 핀펫 소스/드레인 영역들을 위한 룸을 포함하는, 상기 반도체 핀들의 제 2 세트를 포함하고,
    상기 기능 셀 라이브러리에서의 기능 셀은,
    상기 반도체 핀들의 상기 제 1 세트 및 제 2 세트에서 반도체 핀들 상에 복수의 게이트 엘리먼트들을 포함하는 패터닝된 게이트 전도체층으로서, 상기 게이트 엘리먼트들은 상기 반도체 핀들의 채널 영역들 상부에 배치되는, 상기 패터닝된 게이트 전도체층;
    상기 패터닝된 게이트 전도체층 위에 놓이는 적어도 하나의 패터닝된 전도체층; 및
    상기 반도체 핀들 상에 특정 핀펫들의 게이트 엘리먼트들에 접속된 상기 제 1 세트 및 제 2 세트의 반도체 핀들 상부에 정렬된 층간 커넥터들을 포함하는, 복수의 층간 커넥터들을 포함하는, 데이터 프로세싱 시스템.
  23. 제 22 항에 있어서,
    상기 층간 커넥터들은 제 1 축 및 제 2 축 컨택 피치들을 갖고, 상기 제 1 축은 상기 제 1 방향에서 정렬되고, 상기 제 2 축은 상기 제 1 축에 수직이며,
    상기 제 1 축 컨택 피치는, 상기 제 1 축에 있어서 상기 적어도 하나의 채널 영역 및 상기 적어도 2 개의 소스/드레인 영역들의 조합의 길이를 포함하며 그리고 상기 제 2 축 컨택 피치의 적어도 3 배이며, 그리고,
    상기 제 2 축 컨택 피치는 인접한 층간 커넥터들의 중심으로부터 중심까지의 거리인, 데이터 프로세싱 시스템.
  24. 제 23 항에 있어서,
    상기 특정 핀펫들의 소스/드레인 영역들 중 하나 또는 양자 상부에 정렬되고 상기 하나 또는 양자에 접속된 층간 커넥터들을 포함하는, 데이터 프로세싱 시스템.
  25. 제 22 항에 있어서,
    상기 적어도 하나의 패터닝된 전도체층 아래에 부가 패터닝된 전도체층을 포함하는, 데이터 프로세싱 시스템.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제 22 항에 있어서,
    상기 제 1 세트에서의 채널 영역들은 n-채널이고, 상기 제 2 세트에서의 채널 영역들은 p-채널인, 데이터 프로세싱 시스템.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 22 항에 있어서,
    상기 핀들의 제 1 세트 및 제 2 세트에서 반도체 핀 상의 하나의 핀펫 상의 2 개의 소스/드레인 영역들에 접속하는 상기 제 1 세트 및 제 2 세트의 반도체 핀들 상부에 정렬된 층간 커넥터들을 포함하는, 데이터 프로세싱 시스템.
  28. 제 22 항에 있어서,
    상기 반도체 핀들의 제 1 세트 상의 상기 라이브러리의 상기 기능 셀들에서 핀펫들에 대한 상기 반도체 핀들 상의 상기 소스/드레인 영역들은 상기 반도체 핀들의 제 1 세트 상의 핀펫들이 상기 제 1 세트 내에서 동일한 사이즈들을 갖도록 균일한 구조들을 갖고,
    상기 반도체 핀들의 제 2 세트 상의 상기 라이브러리의 상기 기능 셀들에서 핀펫들에 대한 상기 반도체 핀들 상의 상기 소스/드레인 영역들은 상기 반도체 핀들의 제 2 세트 상의 핀펫들이 상기 제 2 세트 내에서 동일한 사이즈들을 갖도록 균일한 구조들을 갖는, 데이터 프로세싱 시스템.
  29. 제 22 항에 있어서,
    상기 기능 셀은, 상기 적어도 하나의 패터닝된 전도체층을 포함하는 복수의 패터닝된 전도체층들의 엘리먼트들을 포함하고,
    상기 복수의 패터닝된 전도체층들에서 하나 이상의 전도체들 및 상기 층간 커넥터들은, 상기 제 1 세트에서의 반도체 핀을 상기 제 2 세트에서의 반도체 핀에 접속시키도록 배열되고, 상기 제 1 세트에서의 반도체 핀 상의 제 1 게이트 엘리먼트를 상기 제 2 세트에서의 반도체 핀 상의 제 2 게이트 엘리먼트와 접속시키도록 배열되며, 그리고 전력 전도체를 상기 제 1 세트 및 제 2 세트 중 하나에서 적어도 하나의 반도체 핀에 접속시키도록 배열되는, 데이터 프로세싱 시스템.
  30. 제 22 항에 있어서,
    상기 제 2 세트에서의 반도체 핀들은 상기 제 1 세트에서의 반도체 핀들과 종단 대 종단 정렬되는, 데이터 프로세싱 시스템.
  31. 제 22 항에 있어서,
    상기 베이스 구조는 상기 제 1 세트 및 제 2 세트에서의 상기 반도체 핀들의 제 1 및 제 2 종단들 상에 상기 핀펫들의 적어도 하나의 채널 영역에서 스트레스를 유도하는 스트레서 구조들을 포함하는, 데이터 프로세싱 시스템.
  32. 제 22 항에 있어서,
    상기 기능 셀은 상기 핀들의 제 1 세트 및 제 2 세트 사이에, 제 1 측면 및 제 2 측면을 갖는 격리 구조를 포함하고,
    상기 제 1 세트에서의 상기 반도체 핀들의 상기 제 1 종단들은 상기 격리 구조의 상기 제 1 측면에 근접하고, 상기 제 2 세트에서의 상기 반도체 핀들이 상기 제 1 종단들은 상기 격리 구조의 상기 제 2 측면에 근접하는, 데이터 프로세싱 시스템.
  33. 데이터 프로세서에 의해 판독가능한 메모리로서,
    상기 메모리는 베이스 구조를 갖는 복수의 기능 셀들을 포함하는 셀 라이브러리를 저장하고,
    상기 베이스 구조는,
    제 1 축 상에 정렬되고 제 1 전도 타입을 갖는 반도체 핀들의 제 1 세트로서, 상기 제 1 세트에서 상기 반도체 핀들의 하나 이상은 적어도 하나의 핀펫 (finFET) 채널 영역 및 적어도 2 개의 핀펫 소스/드레인 영역들을 위한 룸을 포함하는, 상기 반도체 핀들의 제 1 세트; 및
    상기 제 1 축 상에 정렬되고 제 2 전도 타입을 갖는 반도체 핀들의 제 2 세트로서, 상기 제 2 세트에서 상기 반도체 핀들의 하나 이상은 적어도 하나의 핀펫 채널 영역 및 적어도 2 개의 핀펫 소스/드레인 영역들을 위한 룸을 포함하는, 상기 반도체 핀들의 제 2 세트를 포함하고,
    상기 라이브러리에서의 기능 셀은,
    상기 반도체 핀들의 상기 제 1 세트 및 제 2 세트에서 반도체 핀들 상에 복수의 게이트 엘리먼트들을 포함하는 패터닝된 게이트 전도체층으로서, 상기 게이트 엘리먼트들은 상기 반도체 핀들의 채널 영역들 상부에 배치되는, 상기 패터닝된 게이트 전도체층;
    상기 패터닝된 게이트 전도체층 위에 놓이는 적어도 하나의 패터닝된 전도체층; 및
    상기 반도체 핀들 상의 특정 핀펫들의 게이트 엘리먼트들에 접속된 상기 제 1 세트 및 제 2 세트의 반도체 핀들 상부에 정렬된 층간 커넥터들을 포함하는, 복수의 층간 커넥터들을 포함하는, 메모리.
  34. 제 33 항에 있어서,
    상기 층간 커넥터들은 제 1 축 및 제 2 축 컨택 피치들을 갖고, 상기 제 1 축은 상기 제 1 방향에서 정렬되고, 상기 제 2 축은 상기 제 1 축에 수직이며,
    상기 제 1 축 컨택 피치는, 상기 제 1 축에 있어서 상기 적어도 하나의 채널 영역 및 상기 적어도 2 개의 소스/드레인 영역들의 조합의 길이를 포함하며 그리고 상기 제 2 축 컨택 피치의 적어도 3 배이며, 그리고,
    상기 제 2 축 컨택 피치는 인접한 층간 커넥터들의 중심으로부터 중심까지의 거리인, 메모리.
  35. 제 34 항에 있어서,
    상기 라이브러리에서 기능 셀은 상기 특정 핀펫들의 소스/드레인 영역들 중 하나 또는 양자 상부에 정렬되고 상기 하나 또는 양자에 접속된 층간 커넥터들을 포함하는, 메모리.
  36. 제 33 항에 있어서,
    상기 기능 셀은 상기 적어도 하나의 패터닝된 전도체층 아래에 부가 패터닝된 전도체층을 포함하는, 메모리.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제 33 항에 있어서,
    상기 제 1 세트에서의 채널 영역들은 n-채널이고, 상기 제 2 세트에서의 채널 영역들은 p-채널인, 메모리.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제 33 항에 있어서,
    상기 기능 셀은 상기 핀들의 제 1 세트 및 제 2 세트에서 반도체 핀 상의 하나의 핀펫 상의 2 개의 소스/드레인 영역들에 접속하는 상기 제 1 세트 및 제 2 세트의 반도체 핀들 상부에 정렬된 층간 커넥터들을 포함하는, 메모리.
  39. 제 33 항에 있어서,
    상기 반도체 핀들의 제 1 세트 상의 상기 라이브러리의 기능 셀들에서 핀펫들에 대한 상기 반도체 핀들 상의 상기 소스/드레인 영역들은 상기 반도체 핀들의 제 1 세트 상의 핀펫들이 상기 제 1 세트 내에서 동일한 사이즈들을 갖도록 균일한 구조들을 갖고,
    상기 반도체 핀들의 제 2 세트 상의 상기 라이브러리의 기능 셀들에서 핀펫들에 대한 상기 반도체 핀들 상의 상기 소스/드레인 영역들은 상기 반도체 핀들의 제 2 세트 상의 핀펫들이 상기 제 2 세트 내에서 동일한 사이즈들을 갖도록 균일한 구조들을 갖는, 메모리.
  40. 제 33 항에 있어서,
    상기 기능 셀은, 상기 적어도 하나의 패터닝된 전도체층을 포함하는 복수의 패터닝된 전도체층들의 엘리먼트들을 포함하고,
    상기 복수의 패터닝된 전도체층들에서 하나 이상의 전도체들 및 상기 층간 커넥터들은, 상기 제 1 세트에서의 반도체 핀을 상기 제 2 세트에서의 반도체 핀에 접속시키도록 배열되고, 상기 제 1 세트에서의 반도체 핀 상의 제 1 게이트 엘리먼트를 상기 제 2 세트에서의 반도체 핀 상의 제 2 게이트 엘리먼트와 접속시키도록 배열되며, 그리고 전력 전도체를 상기 제 1 세트 및 제 2 세트 중 하나에서 적어도 하나의 반도체 핀에 접속시키도록 배열되는, 메모리.
  41. 제 33 항에 있어서,
    상기 제 2 세트에서의 반도체 핀들은 상기 제 1 세트에서의 반도체 핀들과 종단 대 종단 정렬되는, 메모리.
  42. 제 33 항에 있어서,
    상기 베이스 구조는 상기 제 1 세트 및 제 2 세트에서의 상기 반도체 핀들의 제 1 및 제 2 종단들 상에 상기 핀펫들의 적어도 하나의 채널 영역에서 스트레스를 유도하는 스트레서 구조들을 포함하는, 메모리.
  43. 제 33 항에 있어서,
    상기 기능 셀은, 상기 핀들의 제 1 세트 및 제 2 세트 사이에, 제 1 측면 및 제 2 측면을 갖는 격리 구조를 포함하고,
    상기 제 1 세트에서의 상기 반도체 핀들의 제 1 종단들은 상기 격리 구조의 상기 제 1 측면에 근접하고, 상기 제 2 세트에서의 상기 반도체 핀들의 제 1 종단들은 상기 격리 구조의 상기 제 2 측면에 근접하는, 메모리.
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