JP2008198647A - 半導体装置及びその作製方法 - Google Patents

Abstract

【課題】Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとを同一基板上に形成する場合に、プロセスを増加させることなく、ＴＦＴや各種回路に要求される特性を確保することが可能な半導体装置の構成及びその作製方法を提案する。
【解決手段】半導体層３３は、チャネル形成領域３３ａとソース領域又はドレイン領域として機能するｎ型を示す不純物領域３３ｂ、３３ｃとに加えて、チャネル形成領域３３ａの下方、ここではチャネル形成領域３３ａの絶縁層３２と接する側の表面付近にボロンが添加された不純物領域３３ｄを有している。また、半導体層３４は、チャネル形成領域３４ａとソース領域又はドレイン領域として機能するｐ型を示す不純物領域３４ｂ、３４ｃとに加えて、チャネル形成領域３４ａの下方、ここではチャネル形成領域３４ａの絶縁層３２と接する側の表面付近にボロンが添加された不純物領域３４ｄを有している。
【選択図】図１

Description

本発明は、半導体装置およびその作製方法に関する。

近年、ガラス等の絶縁表面を有する基板上に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴともいう）を形成し、薄膜トランジスタをスイッチング素子等として利用する半導体装置の作製が盛んに行われている。また、薄膜トランジスタとして、絶縁表面を有する基板上に形成された非晶質半導体膜を結晶化して結晶性半導体膜を形成し、フォトリソグラフィ工程等を用いて結晶性半導体膜をエッチングして島状の半導体膜を形成し、島状の半導体膜の一部をトランジスタのチャネル形成領域として利用する構成が提案されている（例えば特許文献１）。

また、このようなＴＦＴを用いて形成された各種回路を同一基板上に有する各種装置が提案されている。例えば、アクティブマトリクス型の液晶表示装置においてはコスト削減のために、画像を表示する画素部（マトリクス回路ともいう）と、画素部に配列された各画素のＴＦＴを駆動するゲート駆動回路（ゲートドライバー回路ともいう）、各ＴＦＴへ画像信号を送るソース駆動回路（ソースドライバー回路ともいう）またはデータ駆動回路（データドライバー回路ともいう）等の駆動回路とを同一基板上に形成する構成が提案されている。また、画素部と駆動回路（ドライバー回路ともいう）の他に、信号分割回路やγ補正回路などといった信号処理回路をも同一基板上に設けたシステム・オン・パネルが提案されている。

このようなアクティブマトリクス型の液晶表示装置においては、同一基板上に異なった特性のＴＦＴを形成する必要がある。例えば、駆動回路には高速動作が可能であるＣＭＯＳ回路が必要とされ、マトリクス回路に形成されるＴＦＴにはスイッチング特性のよいＴＦＴが必要とされる。つまり、同一基板上に高速動作する（即ち高い移動度を有する）Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとを作り、同時に移動度が高く、Ｓ値（Ｓ値とはドレイン電圧一定にてドレイン電流を１ケタ変化させるサブスレッシュホールド領域でのゲート電圧値）の低いＴＦＴを形成する必要がある。
特許第３４５２９８１号公報

しかしながら、絶縁基板上に形成される結晶性半導体膜を用いて構成されるＴＦＴは、一般的に単結晶半導体膜を用いたＴＦＴに比べて特性が悪く、また、ゲート電極に逆電圧（すなわち、Ｎチャネル型ＴＦＴの場合には負、Ｐチャネル型ＴＦＴの場合には正の電圧）を印加した場合に、ソース領域とドレイン領域との間のリーク電流が増加するという問題や、ＴＦＴの移動度が電圧の印加によって低下する問題があった。また、一般的にＮチャネル型ＴＦＴは高い移動度を有しているがＳ値が高く、Ｐチャネル型ＴＦＴは移動度が小さいという特性を有し、それぞれのＴＦＴ特性が異なるため、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを組み合わせて形成されたＣＭＯＳ回路等において回路動作に十分な特性を得られているとはいえない状況であった。

従って、一般的にＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとを同一基板上に形成する場合、回路の特性が制限されてしまうという問題が生じる。

本発明において、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとを同一基板上に形成する場合に、プロセスを増加させることなく、ＴＦＴや各種回路に要求される特性を確保することが可能な半導体装置の構成及びその作製方法を提供する。

本発明の半導体装置は、絶縁表面を有する基板上に形成された１３族の元素が含有された第１の絶縁膜と、第１の絶縁膜上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された複数の薄膜トランジスタとを有し、前記複数の薄膜トランジスタの少なくとも一つは、１３族の元素又は１５族の元素が添加されたチャネル形成領域と、第１の不純物元素が添加されたソース領域又はドレイン領域とを有し、前記複数の薄膜トランジスタの他の少なくとも一つは、１３族の元素又は１５族の元素が添加されたチャネル形成領域と、前記第１の不純物元素とは逆の導電型の第２の不純物元素が添加されたソース領域又はドレイン領域とを有する。

また、本発明の半導体装置は、絶縁表面を有する基板上に、第１の絶縁膜を形成し、前記第１の絶縁膜に１３族又は１５族の元素を添加し、前記第１の絶縁膜上に第２の絶縁膜を形成し、前記第２の絶縁膜上に非晶質半導体膜を形成し、前記非晶質半導体膜上にレーザビームを照射することにより、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成するとともに、前記１３族又は１５族の元素を前記結晶性半導体膜中に拡散し、前記結晶質半導体膜をエッチングして、少なくとも第１の島状半導体膜と第２の島状半導体膜を形成し、前記第１の島状半導体膜に第１の不純物元素を添加して、ソース領域又はドレイン領域とチャネル形成領域とを形成し、前記第２の島状半導体膜に前記第１の不純物元素とは逆の導電型の第２の不純物元素を添加して、ソース領域又はドレイン領域とチャネル形成領域とを形成し、前記第１の島状半導体膜及び前記第２の島状半導体膜上に第３の絶縁膜を形成し、前記第１の島状半導体膜上に前記第３の絶縁膜を介して第１のゲート電極を形成し、前記第２の島状半導体膜上に前記第３の絶縁膜を介して第２のゲート電極を形成することにより作製することができる。

本発明において、Ｎチャネル型のＴＦＴのチャネル部におけるリーク電流を低減することができ、Ｓ値の小さいＴＦＴを得ることができる。また、Ｐチャネル型において表面散乱による移動度の低下を防ぐことが可能となり、高速動作可能なＴＦＴを得ることができる。

また、本発明は、絶縁層中に含有されたボロンをレーザ結晶化の際に半導体層中に拡散させてチャネル形成領域にボロン含有層を形成しているため、活性層（とくにチャネル形成領域）の結晶性を損なうことがない。また、非晶質半導体膜を形成する前にチャネル形成領域中へのボロンの供給源を形成してあるため、活性層が露出した状態で活性層表面から不純物を添加する必要がなく、活性層の汚染を避けることができる。

また、本発明において、チャネル形成領域中へのボロンの供給源として機能するボロンが含有された第１の絶縁層とチャネル形成領域との間に第２の絶縁層が形成されている。第２の絶縁層を設けることにより、第１の絶縁層からチャネル形成領域中にボロンを拡散させる際に、チャネル形成領域に含有されるボロンの濃度を制御することが可能である。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。

（実施の形態１）
本実施の形態では、移動度が高いＰチャネル型ＴＦＴとＳ値が小さいＮチャネル型ＴＦＴとを同一基板上に作製する半導体装置について説明する。

図１は本発明に係る半導体装置の構成を説明するための上面図及び断面図である。図１（Ａ）は、薄膜トランジスタの上面図を示し、図１（Ｂ）は図１（Ａ）のＡ_１とＢ_１とを結ぶ破線における断面図を示し、図１（Ｃ）は図１（Ａ）のＡ_２とＢ_２とを結ぶ破線における断面図を示し、図１（Ｄ）は図１（Ａ）のＡ_３とＢ_３とを結ぶ破線における断面図を示している。

本実施の形態に示す半導体装置は、基板３０上に形成されたボロンが含有された絶縁層３１と、絶縁層３１上に形成された絶縁層３２と、絶縁層３２上に形成された島状の半導体層（活性層ともいう）３３と、半導体層３３上に形成されたゲート絶縁層３５と、半導体層３３の上方にゲート絶縁層３５を介して設けられたゲート電極として機能する導電層３６と、を含む薄膜トランジスタ２０５と、基板３０上に形成された絶縁層３１と、絶縁層３１上に形成された絶縁層３２と、絶縁層３２上に形成された島状の半導体層（活性層ともいう）３４と、半導体層３４上に形成されたゲート絶縁層３５と、半導体層３４の上方にゲート絶縁層３５を介して設けられたゲート電極として機能する導電層３６と、を含む薄膜トランジスタ２０６とを有している（図１（Ａ）〜（Ｃ））。

なお、半導体層３３は、チャネル形成領域３３ａとソース領域又はドレイン領域として機能するｎ型を示す不純物領域３３ｂ、３３ｃとに加えて、チャネル形成領域３３ａの下方、ここではチャネル形成領域３３ａの絶縁層３２と接する側の表面付近にボロンが添加された不純物領域３３ｄを有している。また、半導体層３４は、チャネル形成領域３４ａとソース領域又はドレイン領域として機能するｐ型を示す不純物領域３４ｂ、３４ｃとに加えて、チャネル形成領域３４ａの下方、ここではチャネル形成領域３４ａの絶縁層３２と接する側の表面付近にボロンが添加された不純物領域３４ｄを有している。なお、本明細書において「チャネル形成領域」とは、ソース電極とドレイン電極との間にあり、ゲート電圧が印加されることにより電荷が誘起され、ソース電極とドレイン電極間に電圧が印加されることによりその電荷が移動する領域（反転層）のみではなく、ボロンが添加された不純物領域も含んだ領域を意味する。

また、本実施の形態において、絶縁層３２には絶縁層３１に含有されるボロン濃度よりも低濃度にボロンが含有され、チャネル形成領域３３ａには絶縁層３２に含有されるボロン濃度よりも低濃度にボロンが含有されている。

なお、ここで不純物領域領域３３ｄ、３４ｄに添加される不純物はボロンに限らず、第１３族元素又は１５族元素のいずれかの元素を用いることができる。

以下に、図１に示す半導体装置の作製工程の一例に関して図面を用いて説明する。なお、図１（Ａ）のＡ_１とＢ_１とを結ぶ破線での断面における作製工程を図２、図３を用いて説明する。

まず、基板３０上に第１の絶縁層３１を形成する（図２（Ａ））。

基板３０は、ガラス基板、石英基板、金属基板（例えばセラミック基板またはステンレス基板など）、Ｓｉ基板等の半導体基板などを用いることができる。また、他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフィン（ＰＥＳ）、アクリルなどの基板を選択することもできる。

第１の絶縁層３１は、例えば、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成することができる。なお、本実施の形態では、第１の絶縁層３１は絶縁層３１ａと絶縁層３１ｂとの２層構造とする。その場合、第１層目の絶縁膜３１ａとして窒化酸化シリコン膜を形成し、第２層目の絶縁膜３１ｂとして酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。

次に、第１の絶縁層３１にボロン（Ｂ）を添加する（図２（Ｂ））。例えば、イオンインプランテーション法を用いて第１の絶縁層３１の表面付近にボロンが含有されたボロン含有層２００が形成される（図２（Ｂ））。なお、イオンプランテーション法を用いる場合、加速電圧を５〜８０ｋｅＶ（代表的には１０〜３０ｋｅＶ ）の範囲で変えることで所望の深さに濃度ピーク値を持つプロファイル形状（深さ方向のプロファイル）でイオン注入を行うことができる。

第１の絶縁層３１の表面近傍に形成されたボロン含有層２００は、後に形成される活性層中へとボロンを拡散させる際の供給源（拡散源）となるので、活性層中に含ませるべきボロンの濃度よりも高めにボロンを添加しておくことが望ましい。

次に、第１の絶縁層３１上に第２の絶縁層３２を形成する（図２（Ｃ））。なお、第２の絶縁層３２は、酸化膜等の絶縁膜を用いて形成すればよく、例えば酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）等を用いることができる。

次に、第２の絶縁層３２上に非晶質半導体層２０１をスパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成する（図２（Ｄ））。非晶質半導体層２０１としては、例えばＳｉ（シリコン）やＳｉＧｅ（シリコンゲルマニウム）等の半導体膜を用いることができる。

次に、非晶質半導体層２０１表面にレーザビームを照射することにより、非晶質半導体層を結晶化して結晶性半導体層２０２を形成するとともに、第１の絶縁層３１中に含まれるボロンを結晶性半導体層２０２に拡散させて結晶性半導体層２０２中にボロン含有層２０３を形成する（図３（Ａ））。

その後、得られた結晶性半導体層２０２上にレジスト（図示しない）を選択的に形成し、結晶性半導体層２０２をドライエッチングして、島状の半導体層３３、３４を形成する（図３（Ｂ））。なお、結晶性半導体層２０２上に形成されるレジストは、エッチングの際のマスクとして用いるものであり、ポジ型のフォトレジストやネガ型のフォトレジスト等を適宜選択して用いることができる。なお、島状の半導体層３３、３４を形成した後、レジストは除去する。

なお、本実施の形態において、非晶質半導体層２０１を結晶化する際に照射するレーザビームのレーザ発振器として、気体レーザ又は固体レーザを用いることができる。気体レーザと固体レーザは、連続発振又はパルス発振のどちらでもよい。例えば、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されたレーザビームを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。

なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射することで、結晶化された半導体膜の表面を平坦なものとすることができる。それにより、後の工程で形成するゲート絶縁膜を薄膜化することが可能であり、より薄型の半導体装置を作製することができる。また、ゲート絶縁膜の耐圧を向上させることに寄与することができる。

また、半導体層３３、３４は、１０ｎｍ〜２００ｎｍ、好ましくは１０ｎｍ〜５０ｎｍ程度、更に好ましくは１０ｎｍ〜３０ｎｍ程度の膜厚で形成するとよい。なお、５０ｎｍ以下の半導体層を形成する場合、５０ｎｍ以上の膜厚で半導体層を形成した後で、半導体層の表面をドライエッチング処理することにより１０ｎｍ〜５０ｎｍ程度の膜厚の半導体層を形成してもよい。このときのエッチングの際のエッチングガスとしては、Ｃｌ_２、ＢＣｌ_３、ＳｉＣｌ_４等の塩素系のガス、ＣＦ_４、ＮＦ_３、ＳＦ_６、ＣＨＦ_３、ＣＦ_４等のフッ素系のガス、又はフッ素系ガスにＯ_２ガス、Ｈ_２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。なお、ドライエッチングの前に、半導体層表面を希フッ酸処理して半導体表面に形成される自然酸化膜を除去し、その後半導体表面をオゾン水などで処理して半導体表面に酸化膜を形成しておいてもよい。

半導体層３３、３４を５０ｎｍ以下程度の薄膜で形成することにより、半導体膜表面に形成されるゲート絶縁層の被覆不良を低減することができる。また、半導体層を薄膜で形成することにより、ＴＦＴをより小型化することができる。また、ＴＦＴのしきい値電圧を小さくするためにチャネル形成領域への不純物元素のドープ量を増加させた場合でも、半導体膜を薄膜で形成することにより完全空乏型のＴＦＴを作製しやすくなるため、良好なＳ値でしきい値電圧の小さなＴＦＴを作製することができる。

なお、結晶性半導体層２０２をドライエッチングするときのエッチングガスとしては、ＣＦ_４、ＮＦ_３、ＳＦ_６、ＣＨＦ_３、ＣＦ_４等のフッ素系のガス、又は該フッ素系ガスにＯ_２ガス、Ｈ_２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。好ましくは、ＣＦ_４とＯ_２との混合ガス、ＳＦ_６とＯ_２との混合ガス、ＣＨＦ_３とＨｅとの混合ガス、又はＣＦ_４とＨ_２との混合ガスを用いるとよい。また、エッチングはドライエッチングに限られずウェットエッチングで行ってもよい。その場合、結晶性半導体層２０２に対してＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｎｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウムヒドロキシド）に代表される有機アルカリ系水溶液を用いたウェットエッチングを行うことにより島状の半導体層３３、３４を形成することができる。なお、エッチング液としてＴＭＡＨ等を用いた場合、結晶性半導体層２０２のみを選択的にエッチングすることが可能なため、第２の絶縁層３２にダメージを与えずにエッチングすることができる。このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に複数の薄膜トランジスタと周辺回路を形成した場合に、それぞれの素子を分離をすることができる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。

次に、半導体層３３、３４上にゲート絶縁層として機能する絶縁層３５を形成する（図３（Ｃ））。絶縁層３５は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）膜、Ｈｆ系酸化膜等を用いて形成することができる。このような絶縁層は、気相成長法やスパッタリング法で形成することができる。また、半導体層３３、３４表面を酸素を含む雰囲気下又は窒素を含む雰囲気下でプラズマ処理することにより形成することもできる。

次に、ゲート絶縁層として機能する絶縁層３５上に導電層２０４を形成する（図３（Ｃ））。ここでは、導電層２０４は単層で形成した例を示しているが、もちろん導電性材料を２層又は３層以上の積層で設けた構造としてもよい。次に、導電層２０４上に選択的にレジストを形成してエッチングすることにより、半導体層３３又は半導体層３４上に選択的にゲート電極として機能する導電層３６を形成する（図３（Ｄ））。

なお、導電層２０４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。例えば、導電層２０４を第１の導電膜と第２の導電膜との積層構造とする場合、第１の導電膜として窒化タンタルを用い、第２の導電膜としてタングステンを用いて形成するとよい。なお、この組み合わせに限られず、導電層２０４を積層して形成する場合には、上記材料を自由に組み合わせて設けることができる。

次に、半導体層３４上にレジスト２０７を形成する（図４（Ａ））。次に、半導体層３３上に形成された導電層３６及びレジスト２０７をマスクとして半導体層３３に不純物元素１２１を導入することによって、半導体層３３に不純物領域３３ｂ、３３ｃ、不純物元素１２１が導入されないチャネル形成領域３３ａ、及びチャネル形成領域３３ａの下方にボロンが添加された領域３３ｄが形成される（図４（Ａ））。なお、ここでは、導電層３６を島状の半導体層３３を横断するように形成した後に不純物元素を導入するため、導電層３６に覆われていない半導体層３３の領域に不純物が導入されて不純物領域３３ｂ、３３ｃが形成され、導電層３６に覆われた半導体層３３の領域には不純物元素１２１が導入されないチャネル形成領域３３ａ及びボロンが添加された不純物領域３３ｄが形成される。

ここで、不純物元素１２１としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を付与する不純物元素としては、１５族の元素（例えば、リン（Ｐ）やヒ素（Ａｓ）等）を用いることができる。ｐ型を付与する不純物元素としては、１３族の元素（例えば、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等）を用いることができる。

本実施の形態では、不純物元素１２１としてリン（Ｐ）を用い、リンが１×１０^１８〜１×１０^２１／ｃｍ^３の濃度で含まれるｎ型を示す不純物領域３３ｂ、３３ｃを形成するものとする。なお、チャネル形成領域３３ａとソース領域又はドレイン領域３３ｂ、３３ｃとの間に、ソース領域又はドレイン領域より低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）を形成してもよい。低濃度不純物領域を設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。

次に、半導体層３４上に形成されたレジスト２０３を除去して、半導体層３３上にレジスト２０８を形成する（図４（Ｂ））。次に、半導体層３４上に形成された導電層３６及びレジスト２０８をマスクとして半導体層３４に不純物元素１２２を導入することによって、半導体層３４に不純物領域３４ｂ、３４ｃ、不純物元素１２２が導入されないチャネル形成領域３４ａ、及びチャネル形成領域３４ａの下方にボロンが添加された領域３４ｄが形成される（図４（Ｂ））。なお、ここでは、導電層３６を島状の半導体層３４を横断するように形成した後に不純物元素を導入するため、導電層３６に覆われていない半導体層３４の領域に不純物が導入されて不純物領域３４ｂ、３４ｃが形成され、導電層３６に覆われた半導体層３４の領域には不純物元素１２２が導入されないチャネル形成領域３４ａ及びボロンが添加された不純物領域３４ｄが形成される。

ここで、不純物元素１２２としては、不純物元素１２１と逆の導電型を有する不純物元素を用いることができる。本実施の形態では、不純物元素１２２としてボロン（Ｂ）を用い、ボロンが１×１０^１８〜１×１０^２１／ｃｍ^３の濃度で含まれるｐ型を示す不純物領域３４ｂ、３４ｃを形成するものとする。なお、チャネル形成領域３４ａとソース領域又はドレイン領域３４ｂ、３４ｃとの間に、ソース領域又はドレイン領域より低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）を形成してもよい。

次に、導電層３６、絶縁層３５等を覆うように絶縁層２０９を形成する（図４（Ｃ））。その後、絶縁層３５及び絶縁層２０９にコンタクトホールを形成し、絶縁層２０９上にソース電極又はドレイン電極として機能する導電層２１０ａ〜２１０ｄを選択的に形成する（図４（Ｄ））。ここで、導電層２１０ａ〜２１０ｄは、ソース領域又はドレイン領域として機能する不純物領域３３ｂ、３３ｃ、３４ｂ、３４ｄと電気的に接続されるように設ける。

ここで、絶縁層２０７は、ＣＶＤ法やスパッタリング法等で形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）などを用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く（常温１ＭＨｚで誘電率２．９）、耐熱性が高く（示差熱天秤（ＴＧＡ：ｔｈｅｒｍａｌ ｇｒａｖｉｔｙ ａｎａｌｙｓｉｓ）昇温５℃／ｍｉｎで熱分解温度５５０℃）、吸水率が低い（常温２４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑制し、高速動作を行うことができる。ここでは、絶縁層２０３として、ＣＶＤ法で形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）を単層又は積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を積層して形成してもよい。

また、導電層２１０ａ〜２１０ｄは、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジウムから選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電膜として、チタンを含有したアルミニウム合金、ネオジウムを含有したアルミニウム合金などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若しくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても良い。

以上の工程により、Ｎチャネル型のＴＦＴ２０５及びＰチャネル型のＴＦＴ２０６とを含む半導体装置を作製することができる。なお、ここで導電層２１０ｂと導電層２１０ｃとを接続することにより、ＣＭＯＳ構造を得ることができる。

また、本実施の形態では、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを同一基板上に作製する工程について説明したが必ずしもこれに限られるものではない。例えば、チャネル形成領域中にボロン含有層を有するＮチャネル型ＴＦＴのみを作製してもよいし、チャネル形成領域中にボロン含有層を有するＰチャネル型ＴＦＴのみを作製してもよい。

また、本実施の形態において、Ｎチャネル型のＴＦＴの基板側の絶縁層とチャネル形成領域との界面付近にボロン含有層を設けることにより、表面チャネル型となり、チャネル部におけるリーク電流を低減することができ、Ｓ値の小さいＴＦＴを得ることができる。また、Ｐチャネル型のＴＦＴの基板側の絶縁層とチャネル形成領域との界面付近にボロン含有層を設けることにより、埋め込みチャネル型となり、表面散乱による移動度の低下を防ぐことが可能となり、高速動作可能なＴＦＴを得ることができる。

本実施の形態の半導体装置は、絶縁層中に含有されたボロンをレーザ結晶化の際に半導体層中に拡散させてチャネル形成領域にボロン含有層を形成しているため、活性層（とくにチャネル形成領域）の結晶性を損なうことがない。また、非晶質半導体膜を形成する前にチャネル形成領域中へのボロンの供給源を形成してあるため、活性層が露出した状態で活性層表面から不純物を添加する必要がなく、活性層の汚染を避けることができる。

また、本実施の形態において、チャネル形成領域中へのボロンの供給源として機能するボロンが含有された第１の絶縁層とチャネル形成領域との間に第２の絶縁層が形成されている。第２の絶縁層を設けることにより、第１の絶縁層からチャネル形成領域中にボロンを拡散させる際に、チャネル形成領域に含有されるボロンの濃度を制御することが可能である。

このように本実施の形態の半導体装置において、Ｎチャネル型ＴＦＴ又はＰチャネル型ＴＦＴの特性を向上させることができる。従って、本実施の形態に示したＮチャネル型ＴＦＴ又はＰチャネル型ＴＦＴを用いた回路特性を向上させることができる。また、本実施の形態の半導体装置において、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴの特性を揃えることができる。従って、本実施の形態に示すＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを組み合わせて形成されたＣＭＯＳ回路の特性バランスを是正することができ、アナログスイッチのように特性バランスを揃えることが重要な回路を好適に作製することができる。

なお、本実施の形態では、１３族元素であるボロンをチャネル形成領域に添加する例を示したが、１５族元素であるリン、砒素またはアンチモンを用いてもよい。その場合、Ｎチャネル型ＴＦＴは埋め込みチャネル型の動作モードとなり、Ｐチャネル型のＴＦＴは表面チャネル型のＴＦＴとなる。

なお、薄膜トランジスタの形状は図１に示すものに限られるものではなく、チャネル形成領域が１つ形成されるシングルゲート構造でもよいし、２つ形成されるダブルゲート構造または３つ形成されるトリプルゲート構造等のマルチゲート構造を用いることができる。また、ゲート電極を積層構造で設けてもよい。例えば、ゲート電極を第１の導電層９０１と第１の導電層９０１上に形成される第２の導電層９０２との２層構造とし、第１の導電膜をテーパー状で形成し、第１の導電膜にのみ重なるように低濃度不純物領域９０３ａ〜９０３ｄを設ける構造（図８（Ａ））としてもよい。また、ゲート電極を第１の導電層９０１と第１の導電層９０１上に形成される第２の導電層９０２で設け、第２の導電層９０２の側壁に接し且つ導電層９０２の上方に形成されるようにサイドウォール９０５を設ける構造（図８（Ｂ））としてもよい。また、ソース領域またはドレイン領域として機能する不純物領域９０３ａ〜９０３ｄをＮｉ、Ｃｏ、Ｗ等のシリサイドで形成することも可能である。

（実施の形態２）
本実施の形態では、チャネル形成領域とソース領域又はドレイン領域との間に、ソース領域又はドレイン領域より低濃度に不純物が添加された領域（低濃度不純物領域ともいう）を有する半導体装置について図５〜６を用いて説明する。

図５に示す半導体装置は、図１に示す半導体装置の構成に加えて、半導体層３３においては、チャネル形成領域３３ａとソース領域又はドレイン領域として機能する不純物領域３３ｂ、３３ｃとの間に、ソース領域又はドレイン領域より低濃度に不純物が添加された領域（低濃度不純物領域ともいう）３３ｅ、３３ｆが形成され、半導体層３４においては、チャネル形成領域３４ａとソース領域又はドレイン領域として機能する不純物領域３４ｂ、３４ｃの間に、ソース領域又はドレイン領域より低濃度に不純物が添加された領域（低濃度不純物領域ともいう）３４ｅ、３４ｆが形成されている。また、ゲート電極として機能する導電層３６の側壁にサイドウォール絶縁層５０２が形成されている。

以下に、本実施の形態の半導体装置の作製工程を説明する。ここでは、図５のＡ_１とＢ_１とを結ぶ破線での断面における作製工程を図６を用いて説明する。

まず、実施の形態１と同様に、基板３０上に第１の絶縁層３１ａ、３１ｂを形成し、第１の絶縁層３１ｂ上に第２の絶縁層３２を形成し、第２の絶縁層３２上に半導体層３３、３４を形成し、半導体層３３、３４上にゲート絶縁層として機能する絶縁層３５を形成し、絶縁層３５上にゲート電極として機能する導電層３６を形成する（図６（Ａ）、（Ｄ））。

ここで、半導体層３３は、導電層３６に覆われていない領域に形成された第１のｎ型を示す不純物領域５０４ａ、５０４ｂと、導電層３６に覆われた領域に形成されたチャネル形成領域３３ａと、チャネル形成領域３３ａの下方に形成されたボロンが添加された不純物領域３３ｄと、を有している。また、半導体層３４は、導電層３６に覆われていない領域に形成された第１のｐ型を示す不純物領域５０６ａ、５０６ｂと、導電層３６に覆われた領域に形成されたチャネル形成領域３４ａと、チャネル形成領域３４ａの下方に形成されたボロンが添加された不純物領域３４ｄと、を有している。

なお、ｎ型を示す不純物領域５０４ａ、５０４ｂにはｎ型を付与する不純物元素を添加されていればよく、本実施の形態では、リンが５×１０^１６〜５×１０^１８／ｃｍ^３程度の濃度で含まれるように添加されている。また、ｐ型を示す不純物領域５０６ａ、５０６ｂにはｐ型を付与する不純物元素が添加されていればよく、本実施の形態では、ボロンが５×１０^１６〜５×１０^１８／ｃｍ^３程度の濃度で含まれるように添加されている。

続いて、ゲート電極として機能する導電層３６上に絶縁層５０１を形成する。そして、絶縁層５０１をＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法等による異方性エッチングによって加工し、導電層３６の側壁に自己整合的にサイドウォール絶縁層５０２を形成する（図６（Ｂ））。また、ここで絶縁層５０２について特に限定はなく、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。

次に、半導体層３４上にレジスト５０３を形成する（図６（Ｃ））。次に、サイドウォール絶縁層５０２及び導電層３６をマスクとして、半導体層３３にｎ型を付与する不純物元素５０７を添加し、ソース領域又はドレイン領域として機能する第２の不純物領域３３ｂ、３３ｃを形成する（図６（Ｃ））。ここでは、第２の不純物領域３３ｂ、３３ｃには、ｎ型を付与する不純物元素が５×１０^１９〜５×１０^２０／ｃｍ^３程度の濃度で含まれるように添加されている。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。ここで、第２の不純物領域３３ｂとチャネル形成領域３３ａとの間に第３の不純物領域３３ｅが形成され、第２の不純物領域３３ｃとチャネル形成領域３３ａとの間に第３の不純物領域３３ｆが形成される。ここで、第３の不純物領域３３ｅ、３３ｆにはｎ型の不純物元素５０７が添加されないため、第２の不純物領域３３ｂ、３３ｃに比べて低濃度に不純物が添加された領域（低濃度不純物領域）となる。

次に、レジスト５０３を除去して半導体層３３上にレジスト５０５を形成する（図６（Ｄ））。次に、サイドウォール絶縁層５０２及び導電層３６をマスクとして、半導体層３３にｐ型を付与する不純物元素５０８を添加し、ソース領域又はドレイン領域として機能する第２の不純物領域３４ｂ、３４ｃを形成する（図６（Ｄ））。ここでは、第２の不純物領域３４ｂ、３４ｃには、ｐ型を付与する不純物元素が５×１０^１９〜５×１０^２０／ｃｍ^３程度の濃度で含まれるように添加されている。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。ここで、第２の不純物領域３４ｂとチャネル形成領域３３ａとの間に第３の不純物領域３４ｅが形成され、第２の不純物領域３４ｃとチャネル形成領域３３ａとの間に第３の不純物領域３４ｆが形成される。ここで、第３の不純物領域３４ｅ、３４ｆにはｐ型の不純物元素５０８が添加されないため、第２の不純物領域３４ｂ、３４ｃに比べて低濃度に不純物が添加された領域（低濃度不純物領域）となる。

続いて、レジスト５０３を除去する。以降の工程は、実施の形態１と同様に行うことによって図５に示す半導体装置を作製することができる。

本実施の形態において、Ｎチャネル型のＴＦＴの基板側の絶縁層とチャネル形成領域との界面付近にボロン含有層を設けることにより、表面チャネル型となり、チャネル部におけるリーク電流を低減することができ、Ｓ値の小さいＴＦＴを得ることができる。また、Ｐチャネル型のＴＦＴの基板側の絶縁層とチャネル形成領域との界面付近にボロン含有層を設けることにより、埋め込みチャネル型となり、表面散乱による移動度の低下を防ぐことが可能となり、高速動作可能なＴＦＴを得ることができる。

また、本実施の形態の半導体装置は、絶縁層中に含有されたボロンをレーザ結晶化の際に半導体層中に拡散させてチャネル形成領域にボロン含有層を形成しているため、活性層（とくにチャネル形成領域）の結晶性を損なうことがない。また、非晶質半導体膜を形成する前にチャネル形成領域中へのボロンの供給源を形成してあるため、活性層が露出した状態で活性層表面から不純物を添加する必要がなく、活性層の汚染を避けることができる。

また、本実施の形態において、チャネル形成領域中へのボロンの供給源として機能するボロンが含有された第１の絶縁層とチャネル形成領域との間に第２の絶縁層が形成されている。第２の絶縁層を設けることにより、第１の絶縁層からチャネル形成領域中にボロンを拡散させる際に、チャネル形成領域に含有されるボロンの濃度を制御することが可能である。

本実施の形態では、さらに低濃度不純物領域を形成することにより、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減することができる。

（実施の形態３）
本実施の形態では、実施の形態１〜２に示した構成の半導体装置を用いて基板上に回路を形成し、表示装置を作製する場合の例を示す。本実施の形態では、液晶表示装置の構成例を説明する。なお、本発明に係る半導体装置を利用した回路を搭載した表示装置は液晶表示装置に限らず、ＥＬ表示装置に適用することも可能である。

図７（Ａ）に、液晶表示装置の上面の模式図を示す。図７（Ａ）に示す液晶表示装置は、基板６００上に画素領域６０６、走査線駆動回路である駆動回路領域６０８ａ、走査線駆動領域である駆動回路領域６０８ｂが形成され、基板６００上に形成されたシール材６９２を介して対向基板６９５によって封止されている。また、基板６００上にＩＣドライバによって形成された信号線駆動回路である駆動回路領域６０７が設けられている。

図７（Ｂ）に、液晶表示装置の断面の模式図を示す。図７（Ｂ）は、図７（Ａ）のＧとＨとを結ぶ破線における断面の一部を示している。ここで、画素領域６０６には、基板６００上に形成された下地膜６０４ａ、下地膜６０４ｂを介してスイッチング素子となるＴＦＴ６２２及び容量素子６２３が設けられ、駆動回路領域６０８ｂには、基板６００上に形成された下地膜６０４ａ、下地膜６０４ｂを介してＮチャネル型のＴＦＴ６２０及びＰチャネル型のＴＦＴ６２１が設けられている。また、ＴＦＴ６２０〜６２１及び容量素子６２３上に絶縁層６１５が形成され、絶縁層６１５に形成されたコンタクトホールを介して、ＴＦＴ６２２のソース電極又はドレイン電極６４４ｂと絶縁層６１５上に形成された画素電極層６３０とが接続されている。また、画素電極層６３０及び絶縁層６１５上に絶縁層６３１が形成され、絶縁層６３１上に液晶層６３２及びスペーサ６３７が形成され、液晶層６３２上に絶縁層６３３、導電層６３４、着色層６３５、対向基板６９５が形成されている。

図７に示す液晶表示装置の作製工程を以下に示す。

まず、基板６００上に形成された下地膜６０４ａ、下地膜６０４ｂを介してスイッチング素子となるＴＦＴ６２２と、Ｎチャネル型のＴＦＴ６２０とＰチャネル型のＴＦＴ６２１を形成する。本実施の形態において、ＴＦＴ６２０〜６２２として実施の形態１〜２に示す構造のものを用いることができる。なお、本実施の形態では、ＴＦＴ６２２はＮチャネル型又はＰチャネル型のマルチゲート型薄膜トランジスタ（ＴＦＴ）を用いている。

また、本実施の形態の液晶表示装置は、画素領域と駆動回路領域とが同一基板上に形成されており、画素領域６０６のトランジスタと、駆動回路領域６０８ｂのトランジスタとは同一工程で形成することができる。なお、駆動回路領域６０８ｂには、Ｎチャネル型のＴＦＴ６２０とＰチャネル型のＴＦＴ６２１とを有するＣＭＯＳ回路が形成されている。

なお、本実施の形態において、ソース電極層又はドレイン電極層６４４ａ〜６４４ｌは積層構造となっており、上層のソース電極層又はドレイン電極層６４４ｇ〜６４４ｌに比較的蒸発し易い低融点金属（本実施の形態ではクロム）を用い、下層のソース電極層又はドレイン電極層６４４ａ〜６４４ｆにはソース電極層又はドレイン電極層６４４ｇ〜６４４ｌに比べて蒸発しにくい高融点金属（本実施の形態ではタングステン）を用いることができる。なお、ソース電極層又はドレイン電極層６４４ａ〜６４４ｌを形成するとともに、画素領域と電気的に接続されている端子電極層６７８ａ、６７８ｂを基板６００上に形成してもよい。

次に、ＴＦＴ６２０〜６２２、及び容量素子６２３上に絶縁層６１５を形成する。なお、絶縁層６１５として、有機材料、又は無機材料、若しくはそれらの積層構造を用いることができる。例えば、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、ポリシラザン、窒素含有炭素（ＣＮ）、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、有機絶縁性材料を用いてもよく、有機材料としては、感光性、非感光性どちらでも良く、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン樹脂などを用いることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。

次に、ソース電極又はドレイン電極６１１ｇの表面を露出させるように絶縁層６１５に開口部を形成する。絶縁層６１５側よりレーザ光を選択的に照射して、照射された領域の絶縁層６１５が除去されることにより開口部を形成することができる。

次に、ソース電極層又はドレイン電極層６４４ｂが露出された開口に画素電極層６３０を形成し、ソース電極層又はドレイン電極層６４４ａ、６４４ｂと画素電極層６３０とを電気的に接続することができる。

次に、画素電極層６３０を覆うように、印刷法や液滴吐出法により、配向膜と呼ばれる絶縁層６３１を形成する。なお、絶縁層６３１は、スクリーン印刷法やオフセット印刷法を用いて、選択的に形成することができる。その後、ラビング処理を行う。このラビング処理は液晶のモード、例えばＶＡモードのときには必ずしも行う必要はない。後に形成される配向膜として機能する絶縁層６３３についても絶縁層６３１と同様である。

次に、シール材６９２を液滴吐出法により画素領域６０６及び駆動回路部６０８ｂ等の周辺の領域に形成する。

その後、配向膜として機能する絶縁層６３３、対向電極として機能する導電層６３４、カラーフィルタとして機能する着色層６３５、偏光子６４１（偏光板ともいう）、及び偏光子６４２が設けられた対向基板６９５と、ＴＦＴ６２０〜６２２等が形成された基板６００とをシール材６９２を介して貼り合わせ、その空隙に液晶層６３２を設ける。液晶層６３２は、素子を有する基板６００と対向基板６９５とを貼り合わせてから毛細管現象を用いて液晶を注入する注入法を用いて形成することができる。また、注入法に限らず、ディスペンサ式（滴下式）を用いて形成してもよい。滴下法は、注入法を適用しづらい大型基板を扱うときに適用するとよい。

続いて、画素領域と電気的に接続されている端子電極層６７８ａ、６７８ｂに、異方性導電体層６９６を介して、接続用の配線基板であるＦＰＣ６９４を設ける。ＦＰＣ６９４は、外部からの信号や電位を伝達する役目を担う。

以上の工程により、図７に示す液晶表示装置を作製することができる。

本実施の形態において、画素領域にはチャネル形成領域にボロン含有層が形成されたＮチャネル型ＴＦＴが設けられ、駆動回路にはとチャネル形成領域にボロン含有層が形成されたＮチャネル型ＴＦＴとＰチャネル型ＴＦＴが設けられている。従って、本実施の形態に示す液晶表示装置は、駆動回路には高い移動度を有するＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとを形成し、同時に画素領域には移動度が高く、Ｓ値の低いＮチャネル型ＴＦＴを形成することができる。よって、高性能な表示装置を容易に作製することが可能である。

なお、本実施の形態の液晶表示装置は透過型であるため、基板６００の素子を有する面と反対側にも偏光子（偏光板）６４３が設けられている。偏光子は、接着層によって基板に設けることができる。シール材にはフィラーが混入されていても良く、さらに対向基板６９５には、遮蔽膜（ブラックマトリクス）などが形成されていても良い。なお、カラーフィルタ等は、液晶表示装置をフルカラー表示とする場合、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）を呈する材料から形成すればよく、モノカラー表示とする場合、着色層を無くす、もしくは少なくとも一つの色を呈する材料から形成すればよい。

本実施の形態において、表示装置を構成するゲート電極層、半導体層、ソース電極層、ドレイン電極層、配線層、または第１の電極層などは、液状の形成材料を含む組成物を複数の工程で吐出することにより形成してもよい。例えば、まず導電層のパターンの輪郭にそって第１の吐出工程により枠状の第１の導電層を形成し、第１の導電層枠内を充填するように第２の吐出工程により第２の導電層を形成する。その場合、導電層（絶縁層）の形成領域の輪郭を決定する第１の導電層（絶縁層）を比較的粘度が高く、被形成領域に対してぬれ性が低い組成物を付着させて形成すると、所望のパターンの輪郭となる側端部が制御性よく形成できる。第１の導電層（絶縁層）の枠内には粘度が低く、被形成領域に対してぬれ性が高い液状の組成物を付着させて形成すると、内部や表面に気泡などに起因する空間や凹凸などが軽減され、平坦性の高い均一な導電層（絶縁層）を形成することができる。よって、導電層（絶縁層）を導電層（絶縁層）外側と内側とを作りわけることによって、制御性よく所望のパターンを有する平坦性及び欠陥の軽減された導電層（絶縁層）を形成することができる。よって工程は簡略化し、材料のロスも防止できるため、低コスト化が達成できる。

また、表示装置を構成するゲート電極層、半導体層、ソース電極層、ドレイン電極層、配線層、または画素電極層などは、スパッタ法又はＣＶＤ法により導電膜を形成し、該導電膜を選択的にエッチングすることにより形成してもよい。

また、画素領域の薄膜トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、周辺駆動回路領域の薄膜トランジスタも、シングルゲート構造、ダブルゲート構造もしくはトリプルゲート構造であっても良い。

なお、本実施の形態で示した薄膜トランジスタの作製方法に限らず、トップゲート型（例えば順スタガ型）、ボトムゲート型（例えば、逆スタガ型）、あるいはチャネル領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型やその他の構造においても適用できる。

なお、バックライトにＲＧＢの発光ダイオード（ＬＥＤ）等を配置し、時分割によりカラー表示する継時加法混色法（フィールドシーケンシャル法）を採用するときには、カラーフィルタを設けない場合がある。ブラックマトリクスは、トランジスタやＣＭＯＳ回路の配線による外光の反射を低減するため、トランジスタやＣＭＯＳ回路と重なるように設けるとよい。なお、ブラックマトリクスは、容量素子に重なるように形成してもよい。容量素子を構成する金属膜による反射を防止することができるからである。

スペーサは数μｍの粒子を散布して設ける方法でも良いが、本実施の形態では基板全面に樹脂膜を形成した後これをエッチング加工して形成する方法を採用した。このようなスペーサの材料を、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示装置としての機械的な強度を確保することができる。形状は円錐状、角錐状などを用いることができ、特別な限定はない。

なおトランジスタが有する配線、ゲート電極層、画素電極層６３０、対向電極層である導電層６３４は、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ_２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属又はその合金、若しくはその金属窒化物等で形成することができる。

また、偏光板と液晶層との間に位相差板を設けてもよい。

なお、本実施の形態ではＴＮ型の液晶パネルについて示しているが、上記のプロセスは他の方式の液晶パネルに対しても同様に適用することができる。例えば、ガラス基板と平行に電界を印加して液晶を配向させる横電界方式の液晶パネルに本実施の形態を適用することができる。また、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｍｅｎｔ）方式の液晶パネルに本実施の形態を適用することができる。

本発明の薄膜トランジスタの構成を説明する上面図及び断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の薄膜トランジスタの構成を説明する上面図及び断面図。 本発明の薄膜トランジスタの作製工程を説明する断面図。 本発明の液晶表示装置の構成を説明する断面図。 本発明の薄膜トランジスタの構成を説明する断面図。

符号の説明

３０ 基板
３１ 絶縁層
３３ 半導体層
３４ 半導体層
２０３ 絶縁層
２０４ 導電層
２０５ 薄膜トランジスタ
３３ａ チャネル形成領域
３３ｂ 不純物領域
３３ｃ 不純物領域
３３ｄ 不純物領域
３４ａ チャネル形成領域
３４ｂ 不純物領域
３４ｃ 不純物領域
３４ｄ 不純物領域

Claims (8)

1. 絶縁表面を有する基板上に形成された１３族の元素が含有された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された複数の薄膜トランジスタと、を有し、
   前記複数の薄膜トランジスタの少なくとも一つは、
   １３族の元素が添加されたチャネル形成領域と、第１の不純物元素が添加されたソース領域又はドレイン領域と、を有し、
   前記複数の薄膜トランジスタの他の少なくとも一つは、
   １３族の元素が添加されたチャネル形成領域と、前記第１の不純物元素とは逆の導電型の第２の不純物元素が添加されたソース領域又はドレイン領域と、を有する半導体装置。
2. 請求項１において、前記１３族の元素はボロンである半導体装置。
3. １３族の元素が含有された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された複数の薄膜トランジスタと、を有し、
   前記複数の薄膜トランジスタの少なくとも一つは、
   １５族の元素が添加されたチャネル形成領域と、第１の不純物元素が添加されたソース領域又はドレイン領域と、を有し、
   前記複数の薄膜トランジスタの他の少なくとも一つは、
   １５族の元素が添加されたチャネル形成領域と、前記第１の不純物元素とは逆の導電型の第２の不純物元素が添加されたソース領域又はドレイン領域と、を有する半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１の不純物元素は１５族の元素であり、前記第２の不純物元素は１３族の元素である半導体装置。
5. 絶縁表面を有する基板上に、第１の絶縁膜を形成し、
   前記第１の絶縁膜に１３族の元素を添加し、
   前記第１の絶縁膜上に第２の絶縁膜を形成し、
   前記第２の絶縁膜上に非晶質半導体膜を形成し、
   前記非晶質半導体膜上にレーザビームを照射することにより、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成するとともに、前記１３族の元素を前記結晶性半導体膜中に拡散し、
   前記結晶質半導体膜をエッチングして、少なくとも第１の島状半導体膜と第２の島状半導体膜を形成し、
   前記第１の島状半導体膜に第１の不純物元素を添加して、ソース領域又はドレイン領域とチャネル形成領域とを形成し、
   前記第２の島状半導体膜に前記第１の不純物元素とは逆の導電型の第２の不純物元素を添加して、ソース領域又はドレイン領域とチャネル形成領域とを形成し、
   前記第１の島状半導体膜及び前記第２の島状半導体膜上に第３の絶縁膜を形成し、
   前記第１の島状半導体膜上に前記第３の絶縁膜を介して第１のゲート電極を形成し、前記第２の島状半導体膜上に前記第３の絶縁膜を介して第２のゲート電極を形成する半導体装置の作製方法。
6. 請求項５において、前記１３族の元素としてボロンを用いる半導体装置の作製方法。
7. 絶縁表面を有する基板上に、第１の絶縁膜を形成し、
   前記第１の絶縁膜に１５族の元素を添加し、
   前記第１の絶縁膜上に第２の絶縁膜を形成し、
   前記第２の絶縁膜上に非晶質半導体膜を形成し、
   前記非晶質半導体膜上にレーザビームを照射することにより、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成するとともに、前記１５族の元素を前記結晶性半導体膜中に拡散し、
   前記結晶質半導体膜をエッチングして、少なくとも第１の島状半導体膜と第２の島状半導体膜を形成し、
   前記第１の島状半導体膜に第１の不純物元素を添加して、ソース領域又はドレイン領域とチャネル形成領域とを形成し、
   前記第２の島状半導体膜に前記第１の不純物元素とは逆の導電型の第２の不純物元素を添加して、ソース領域又はドレイン領域とチャネル形成領域とを形成し、
   前記第１の島状半導体膜及び前記第２の島状半導体膜上に第３の絶縁膜を形成し、
   前記第１の島状半導体膜上に前記第３の絶縁膜を介して第１のゲート電極を形成し、前記第２の島状半導体膜上に前記第３の絶縁膜を介して第２のゲート電極を形成する半導体装置の作製方法。
8. 請求項５乃至請求項７のいずれか一項において、
   前記第１の不純物元素として１５族の元素を用い、前記第２の不純物元素として１３族の元素を用いる半導体装置の作製方法。

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