JP5171639B2 - クロックおよび電源グリッドスタンダードセルを用いたａｓｉｃデザイン - Google Patents

Description

特定用途向集積回路（ＡＳＩＣ）は、特定の用途のためにカスタム設計された集積回路であり、システムオンチップ（ＳｏＣ）とも呼ばれている。ＡＳＩＣを実施する幾つかの例は、セルラーフォン、自動車用コンピュータ、および携帯情報端末（ＰＤＡ）において見ることができる。上記した例は、制限された機能を有し、それ故、特定のタスクを実行するために使用される。ＡＳＩＣデザインと対照的な例は、マイクロプロセッサである。マイクロプロセッサは、多くの目的に適合するように設計されている。

ＡＳＩＣ設計の第１のフェーズは、典型的に、実装されるべきＡＳＩＣの機能的な要求を決定するデザインエンジニアのチームで始まる。要求された機能が一旦決定されると、デザインチームは、それから、ハードウエア記述言語（ＨＤＬ）を用いてＡＳＩＣの記述を構成する。この組立工程のフェーズは、通常、レジスタ転送レベル（ＲＴＬ）と呼ばれる。ハードウエア基準言語は、シミュレーションによって動作を検証するため、回路の動作、設計およびテストを記述するのに使用される。そして、論理組立ツール、例えば、シノプシスによるデザインコンパイラ（商標Design Compiler by Synopsys）は、レジスタ転送レベルを、スタンダードセルと呼ばれる低レベル構成の大きな集合に変換するのに使用することができる。

スタンダードセルは、ＡＳＩＣの基本的なブロックである。スタンダードセルは、典型的に、ライブラリから取り出され、予め特徴付けされたゲートの集合から構成される。ＡＳＩＣ設計で使用されるスタンダードセルは、ＡＳＩＣ設計の意図された機能に対して特有である。スタンダードセルの集まりと電源グリッドは、必要な電気的接続を提供し、ゲートレベルのネットリスト(gate-level netlist)と呼ばれる。ゲートレベルのネットリストは、配置ツール(placement tool)によって処理され、このツールは、個々のスタンダードセルを電源グリッド内の指定された領域に１つずつ配置する。スタンダードセルは、セルデザインの複雑さに依存して、セル内の局所的な配線またはルーティングのため異なる数の金属層を使用する。スタンダードセルの配置は、多様な特有の制約を受けることになる。それ故、高さの要求が典型的にスタンダードセルに設定され、全てのスタンダードセルが要求される高さまたはその何倍の高さを持つようにされる。

ＡＳＩＣ製造の最終的な段階の間に、配線ツール(routing tool)がスタンダードセルと電源グリッド間の電気的な接続を形成する。遅延、クロックスキュー、寄生の抵抗および容量、電力消費の見積もりが行われ、これらがテストの最終ラウンドに使用される。このテストラウンドの間に、デバイスの性能を向上させるようにデザインが変更されても良い。テストが完了したら、デザインは、チップ製造のために最終的にリリースされる。

ＡＳＩＣを設計するときの重要な１つのエリアは、クロックの分配（distribution）である。ＡＳＩＣのクロック分配ネットワークは、クロック挿入遅延およびクロックスキューを用いたレイアウトエリアによって特徴付けされる。クロックスキューは、同期回路に見られる事象であり、クロック信号が回路の種々の部品に異なる時間で到来するときに発生し、言い換えれば、クロックソースからのクロック挿入遅延が各々の部品で異なるときに発生する。クロック信号は、クロック回路によって発生され、クロックバッファと金属ルーティング（配線）のバランスされたネットワーク（網）においてＡＳＩＣ全体に分配される。ＡＳＩＣのクロック分配ネットワークの一般的な２つのアーキテクチャは、クロックトランク（Clock Trunk）とクロックツリー(Clock Tree)であり、各々は、物理的および電気的な特徴を有し、その特徴は、アプリケーションに依存するが、一方のクロックアーキテクチャは、他方のものよりもアプリケーションにおいて使用するのにより効果的であり得る。

クロックトランクアーキテクチャは、デザイン上、大きな中央の導体またはトランクを含み、導体は、一端または両端から駆動され、トランクから垂直に延びる小さな分岐の導体を有し、トランクの一方の側のＡＳＩＣ部品にクロック信号を分配させる。トランククロック分配ネットワークは、クロックソースから駆動される部品まで等しくない金属通路を有しているため、必然的にアンバランスとなり、各部品までの金属通路の異なるＲＣ遅延によりクロック分配に小さな量のクロックスキューを招く。

図１は、クロックトランク構造１５０の例を表している。クロックトランク構造１５０は、中央の導体１１０を含み、導体１１０は、垂直方向に延在するより小さな分岐導体１１３を含み、導体の側方にあるＡＳＩＣ部品へクロック信号１１２を分配する。クロック信号ＣＬＫ１１２は、最初にバッファ１１６を通過し、クロック信号’１１７となる。信号ＣＬＫ’１１７は、バッファ１１５および１１１を介して導体１１０の両端を通過する。バッファ１１１は、クロックスキューを最小限にするために使用される任意のバッファである。

ツリーアーキテクチャは、バランスされたクロック分配スキームであり、設計によってクロックソースから部品まで等しい通路を有する。ツリーアーキテクチャは、中央の分配ポイント、対称の分岐、バッファおよびサブ分岐を使用し、クロックを部品へ分配する。クロックツリーはまた、ルートとトランクを持つことができ、クロックソースを第1の分岐点へ搬送する。クロックツリーの各分岐の金属導体は、通常、緊密に適合または一致（match）されており、それ故、無視することができるクロックスキューを自身のクロック分配ネットワークに取り入れている。しかしながら、低いキューを示すクロックツリーにとって、ネットワーク内の全てのクロックバッファは、緊密に適合された特性を持たなければならず、これらのバッファに与えられる負荷はバランスされなければならない。クロックツリーのバランスされた対称性は、それらがＡＳＩＣツールにより自動的に生成されることを現実的にする。最悪のケースのスキューマージンに適合する完全なクロックネットワークを迅速に生成するけれども、こうしたＡＳＩＣツールの主な欠点は、カスタムクロックツリーのデザインにおいてクロックスキューを達成できるレベルに最小限に抑えることである。

図１Ａは、埋め込まれたクロックツリー１０７を特徴とする簡略化されたローベース（row-based）のセルレイアウト１００を示している。セルレイアウト１００は、電源グリッド（網）を形成する２つの電源供給レールＶＤＤ１０１とＶＳＳ１０３を有する。スタンダードセル１０５は、電圧供給レール１０１と１０３の間の電源グリッド内に置かれる。クロック回路１０９は、行き先、つまりクロックツリー１０７のノード１１１、１１３、１１５、１１７へ送られるクロック信号を発生する。クロック回路１０９から発生するクロック信号は、ノード１１３まで走行するのに、ノード１１１、１１５、１１７と同じ距離を持つべきである。もし、ノード１１３に到達するまでにクロック信号にかかった時間が、ノード１１１、１１５または１１７に到達するためにかかった時間より大きいまたは小さいならば、クロックスキューが生じる。各ノードに到達する時間差の変動がより大きいほど、より大きなクロックスキューとなる。

クロックツリーのより詳細な図が図２Ａに示されている。Ｈ−クロックツリー２００は、典型的にＡＳＩＣ設計に用いられる。クロックツリー２００は、４つの葉またはノード２０１、２０２、２０３、２０４を有する。クロックツリー２００は、一連の金属配線２１０とバッファ２１１を用いて構成される。クロック信号ｃｌｋは、ツリーを介して送られ、ノード２０２において信号ｃｌｋ’となり、ノード２０４において信号ｃｌｋ’’となる。

図２Ｂのタイミング図は、クロック信号ｃｌｋ、ｃｌｋ’、ｃｌｋ’’を図示している。タイミング図からもわかるように、信号ｃｌｋ’とｃｌｋ’’の立ち上がりエッジの挿入遅延が非常に相違し、スキューを生じさせている。このような相違は、デザインのタイミングバジェット(timing budget)において解決される必要がある。

複数のデザインセルから回路が形成される。デザインセルは、第１および第２の配向のレールを有するクロックグリッドと、クロックに結合され回路を形成する回路セルとを一緒に形成するグリッドセルを有する。

グリッドセルは、電源グリッドを形成するために使用することもでき、電源グリッドは、各グリッドセルの電源とグラウンドのライン間にデカップリングキャパシタンスを提供することができる。電源グリッドはさらに、クロックグリッドのシールドを提供することができる。各グリッドセルはさらに、同一の金属層において、少なくとも１つの電源レールと少なくとも１つのクロックラインを含むことができる。少なくとも１つの電源レールと少なくとも１つのクロックラインは、第１および第２の配向の１つであることができる。

多数のタイプのグリッドセルであることができる。これらは、各配向に電源とクロックラインを提供し、異なる配向のレールの相互接続を提供する。グリッドセルの１つのタイプは、少なくとも１つの電源レールと少なくとも１つのクロックラインを第１の配向に含むことができる。他のタイプは、少なくとも１つの電源レールと少なくとも１つのクロックラインを第２の配向に含み、かつ少なくとも１つの他の電源レールを第１の配向に含むことができる。

第３のタイプのグリッドセルは、少なくとも１つの電源レールと少なくとも１つのクロックラインを第１および第２の配向の各々に含むことができる。第３のグリッドセルのタイプはまた、異なる配向の電源レールおよび異なる配向のクロックラインを相互接続することができる。

回路を形成する方法は、個々のグリッドセルのクロックグリッドを設計し、その中のクロックグリッドに結合された個々のスタンダードセルの回路を設計することを含む。方法はまた、集積または統合された電力およびクロックグリッドを提供することができる。方法は、ＡＳＩＣツールで個々のグリッドセルを配列することを含むことができ、ここで、グリッドセルは、電源とクロックの要素を含んでおり、さらに、ＡＳＩＣツールで個々のスタンダードセルを配列することを含むことができ、ＡＳＩＣツールは、ソフトウエアツールである。

デザインシステムもまたｈ形成されることができる。デザインシステムは、少なくとも１つのスタンダードセル、複数のグリッドユニットセル、複数のグリッドユニットセルおよび少なくとも１つのスタンダードセルを配置するソフトウエアと、配線するソフトウエアとを含む。配線するソフトウエアは、複数のグリッドユニットセル間の相互接続、少なくとも１つのスタンダードセルと複数のグリッドユニットセル間の相互接続、および少なくとも１つのスタンダードセルと少なくとも１つの他のスタンダードセル間の相互接続を提供する。

デザインシステムはまた、第１の配向のクロックと電源のラインを提供する第１の配向セル手段と、第２の配向のクロックと電源のラインを提供する第２の配向セル手段と、第１の配向のクロックと電源のラインと第２の配向のクロックと電源のラインを相互接続して提供する相互接続セル手段とを含むことができる。

電源とクロックのグリッドの統合または集積は、ＡＳＩＣツールにより容易に実行されるアプリケーションのクロックスキューを減少させ、かつ、ＡＳＩＣデザインに付加的なデバイスを追加することなく、必要なデカップリングおよびシールドを提供する。集積されたクロックおよび電源グリッドはまた、より少ない金属層で構成することができ、従って、ＡＳＩＣデザインの複雑さがより低減される。

前述したことおよび本発明の他の目的、特徴および効果は、添付する図面に例示するように、本発明の好ましい実施例の以下の詳細な説明から明らかであり、ここで種々の図面では、同様の参照番号は同一の部分を参照する。図面は、必ずしもスケール通りではなく、その代わりに本発明の原理を例示するよう強調する。

図２に示したように、Ｈ−クロックツリーの最小限のスキューを達成するため、ノード２０１−２０４は、バランスされなければならない。各ノード２０１−２０４は、異なる負荷を見るので、ノードをバランスすることは、困難なタスクとなる。

クロックトランクおよびクロックツリーアーキテクチャに対する変更または代替は、クロックグリッドアーキテクチャーである。グリッドアーキテクチャは、グリッド（格子）に沿って規則正しい間隔で配置された複数の適合されたクロックバッファによって駆動される、相互接続された配線の直交するアレイによって特徴つけられる。クロックグリッドは、単一の低スキュークロックネットワークを形成し、これは、負荷をバランスするための必要性を未然に防止する。レイアウトにおいて、グリッドは、ＡＳＩＣデザインの全てのクロックされる回路部品をカバーするように延在されなければならない。ＡＳＩＣクロックグリッドは、通常、カスタム設計であり、これは、デザインの配置と配線のエリア（place-and-rout area）に併合されなければならない。クロックグリッドを自動的に生成する商業的に入手可能なＡＳＩＣツールは、今日において存在しない。カスタムクロックグリッドをセルサイズのユニットにサブ分割しかつこれらのユニットをスタンダードセルライブラリに互換性を持たせることによって、本発明者は、自動的なクロックグリッド発生がＡＳＩＣにとって実現可能であり実用的であると考える。本発明者は、スタンダードセルベースのクロックグリッドセルは有益であると考えており、現在のＡＳＩＣツールセットに欠けている自動的なクロックグリッド生成能力の考えは、スタンダードセルをもつレイアウト内に簡単に配置させることが可能であり、かつ存在しているＡＳＩＣデザインフローにシームレスに適合され、高性能なクロック分配を生じさせる。

図３Ａは、導体グリッド３０１とバッファ２１１からなるクロックグリッド３００を示している。クロックツリー２００に示されるように複数のノードを有する代わりに、図３Ａのクロックグリッド３００は、１つの共通ノード、すなわち、導体グリッド３０１を有する。それ故、クロック信号ｃｌｋがクロックグリッド３００に送信されると、１つの共通ノードしかないので、クロックグリッド３００の異なる部分は、ほぼ同時に信号ｃｌｋ’とｃｌｋ’’を受け取る。クロックグリッドで受け取られる種々のクロック信号はまた、図３Ｂのタイミングダイアグラムで見られるように、ほぼ同時に立ち上がり、立ち下がる。それ故、クロックグリッドシステムを用いると、最小のクロックスキューが達成され得る。導体グリッドを形成する金属導体は、低い抵抗であるが有限の抵抗を有することに留意すべきである。クロックグリッドの構成および負荷容量に依存して、小さいＲＣベースのクロックスキューが導体グリッドの種々の部分間に存在するであろう。

カスタム設計された集積回路に以前に使用されたクロックグリッドシステムを、ＡＳＩＣデザインに実行しようとするとき問題が生じる。配置および配線ツール（placement and routing tools）は、クロックグリッドを含むように設計されておらず、それ故、それらをＡＩＣデザインに含ませる能力を有していない。すなわち、配置および配線ツールは、スタンダードセルを配置するように設計され、かつ配置されたスタンダードセル間の相互接続を配線するように設計される。

ここに開示される電源およびクロックデザインは、最小限のクロックスキューを可能にし、また種々のＡＳＩＣデザインツールと互換性を有する。グリッドユニットセルを有する集積または統合された電源およびクロックグリッドは、図４に提示され、示される。集積されたクロックおよび電源グリッド４００は、集積された電源およびクロックグリッド４００の基礎的要素（ビルディングブロック）として働く複数のグリッドユニットセルから構成される。ＡＳＩＣデザインのスタンダードセルと類似の方法で、グリッドユニットセルは、１つずつ配置することができ、集積された電源およびクロックグリッド４００を形成するように一緒にタイル張りされ得る。従って、グリッドユニットセルは、ちょうどスタンダードセルに用いられた配置および配線ツールと同様の方法で、これらのツールによってハンドルされ、配置されることができる。

図４に示されるように、本発明の実施例によれば、集積された電源およびクロックグリッド４００は、垂直な部分４０３、水平な部分４０４、および垂直と水平な部分の交差部分４０５から構成される。さらに、グリッド部分４０３、４０４および４０５は、グリッドユニットセルの３つの異なるタイプから構成される。さらに具体的には、垂直な部分４０３は、複数の垂直グリッドユニットセル４０７を含み、水平な部分４０４は、複数の水平グリッドユニットセル４０９を含み、交差４０５は、コーナーグリッドユニットセル４１１を含む。すなわち、垂直グリッドユニットセル４０７は、グリッド４００の垂直な部分４０３を構成するのに使用され、他方、水平グリッドユニットセル４０９は、グリッド４００の水平な部分４０４を構成する。コーナーグリッドユニットセル４１１は、水平な部分４０４と垂直な部分４０３の間の交差４０５を構成するように設計され、それ故、交差４０５で、各水平および垂直グリッドユニットセル４０９、４０７の相互接続結合器（カプラー）として働く。

図４からも理解できるように、グリッド４００の水平な部分４０４は、水平グリッドユニットセル４０９を水平方向に線形に配置することによって組立てられる。同様に、グリッド４００の垂直な部分４０７は、垂直グリッドユニットセル４０７を垂直方向に線形に配置することによって組立てられる。コーナーグリッドユニットセル４１１は、グリッドの垂直な部分４０３で使用される垂直グリッドユニットセル４０７を、グリッドの水平な部分４０４に使用される水平グリッドユニットセル４０９に相互接続するように、グリッド４００の交差４０５で使用される。

ここで、“水平”および“垂直”の用語は、簡単のために全体の説明に使用されるが、それらが実質的に互いに垂直であれば、あらゆる２つの異なる配向を含むことができる。

垂直グリッドユニットセル４０７、水平グリッドユニットセル４０９、およびコーナーグリッドユニットセル４１１は、各グリッドユニットセルの簡略化された構成図を提供する図６ないし１２を参照して、以降にさらに説明される。

図５は、図４の集積された電源およびクロックグリッド４００を有するＡＳＩＣを設計するステップを示すフローチャート５００である。最初に、ステップ５０１は、グリッドユニットセルを配置ツールを用い、グリッドユニットセルを所望のグリッドフォーメーションに組織する工程を含む。図４は、グリッドユニットセルがどのように配置されたのかの例を示している。

集積された電源およびクロックグリッドを形成する次のステップは、ステップ５０２に例示されるように、配置ツールを用いてスタンダードセルを配置することである。ステップ５０１および０２で使用される配置ツールは、一般的なＡＳＩＣ配置ツールを用いることができ、あるいは、グリッドユニットセル４０７、４０９および４１１ならびにスタンダードセルのために特に設計されたものであることができる。スタンダードセルは、組立てられるＡＳＩＣデバイスの論理を提供するものであり、グリッドの開口（オープニング）４０１に配置される。多数のスタンダードセルは、グリッドの各開口内に配置され得る。

最後に、電気的な相互接続が個々のグリッドユニットセル間、個々のスタンダードセルとグリッドユニットセル間、および種々の個々のスタンダードセル間に提供される（ステップ５０３）。電気的な相互接続は、配線ツールを用いて行われ、これもまた一般的なＡＳＩＣソフトウエアのツールであることができる。

本発明の１つの特徴によれば、クロックおよび電源グリッドを形成するようにＡＳＩＣに配置されたとき、クロックおよび電源グリッドセルは、隣り合わせること（abutment）によりそれら自身を相互接続することができる。換言すれば、クロックおよび電源グリッドセルを互いに相互接続するために、ＡＳＩＣの配置および配線ツールにより要求される配線がないということである。より具体的には、単にグリッドセルをＡＳＩＣレイアウト内の所望の位置に配置することによって、隣接するセルが隣り合わせること（abutment）を介して互いに電気的に接続されるように、クロックおよび電源グリッドセルが構成され得る。しかしながら、クロックおよび電源は、配置によって形成されたグリッドとクロックおよび電源グリッド構造の内部に含まれるスタンダード論理セルとの間で配線される。

水平なグリッドユニット４０９の平面図が図６に示され、断面図（Ａ−Ａ’）が図７Ａおよび図７Ｂに示され、斜視図が図８に示されている。水平グリッドの構成要素は、キャパシタとして使用される、機能しないトランジスタを形成する。図７Ａは、ＰＭＯＳの例を示し、図７Ｂは、ＮＭＯＳの例を示している。

図６ないし図８を参照すると、第１導電型のｍｏｓ−ｆｅｔウエル６０１が基板に形成され、２つのソース／ドレイン拡散が第１のウエル６０１内に形成される。ＮＭＯＳおよびＰＭＯＳの例において、２つのｎ+拡散６１５あるいはウエルタップがウエル６０１内に形成される。ウエルタップ６１５は、ウエルが適当な電気的な電位にあることを保証する。図７ＢのＮＭＯＳの例では、ウエルタップ６１５は、機能しないｎチャンネルトランジスタのソース／ドレインとして働く。ＰＭＯＳの例は、さらにｐ+拡散６０３を含み、この拡散６０３は、機能しないｐチャンネルトランジスタのソース／ドレインとして働く。ｐ＋およびｎ＋拡散６０３、６１５は、それぞれ第１（６０８ａおよび６０８）と第２（６０９）の水平の電力レールに沿って水平方向に延在する。

ゲートオキサイド（酸化物）６０４は、ＮＭＯＳの例としてソース／ドレイン拡散６１５の間に形成され、他方、ＰＭＯＳの例では、ゲート酸化物６０４は、ソース／ドレイン拡散６０３の間に形成される。ゲート酸化物６０４は、ｍｏｓ−ｆｅｔゲート６０４ａを形成する導電性のポリシリコン材料によって覆われている。浅いトレンチアイソレーション６１７が、電子的な絶縁を提供するようにデバイスの外周に形成される。

第１の水平な電源レール（６０８ａおよび６０８ｂ）は、例えば、ＶＤＤ電圧レールであり、これは、コンタクト６０５によってソース／ドレイン６０３に電気的に接続され、第２の水平な電源レール（６０９）は、例えばＶＳＳであり、これは、コンタクト６０７によってゲート６０４ａに電気的に接続される。ＰＭＯＳの例では、第１の水平なレール６０８ａと６０８ｂはまたコンタクト６１９によってウエルタップ６１５に電気的に接続される。いくつもの数のコンタクトが使用可能であることが理解されるべきである。

第１の水平なクロックライン６１１は、例えばｓｃｌｋであり、これは、２つの電源レール６０８ａと６０９との間に置かれ、第２の水平なクロックライン６１０は、例えばｃｌｋであり、これは２つの電源レール６０８ｂと６０９の間に置かれる。あらゆる数のＶＤＤまたはＶＳＳの電源レールが実施され得ることを理解すべきであるが、２つのＶＤＤレールがデバイスのソースおよびドレインと結合するときにデカップリングの影響が生じ、それ故、キャパシタのような特性を提供する。

水平な電源レール６０８、６０９と水平なクロックライン６１０、６１１は、全て第１の金属化層Ｍ１で組み立てられる。電源レール間に配置されたクロックラインは、ＤＣ信号によって３つの側（サイド）が囲まれかつシールドされ、ＡＳＩＣの隣接する信号への電磁妨害を減少させ、かつ他のＡＳＩＣ信号からクロックへの電磁妨害を減少させる。

グリッドユニットセルは、ＶＤＤ−ＶＳＳのデカップリングキャパシタンスを提供するように構成される。ＰＭＯＳトランジスタの実施例のデカップリングキャパシタンスを詳細に説明する。ｎウエル６０１、ウエルタップ６１５、およびｐ＋拡散６０３は、図７Ａに示すようにＰＭＯＳトランジスタ構造を形成する。すなわち、ｐ＋拡散６０３は、トランジスタのソースとドレインである。ゲートがＶＳＳに接続され、ソースとｎウエルがＶＤＤに接続された状態で、ｐチャンネルトランジスタは、ソースとドレイン間に導体を形成するようにチャンネル材料が完全に反転された状態に常に保持される。ここで、ゲート６０４ａは、キャパシタの一方のプレートを構成し、ソース／ドレイン６０３および形成されたｐチャンネルは、他方のプレートを構成し、ゲート酸化物６０４が２つのプレート間の誘電体材料を構成する。さらに、ＶＤＤ電位のｎウエル６０１とＶＳＳ電位のシリコン基板６００との間に形成される接合キャパシタンスは、ＰＭＯＳトランジスタによって提供されたゲートキャパシタンスにかなり加わる。この構成において、ＰＭＯＳトランジスタは、各々のグリッドユニットセルの電源とグランドライン間に効果的なデカップリングキャパシタンスを提供する。

デカップリングは、ＡＳＩＣデザインの重要なファクターである。集積回路の電圧は、実質的な大きさのスイッチングが回路内に生じると、不安定になる傾向がある。個々のグリッドユニットセルを介してＡＳＩＣ中に分散された、ＶＤＤとＶＳＳ間にキャパシタンスをもつことは、電圧ＶＤＤを安定的に保つことを助け、ＡＳＩＣに大きなエラーが生じることを防ぐ。

ＡＳＩＣデザインにおける電圧を安定化するための従来の方法は、クロックツリーの各ノードにデカップリングキャパシタを追加することを含み、標準的な方法では、デカップリングキャパシタは、クロックドライバに置かれる。この方法は、ＡＳＩＣデバイス上に非常に大きな表面エリアを必要とした。よりコンパクトなＡＳＩＣデザインが望まれており、集積回路４００の電源グリッドは、外部デバイスを追加する必要なしに、必要なデカップリングキャパシタを提供する。

垂直なグリッドユニットセル４０７の詳細な平面図が図９に示され、図１０にその斜視図が示される。図９および図１０に例示されるように、垂直グリッドユニットセル４０７は、例えば、ＶＤＤ電源レールである２つの第１の垂直電源レール８０１ａ、８０１ｂと、この２つの第１の垂直電源レール８０１ａ、８０１ｂ間に配置された第２の垂直電源レール８０２、例えばＶＳＳ電源レールを含む。２つの垂直クロックライン８０４と８０６（それぞれ例えばクロックｃｌｋとｓｃｌｋ）は、第１の電源レール８０１ａおよび８０１ｂと第２の垂直電源レール８０２の間に配置される。具体的に、クロックラインｃｌｋ８０４は、第１の垂直電源レール８０１ａと第２の垂直電源レール８０２の間に位置される。クロックラインｓｃｌｋ８０６は、第１の垂直電源レール８０１ｂと第２の垂直電源レール８０２の間に位置される。垂直電源レールおよびクロックラインは、すべて第２の金属化層Ｍ２で形成され、この層は、第１の金属化層Ｍ１よりも高いレベルで形成される。第２の金属化層Ｍ２の垂直電源レールおよびクロックラインに加えて、垂直グリッドユニットセル４０７は、第１の金属化層Ｍ１のローカルな水平のＶＤＤおよびＶＳＳ電源レール７０８、７０９をそれぞれ含む。垂直グリッドユニットセル４０７の垂直電源レールおよびクロックラインは、ローカルな水平のＶＤＤおよりＶＳＳ電源レール７０８および７０９に対して垂直に走る。第２の金属化層Ｍ２の第１の垂直電源レール８０１ａ、８０１ｂは、ヴィア９０１を介して水平なローカルＶＤＤ電源レール７０８ａ、７０８ｂにそれぞれ電気的に接続され、第２の垂直電源レール８０２は、ビア９０３を介して水平なローカルＶＳＳ電源レール７０９に電気的に接続される。

垂直グリッドユニットセル４０７において、ローカルな水平電源レール７０８、７０９、およびウエル構造７０３、７０１は、クロックラインを含まないことを除き、概して、水平グリッドユニットセル４０９のそれと同様の方法で構成される。垂直グリッドユニット４０７のローカルな水平電源レールおよびクロックラインは、すべてが第１の金属化層Ｍ１で組み立てられた水平グリッドユニットセル４０９の水平電源レールと同じ高さである。スタンダードセルはまた、第１の金属化層Ｍ１と同じ高さからなるロジックを含む。従って、全ての垂直グリッドユニットセルは、集積された電源およびクロックグリッド４００の全体に亘って配置される種々のスタンダードセルに電力を供給するために、第１の金属化層Ｍ１の電圧部品を含まなければならない。

図６ないし図８の水平グリッドユニットセル４０９のＰＭＯＳトランジスタの例と同様に、垂直グリッドユニットセル４０７は、２つのｐ＋ソース／ドレイン拡散７０３と２つのｎ＋拡散７１５がそこに配置されたｎ型のウエル７０１を有する。垂直グリッドユニットセル４０７はまた、ＮＭＯＳトランジスタ構成を有することができることを理解すべきである。ゲート酸化物７０４の層は、２つのｐ＋ソース／ドレイン７０３の間に配置され、ｍｏｓ−ｆｅｔゲート７０４ａを形成する導電性のポリシリコン材料によって覆われる。ローカルな水平ＶＤＤ電源レール７０８ａおよび７０８ｂは、第１の金属化層Ｍ１で構成され、コンタクト７０５でｐ＋拡散７０３に接続され、またコンタクト７０６でｎ＋拡散７１５に接続される。ローカルな水平ＶＳＳ電源レール７０９はまた、第１の金属化層Ｍ１で加工され、コンタクト７０７によってゲート７０４ａに接続される。

第１の垂直電源レール８０１ａと８０１ｂは、第２の金属化層Ｍ２で加工され、ローカルな水平ＶＤＤ電源レール７０８ａ、７０８ｂに対して垂直な配向または方向であり、さらにヴィア９０１を介してローカルな水平ＶＤＤ電源レール７０８ａ、７０８ｂに電気的に接続される。第２の垂直電源レール８０２は、ローカルな水平ＶＳＳ電源レール７０９に対して垂直な配向であり、第２の金属化層Ｍ２で加工され、さらにヴィア９０３を介してローカルな水平ＶＳＳ電源レール７０９に電気的に接続される。垂直クロックライン８０４、８０６は、第２の金属化層Ｍ２で加工され、第１の垂直電源レール８０１ａおよびｂ８０１ｂと第２の垂直電源レール８０２との間に位置される。

図１１は、コーナーグリッドセル４１１の平面図を示し、図１２は、コーナーグリッドユニットセル４１１の斜視図を示す。コーナーグリッドユニットセル４１１は、水平および垂直の両方向に電源およびクロックの要素を含む。水平方向を含む要素の全ては、第１の金属化層Ｍ１で構成され、垂直方向を含む要素の全ては、第２の金属化層Ｍ２で構成される。２つのｐ＋ソース／ドレイン８０３と２つのｎ＋ウエルタップ８１５は、ｎ型ウエル８０５に拡散される。ゲート酸化物８０７は、２つのｐ＋ソース／ドレイン８０３の間にデポジット（付着）され、ｍｏｓ−ｆｅｔゲート８０７ａを形成する導電性のポリシリコン材料によって覆われる。コーナーグリッドユニットセル４１１はまた、ＮＭＯＳトランジスタ構成であることができることを理解すべきである。

第１の水平電源レール９０５ａおよび９０５ｂは、例えばＶＤＤ電圧レールであり、第１の金属化層Ｍ１で構成され、コンタクト８０９を介してｐ＋ソース／ドレイン８０３に接続され、かつコンタクト８１０を介してｎ＋ウエルタップ８１５に接続される。第２の水平電源レール９０７は、例えばＶＳＳ電圧レールであり、これもまた第１の金属化層Ｍ１で構成され、コンタクト８１１を介してゲート８０７ａに接続される。水平クロックライン９１１および９０９は、例えばｓｃｌｋおおびｃｌｋは、これらは、それぞれ電源レール９０５と９０７の間に金属化層Ｍ１で配置される。具体的には、クロックライン９１１であるｓｃｌｋは、電源レール９０５ｂと９０７の間に位置される。クロックライン９０９であるｃｌｋは、電源レール９０５ａと９０７の間に位置される。

第１の垂直電源レール１００１ａおよび１００１ｂは、例えばＶＤＤ電圧レールであり、これらは、金属化層Ｍ２で構成され、第１の水平電源レール９０５ａ、９０５ｂにビア９１３によって接続される。第２の垂直電源レール１００３は、例えばＶＳＳ電圧レールであり、これは、第２の金属化層Ｍ２で構成され、ヴィア９１５によって水平電源レール９０７に接続される。垂直クロックライン１００５であるｃｌｋおよび１００７であるｓｃｌｋは、ヴィア９１９および９１７を介して水平クロックライン９０９であるｃｌｋおよび９１１であるｓｃｌｋにそれぞれ接続される。

コーナーグリッドユニット４１１は、垂直および水平グリッドユニット４０７および４０９の双方にある要素をすべて含むので、コーナーグリッドユニットは、それ故、垂直および水平グリッドユニットセルを結合することができる。

本例は、２つの電源ＶＤＤレール、１つの電源ＶＳＳレール、および２つのクロックラインｓｃｌｋ、ｃｌｋを持ったものを提示した。種々の数の電圧または電源レールおよびクロックラインを含む他の組合せを用いることができることを理解されよう。また、種々の配向を含む組合せが実施可能である。Ｍ１とＭ２の配向はまた変更することができる。

電源およびクロックグリッドの集積または統合は、ＡＳＩＣツールによって容易に実施されるアプリケーションのクロックスキューを減少させるだけでなく、ＡＳＩＣデザインに付加的なデバイスを追加することなくデカップリングおよびシールドを提供する。クロックと電源グリッドの統合の他の利点は、設計がより少ない金属の層で組み立てることが可能となり、従って、ＡＳＩＣ設計の複雑さを非常に低減させる。

本発明は、好ましい実施例を参照して示されかつ述べられたが、形状や詳細の種々の変更が特許請求の範囲によって包含される発明の範囲を逸脱することなく成し得ることが当業者であれば理解されよう。

クロックトランクの図である。 簡略化されたローベースのセルレイアウトを示す図である。 クロックツリーの図である。 クロックツリーのスキューを表すタイミング図である。 クロックグリッドの図である。 クロックグリッドのスキューを表すタイミング図である。 水平、垂直およびコーナーグリッドユニットセルを含むグリッドシステムの実施を示す図である。 グリッドデザイン工程を説明するフローチャートである。 水平なグリッドユニットセルの平面図である。 図６の水平なグリッドユニットセルのＰＭＯＳの断面図である。 図６の水平なグリッドユニットセルのＮＭＯＳの断面図である。 図６の水平なグリッドユニットセルの斜視図である。 垂直なグリッドユニットセルの平面図である。 図９の垂直なグリッドユニットセルの斜視図である。 コーナーグリッドユニットセルの平面図である。 図１１のコーナーグリッドユニットセルの斜視図である。

Claims (21)

1. 複数のデザインセルから構成された回路であって、
   第１および第２の配向の導電グリッド部分を有する集積された電源およびクロック導電グリッドと第１および第２の配向の前記集積された電源およびクロック導電グリッド部分間の規則的な交差とを含む集積された電源およびクロックグリッドを形成するようにともに配されたグリッドデザインセルであって、各グリッドデザインセルは、第１および第２の配向の少なくとも１つにグリッドデザインセルの長さを延在する少なくとも１つのクロックラインと少なくとも１つの電源レールを含む、前記グリッドデザインセルと、
   前記集積された電源およびクロックグリッドと結合されかつ前記集積された電源およびクロックグリッド内に回路を形成する回路デザインセルと、
   を有する回路。
2. デカップリングキャパシタンスは、各グリッドデザインセルの電源レールとグランドラインとの間に提供される、請求項１に記載の回路。
3. 前記集積された電源およびクロックグリッドのクロック部分は、前記集積された電源およびクロックグリッドの電源部分によってシールドされる、請求項１に記載の回路。
4. 少なくとも１つの電源レールおよび少なくとも１つのクロックラインは、同一の金属層で構成される、請求項１に記載の回路。
5. 各グリッドデザインセルは、第２の配向の少なくとも１つの電源レールおよび少なくとも１つのクロックラインと第１の配向の少なくとも１つの他の電源レールとを含む、請求項１に記載の回路。
6. 各グリッドデザインセルは、第１および第２の配向の各々に少なくとも１つの電源レールと少なくとも１つのクロックラインとを含む、請求項１に記載の回路。
7. 各グリッドデザインセルは、異なる配向の電源レールを相互接続し、かつ異なる配向のクロックラインを相互接続する、請求項６に記載の回路。
8. 各グリッドデザインセルは、隣接するグリッドデザインセルが隣り合わせることによって互いに電気的に結合されるように形成される、請求項1に記載の回路。
9. 回路を設計するコンピュータが実施する方法であって、
   集積された電源およびクロックグリッドの設計であって、当該集積された電源およびクロックグリッドは、第１および第２の配向の導電グリッド部分を有する集積された電源およびクロック導電グリッドと第１および第２の配向の前記集積された電源およびクロック導電グリッド部分間の規則的な交差を含み、かつともに配置された個々のグリッドデザインセルからなり、各グリッドデザインセルは、第１および第２の配向の少なくとも１つにグリッドデザインセルの長さを延在する少なくとも１つのクロックラインおよび少なくとも１つの電源レールを含んでおり、
   コンピュータを用いることにより、前記集積された電源およびクロックグリッドに結合されかつ前記集積された電源およびクロックグリッド内に個々の回路デザインセルの回路を設計する、
   方法。
10. 前記方法はさらに、ソフトウエアツールを使用することで、個々のグリッドデザインセルを配置し、
    前記ソフトウエアツールを使用することで個々の回路デザインセルを配置することを含む、請求項９に記載の方法。
11. 前記ソフトウエアツールは、ＡＳＩＣソフトウエアツールである、請求項９に記載の方法。
12. 前記方法はさらに、前記集積された電源およびクロックグリッドのクロック部分を、前記集積された電源およびクロックグリッドの電源部分でシールドすることを含む、請求項９に記載の方法。
13. 前記方法はさらに、前記集積された電源およびクロックグリッドの電源部分を使用してデカップリングキャパシタンスを提供することを含む、請求項９に記載の方法。
14. 前記方法はさらに、同一の金属層に少なくとも１つの電源レールと少なくとも１つのクロックラインを提供することを含む、請求項９に記載の方法。
15. 個々のグリッドデザインセルは、第２の配向に少なくとも１つの電源レールと少なくとも１つのクロックラインとを含み、かつ第１の配向に少なくとも１つの他の電源レールを含む、請求項９に記載の方法。
16. 個々のグリッドデザインセルは、第１および第２の配向の各々に少なくとも１つの電源レールと少なくとも１つのクロックラインとを含む、請求項９に記載の方法。
17. 前記方法はさらに、相互接続を提供するものであり、前記グリッドデザインセルは、異なる配向の電源レールを相互接続し、かつ異なる配向のクロックラインを相互接続することを含む、請求項１６に記載の方法。
18. 相互接続は、隣接するグリッドデザインセルを接合することによって提供される、請求項１７に記載の方法。
19. 集積された電源およびクロックグリッドを提供するコンピュータが実施する方法であって、
    コンピュータを使用することにより、ＡＳＩＣツールで個々のグリッドデザインセルを配置するものであり、前記グリッドデザインセルは、電圧およびクロック要素を含み、集積された電源およびクロックグリッドを形成し、前記集積された電源およびクロックグリッドは、第１および第２の配向の導電グリッド部分を有する集積された電源およびクロック導電グリッドと第１および第２の配向の前記集積された電源およびクロック導電グリッド部分間の規則的な交差とを含み、各グリッドデザインセルはさらに、少なくとも１つの電源レールと第１および第２の配向の少なくとも１つにグリッドデザインセルの長さを延在する少なくとも１つのクロックラインとを有しており、
    コンピュータを使用することにより、ＡＳＩＣツールで個々の回路デザインセルを配置すること、
    を含む方法。
20. デザインシステムであって、
    少なくとも１つの回路デザインセルと、
    集積された電源およびクロックグリッドを形成する複数のグリッドデザインセルであって、前記集積された電源およびクロックグリッドは、第１および第２の配向の導電グリッド部分を有する集積された電源およびクロック導電グリッドと第１および第２の配向の前記集積された電源およびクロック導電グリッド部分間の規則的な交差とを含み、各グリッドデザインセルはさらに、第１および第２の配向の少なくとも１つにグリッドデザインセルの長さを拡張する少なくとも１つのクロックラインと少なくとも１つの電源レールとを含む、前記複数のグリッドデザインセルと、
    配置するソフトウエアであって、当該配置するソフトウエアは、複数のグリッドデザインセルと少なくとも１つの回路デザインセルを配置する、前記配置するソフトウエアと、
    ルーティングするソフトウエアであって、当該ルーティングソフトウエアは、複数のグリッドデザインセル間、少なくとも１つの回路デザインセルと複数のグリッドデザインセル間、および少なくとも１つの回路デザインセルと少なくとも１つの他の回路デザインセル間の相互結合を提供する、前記ルーティングするソフトウエアと、
    を有するデザインシステム。
21. ＡＳＩＣスタンダードデザインセルであって、
    少なくとも１つの電源レールと、
    少なくとも１つのクロックラインであって、前記少なくとも１つの電源レールと前記少なくとも１つのクロックラインは互いに並行であり、前記少なくとも１つの電源レールと前記少なくとも１つのクロックラインは、隣接する回路デザインセルのグリッドラインに接続されるよう適合される、前記少なくとも１つのクロックラインと、
    を有するデザインセル。

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