TWI434963B - 藉由電鍍用金屬塗覆基材表面之方法 - Google Patents

藉由電鍍用金屬塗覆基材表面之方法 Download PDF

Info

Publication number
TWI434963B
TWI434963B TW095134834A TW95134834A TWI434963B TW I434963 B TWI434963 B TW I434963B TW 095134834 A TW095134834 A TW 095134834A TW 95134834 A TW95134834 A TW 95134834A TW I434963 B TWI434963 B TW I434963B
Authority
TW
Taiwan
Prior art keywords
copper
coating
seconds
layer
coated
Prior art date
Application number
TW095134834A
Other languages
English (en)
Other versions
TW200728514A (en
Original Assignee
Alchimer
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alchimer filed Critical Alchimer
Publication of TW200728514A publication Critical patent/TW200728514A/zh
Application granted granted Critical
Publication of TWI434963B publication Critical patent/TWI434963B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/38—Electroplating: Baths therefor from solutions of copper
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18—Electroplating using modulated, pulsed or reversing current
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/627—Electroplating characterised by the visual appearance of the layers, e.g. colour, brightness or mat appearance
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrochemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Electroplating And Plating Baths Therefor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

藉由電鍍用金屬塗覆基材表面之方法
本發明一般而言係關於一種用金屬(特別是銅)藉由電鍍來塗覆基材表面(尤其是由電阻材料組成之表面)的方法。
本發明尤其適用於製造積體電路中之互連體的微電子領域中。其亦適用於製造印刷電路中之互連體(稱作印刷電路板或印刷線路板)或製造諸如感應器之被動元件的其他電子領域中或積體電路中或微型系統(稱作微機電系統)中之機電領域中。
應瞭解在此術語"電鍍"意謂一種用金屬或有機金屬塗層來覆蓋基材表面的方法，其中該基材經電偏壓且與含有該金屬或有機金屬塗層之前驅體之液體接觸以形成該塗層。當基材為電導體時，電鍍可例如藉由下法來進行：於含有塗層材料之前軀體源(例如在金屬塗層之狀況下為金屬離子)及視情況意欲改良所形成塗層之特性(沈積均一性及精細度、電阻率等)的各種試劑之鍍浴中，視情況在參考電極存在下，在構成一電極(在金屬或有機金屬塗層之狀況下為陰極)之待塗覆基材與第二電極(陽極)之間通電流。按照國際慣例，流經相關基材(亦即電化學電路之陰極)之電流及施加於該基材上之電壓為負。在全文中，當所提及之該等電流及電壓為正值時，暗示該值表示該電流或該電壓之絕對值。
銅電鍍尤其用於製造積體電路中之互連體的微電子領域中。銅的良好電導率及其對電遷移現象之高阻抗(亦即在可能對導體造成顯著變形且失效之主要原因的電流密度之作用下，銅原子僅低度遷移)使其尤其被選用作為製造具有日益變小蝕刻特性之積體電路金屬互連體之材料。
積體電路一般藉由在矽晶圓表面上形成活性半導體器件(尤其電晶體)來製造，該等半導體器件藉由由置放於重疊階層中之"線"及"接點"(亦稱作"通道")組成之金屬互連系統連接於一起且藉由分別填充在介電層中所製成之"溝槽"及"孔"(亦稱作"互連孔")獲得。
由於銅難以蝕刻且在許多材料中具有高擴散率，因此互連體一般由包含以下步驟之步驟次序製造：－沈積一絕緣介電層；－在該介電層中蝕刻互連零件；－沈積一用於防止銅遷移之障壁層(一般由例如鉭、氮化鈦、氮化鉭、氮化鎢或碳化鎢製成)；－用銅填充線及互連孔；及－藉由化學機械研磨移除過量銅。
該步驟次序咸知為"鑲嵌製程"，已描述於(例如)C.Y.Chang及S.M.Sze"ULSI Technology",McGraw－Hill,New York,(1996)，第444－445頁中。
障壁層一般對銅具有過高電阻而使其無法在晶圓規模上均勻或均一地電化學沈積，此為熟習此項技術者所稱術語"歐姆電壓降"之作用。障壁層之高電阻乃由其組成材料(一般為金屬氮化物)之高電阻率與其小厚度(一般為幾奈米至幾十奈米，其取決於積體電路的世代)所產生，障壁層之厚度與互連特性之小尺寸相匹配。
因此，在銅電鍍步驟之前，一般必需使用非電化學方法用金屬銅之薄層(稱作晶種層)覆蓋障壁層。該類似於障壁層之晶種層目前藉由諸如PVD(物理氣相沈積)或CVD(化學氣相沈積)沈積製程之氣相沈積技術產生。
由於電流積體電路之線及互連孔的臨界尺寸及其趨向於甚至更小之尺寸，因此目前銅晶種層之厚度為約30 nm且快速移向10 nm或更小。
CVD沈積產生一保形銅層，亦即精確匹配待塗覆之表面構形的層，且對於大範圍之縱橫比亦如此。然而，由化學沈積所形成之銅層對擴散障壁的黏著力很弱。由於需要銅與障壁之間的強黏著力以確保組成互連體之結構的可靠性，因此其在實踐中限制該類型製程的優勢。
另外，由於實施化學氣相沈積所需之消耗品(前驅體)及所需設備的高成本及其低效率，因此使用化學氣相沈積之製程相對昂貴。
由於PVD沈積法塗覆具有高電阻之表面時銅對障壁之黏著力比用CVD製程所獲得者更好，因此自工業角度而言該PVD沈積目前為較佳的。
由PVD所沈積之塗層之厚度與自待塗覆之表面所觀察之立體角成正比。因此，具有凸角之表面部分會比具有凹角之表面部分被更厚的層覆蓋。因此，由物理氣相沈積所形成之銅晶種層並不保形，且由此無法在基材表面上每一點處具有均一厚度。詳言之，在溝槽或通道之銳邊處觀察到陰影或懸垂作用，甚至達到阻塞其孔隙且接著不能填充該等孔隙的情況。此外，該等溝槽及通道之側壁可能以不足厚度之晶種層覆蓋，其接著導致隨後之不完全填充、遺漏材料或空隙。另外，在零件之側壁上所產生之晶種層本性上顯示不同於在基材之平坦表面(在溝槽及通道之頂部及底部)上所沈積之晶種層的黏著力。此會導致低劣的可靠性(諸如對電遷移之抵抗性)。換言之，該非保形覆蓋不僅僅由於缺乏連續性而導致厚度差異，且亦可能自此導致在溝槽及通道之側壁上之層的弱黏著力。
該等限制使在具有很小尺寸之溝槽及通道(約幾十奈米)及很高縱橫比之高級世代積體電路中使用PVD技術很複雜。
在本文中，在此所介紹之電鍍技術構成對化學氣相沈積或物理氣相沈積製程以及對不能在電阻性基材上實施之更習知之金屬電鍍技術的有利替代技術。
此乃由於習知電鍍(其在於一般將DC電流施加於浸漬在含有金屬離子之浴中的基材上)僅可應用於充分導電之表面上(該充分導電亦即通常具有小於約幾歐姆/平方之薄層電阻)，但對於在最先進技術中形成銅擴散障壁之層並非為此種狀況，其薄層電阻通常為幾十歐姆/平方至幾百歐姆/平方且可為幾萬歐姆/平方。
薄層電阻為由熟習此項技術者用於量測薄膜或層之電阻的量。其以歐姆/平方表示且等於對於二維系統之電阻率(在二維系統中，電流在層之平面內流動且不在垂直於該層之平面內流動)。在數學上，薄層電阻之值藉由層之組成材料之電阻率(以歐姆．米或微歐姆．公分表示)除以該層之厚度(以m或nm表示)來獲得。
目前，習知銅電鍍法主要用於藉由施加DC電流於預先用一晶種層覆蓋且浸漬於含有添加劑之酸性硫酸銅浴中的晶圓上來在鑲嵌製程中填充溝槽及孔。該用於用金屬銅填充溝槽及孔之製程(例如)由Rosenberg等人描述於"Copper metallization for high performance silicon technology"，Ann.Rev.Mater.Sci(2000),30 ,229－62中。
在銅晶種層上利用銅電鍍法填充溝槽及孔的用途亦已描述於以引用方式併入本文中之美國專利6 893 550中。
描述於文獻US 6 893 550中之電鍍方法的基本特徵為：－一方面，其使用電鍍浴，該電鍍浴之特定化學組成包含至少一種酸(較佳為硫酸)、至少一種鹵化物離子(較佳為氯化物)及能夠促進或抑制塗層形成之化學劑的組合；且－另一方面，其在於調節以預定次序施加之電流的密度。
銅電鍍亦已介紹於(例如)美國專利6 811 675中，用於填充晶種層中之任何空隙(晶種強化)或用於修復該層(晶種修復)。
在描述於該先前文獻中之一較佳實施例中，第一步驟較佳藉由物理氣相沈積製程進行，其中沈積非均一"超薄"(厚度約20 nm)銅晶種層，且接著在第二步驟中該層之保形性藉由使用鹼性電鍍溶液(其pH值大於9)電鍍來改良，該鹼性電鍍溶液含有硫酸銅、銅錯合劑(較佳為檸檬酸)及視情況使用以改良塗層亮度之硼酸及/或用於降低塗層電阻率之硫酸銨。電鍍期間施加之DC電流密度介於1 mA/cm2 與5 mA/cm2 之間。
上述先前文獻中指出該電鍍製程亦可用於直接產生銅晶種層，但此可能性並未由任何具體實施例說明，且由於彼文獻中所提及之高電流密度，因此似乎不易於達成。
在此情況下，本發明之目的在於解決新的技術問題，意即如何提供藉由電鍍而用金屬塗覆基材表面的方法，其尤其可能產生具有約10 nm或更小之厚度且對具有高達幾兆歐姆/平方之高表面電阻之擴散障壁表面能有極佳黏著力的連續保形銅晶種層。
已發現構成本發明基礎之方法，藉由使用特定電鍍浴以及在形成塗層之前控制待塗覆之表面與電鍍浴接觸之條件及在形成塗層之後控制自該浴分離該表面之條件，即可能以相對簡單的方式解決該技術問題而能夠在工業規模上使用。
因此，本發明之目的一般為一種藉由電鍍用銅塗覆基材表面之方法，其特徵在於其包含：－一稱作"冷進入"之步驟，在該步驟中使該待塗覆之表面與一電鍍浴相接觸，同時該表面未處於電偏壓下；－一形成塗層之步驟，在該步驟中加偏壓至該表面歷時足夠長時間以形成該塗層；一稱作"熱退出"之步驟，在該步驟中使該表面自該電鍍浴分離，同時其仍處於電偏壓下；且上述電鍍槽在於溶劑中之溶液中包含：－具有介於0.4 mM與40 mM之間、較佳介於0.4 mM與18 mM之間且更佳介於0.4 mM與15 mM之間的濃度之銅離子源；及－至少一種選自包含一級脂族胺、二級脂族胺、三級脂族胺、芳族族、氮雜環及肟之群的銅錯合劑。
已十分意外地觀察到，用上述電鍍浴可能藉由使待塗覆之表面與該電鍍槽不在電偏壓情況下(亦即在電鍍步驟之前未強加關於對立電極或關於參考電極之電流或電位於該表面的情況下)接觸來改良由電鍍所產生之銅塗層與障壁層之間的黏著力。
當在該接觸步驟之後以及在電鍍步驟之前使待塗覆之基材表面與電鍍浴保持接觸至少5秒之時段時，已觀察到該黏著力有甚至更實質性的改良。
亦已令人驚訝地觀察到可能獲得具有與電鍍填充方法相容之電導率的晶種層，同時在將經塗覆之表面自電鍍浴移除之後將其保持於電偏壓下，較佳歷時介於1秒與10秒之間的時間。
因此，"冷進入"及"熱退出"步驟為組成根據本發明之方法的基本特徵步驟。
形成銅塗層之步驟以相關習知方式進行，但已觀察到，與先前技術中及特別在美國專利6 811 675中所描述之方法不同，形成塗層所需之電流量更低(比該先前專利及在其中所提及之製程視窗以外的任何狀況下所提及之平均值低至少五倍)。
"熱進入"，亦即偏壓下進入，為用於電化學沈積銅以填充溝槽及孔之方法中的標準規程。此因為由於電鍍溶液一般為酸性，因此可能引起蝕刻晶種層且從而使電鍍受阻，因此必須加以避免。
在根據本發明之方法的"冷進入"步驟中，使待塗覆之基材表面較佳地與電鍍浴保持接觸至少5秒之時段。
已觀察到，藉由在僅製造晶種層期間調節該參數，可能令人驚訝地改良"晶種層/填充層或厚銅或厚層"總成的黏著力，亦即產生晶種層以用於其上之總成的"操作"黏著力。持定而言，儘管一般難以直接量測單一晶種層之黏著力，尤其由於其小厚度，但是觀察到根據本發明所產生之晶種層的黏著力明顯很高。然而，在產生厚銅層(具有約500 nm至1微米或更大之厚度)之後更易於且更適用於測定"晶種層/填充層或厚銅或厚層"總成對障壁層之黏著力的能量，該能量為實際上待最優化之所關注的操作特性。舉例而言，該黏著力可藉由剝離結合至總成之上表面的黏合帶來測定，例如藉由使用拉力測試系統。以此方式量測之黏著力或以J/m2 表示之界面能全面表徵晶種層對障壁的黏著性與厚銅層對晶種層的黏著性。並未給出關於一個界面或另一界面的精確資訊，但其使得所要之操作特性量化，意即銅/障壁界面之強度量化。因此，在下文中，措辭"晶種層之黏著力"、"厚銅層對晶種層之黏著力"及"填充後銅/障壁界面之強度"可互換使用。
亦已觀察到若"冷進入"步驟之持續時間小於5秒，則銅層對基材之黏著力(與偏壓下進入相比儘管經改良)在某些狀況下可能仍不足，尤其在要求沈積之銅晶種層直接與積體電路互連體之障壁層接觸的狀況下。
另一方面，若該步驟之持續時間為5秒或更長，較佳介於10秒與60秒之間且更佳為約10秒至30秒，則藉由剝離力所量測之界面能大體上等於、或甚至大於藉由濺鍍製程所獲得之界面能(大於10 J/m2 )。
關於該步驟之最大持續時間並無特定限制，但在所使用之實驗條件下，歷時大於約60秒之時間觀察到黏著力無顯著改良。
在根據本發明之方法的"熱退出"步驟中，在電偏壓下較佳歷時介於1秒與10秒之間的時段(更佳歷時約1秒至5秒之時段)後，將用銅塗覆之基材表面自電鍍浴移除。
已觀察到，在"冷退出"狀況下，亦即未在偏壓下時(亦即在將該基材自電鍍浴移除之前再次中斷基材之電偏壓時)退出，儘管有時可能以習知電化學方式將厚填充銅沈積於該塗層上，但銅塗層之電阻仍很接近於障壁層之電阻。
相較之下，已意外地觀察到，"熱退出"能產生極薄(10 nm)之晶種層，其電導率足以容許使用熟習此項技術者所知之製程藉由電化學沈積來進行填充銅之下一步驟。
有利地，"熱退出"步驟係以恆電位模式(亦即使晶圓之電位保持於固定值)來進行。此電位乃以相較於電路之對立電極或相較於參考電極來量測，較佳為與在塗層沈積步驟中亦以恆電位模式進行時所用之電壓相同之位準。
根據本發明之方法中之"冷進入"與"熱退出"之組合能更容易且更具再現性地達成"晶種層/銅填料"總成之更好黏著力。
進行藉由電鍍形成塗層之步驟需歷時足以形成所要塗層之期間。該期間可由熟習此項技術者容易地確定，薄膜生長為電荷的函數，其等於經沈積時間電路中流動之電流的時間積分(法拉第定律(Faraday's law))。
在形成塗層之步驟中，以恆電流模式(具有固定之設定電流)或以恆電位模式(具有固定之設定電位，視情況關於參考電極)或以脈衝模式(電流或電壓經脈衝)施加偏壓至待塗覆之表面。
亦可能組合該等步驟，例如恆電位模式之步驟接著恆電流模式之步驟。
一般而言，令人滿意的塗層可藉由較佳在0.1 mA/cm2 (毫安/平方公分)至5 mA/cm2 且更特定0.1 mA/cm2 至1 mA/cm2 之電流範圍內以恆電流模式加偏壓獲得。
若以能使所得電池電流處於先前所指出之相同電流範圍內的方式來施加電池電壓，則令人滿意的塗層亦可藉由恆電位模式加偏壓而獲得。儘管電池電壓尤其取決於電池設計參數(諸如自對立電極之距離或膜的存在)，但對於熟習此項技術者將易於藉由量測及調節對於特定電位及特定組態所獲得之電流來確定電池電壓。
令人滿意的塗層亦可藉由以脈衝模式(較佳以強加電壓脈衝)加偏壓獲得。
一般而言，可進行該步驟以強加電壓脈衝，該電壓脈衝對應於0.1 mA/cm2 至5 mA/cm2 且更特定0.1 mA/cm2 至1 mA/cm2 範圍內之每單位面積的最大電流，且對應於0 mA/cm2 至0.5 mA/cm2 且更特定0 mA/cm2 至0.1 mA/cm2 範圍內之每單位面積的最小電流。
根據一個特定特徵，最大電壓下偏壓之持續時間可介於0.15秒與5秒之間，例如對於對應於約0.5 mA/cm2 之每單位面積之最大電流之電壓為約2秒，而最小電壓下偏壓之持續時間可介於0.15秒與7秒之間，例如對於對應於約0.05 mA/cm2 之每單位面積之最小電流之電壓為約3秒。
在該步驟中待進行之週期數取決於塗層之所要厚度。
一般而言，已知在上述通用條件下由以下實例所說明，已觀察到沈積速率為約0.1奈米/週期，熟習此項技術者將容易地確定待進行之週期數。
實施本發明之後面的方法已尤其用於在高電阻基材上產生銅晶種層，該等基材之薄層電阻可高達100 000歐姆/平方或甚至幾兆歐姆/平方。
根據本發明之方法中所使用之電鍍浴(或組合物)包含於溶劑中之溶液中的銅離子源及至少一種特定銅錯合劑，較佳以特定的銅/錯合劑莫耳比，且更佳地該浴必須具有小於7之pH值。
詳言之，當電鍍浴中為以下條件時獲得極佳結果：－銅/錯合劑莫耳比介於0.1與2.5之間，較佳介於0.3與1.3之間；且－該組合物之pH值小於7，較佳介於3.5與6.5之間。
儘管原則上對溶劑之性質並無限制(其限制條件為其充分溶解溶液之活性種類且不干擾電鍍)，但較佳為水或水醇溶液。
本發明之上下文中可使用之銅錯合劑可選自：－一級脂族胺，尤其為乙胺、環己胺、乙二胺及環己二胺；－二級脂族胺，尤其為吡咯啶；－三級脂族胺，尤其為羥乙基二乙胺及四乙烯戊胺；－芳族胺，尤其為1,2－二胺基苯及3,5－二甲基苯胺；－氮雜環，尤其為吡啶、2,2'－聯吡啶、8－羥基喹啉硫酸鹽、1,10－菲啉、3,5－二甲基吡啶及2,2'－聯嘧啶；及－肟，尤其為丁二酮肟。
一般而言，本發明之上下文中可使用之組成錯合劑之較佳種類中之一者的氮雜環可定義為具有1至8個氮原子之稠合或未稠合單環或多環化合物，其每個環含有5至6員且可經或未經1至8個選自鹵素、羥基及具有1至6個碳原子之烷基的原子或原子之群取代。
電鍍組合物可包括一或多種錯合劑。
已發現，用能夠吸附於金屬表面上得到規則層之錯合劑可獲得極佳結果。組成根據本發明普遍較佳之銅錯合劑的該等試劑特別為吡啶、2,2'－聯吡啶4其混合物，尤其為其中吡啶與2,2'－聯吡啶之間的莫耳比處於5：1與1：5之間、較佳處於3：1與1：1之間且更佳為約2：1的混合物。
一般而言，電鍍組合物包括銅離子源，尤其為二價銅(Cu2 ＋ )離子。有利地，上述銅離子源為銅鹽，諸如尤其為硫酸銅、氯化銅、硝酸銅或醋酸銅，較佳為硫酸銅。
根據一個特定特徵，銅離子源以介於0.4 mM與40 mM之間、較佳介於0.4 mM與18 mM之間且更佳介於0.4 mM與15 mM之間的濃度存在於電鍍組合物中。
極佳結果用銅離子源以介於0.5 mM與4 mM之間的濃度存在之組合物獲得。
根據實施例之一較佳方法，根據本發明之方法中所使用之電鍍組合物中之銅離子源/銅錯合劑的莫耳比介於0.1與2.5之間，較佳介於0.3與1.3之間。
一般而言，該電鍍組合物有利地具有小於7之pH值，較佳介於3.5與6.5之間。
該組合物之pH值可視情況藉助於緩衝劑在上述pH值內加以調節，該緩衝劑諸如為彼等描述於"Handbook of Chemistry and Physics"，第84版，David R.Lide,CRC Press中之緩衝液中之一者。
普遍較佳之電鍍組合物在水性溶液中包含：－具有介於0.4 mM與40 mM之間、較佳介於0.4 mM與18 mM之間且更佳介於0.4 mM與15 mM之間的濃度之硫酸銅；－作為銅錯合劑之吡啶與2,2'－聯吡啶之混合物；－銅/銅錯合劑之莫耳比介於0.3與1.3之間；及－該組合物之pH值小於7、較佳介於3.5與6.5之間。
根據本發明之方法尤其適用於在一形成防止銅擴散之障壁層之表面上製備具有很小厚度(例如約10 nm或更小)的銅晶種層。
根據一特定實施例，防止銅擴散之障壁層包含至少一種選自氮化鉭、鉭、釕、鈷、鎢、氮化鈦中之材料，特定障壁表面之實例由氮化鉭/鉭雙層或釕層組成。
現將藉由以下非限制性實例說明本發明，其中根據本發明之方法用於將銅晶種層沈積於用銅擴散障壁層塗覆之矽基材上。該方法尤其適用於製造積體電路之銅互連結構。
實例1：根據實施本發明之第一方法將一銅晶種層沈積於一TaN/Ta障壁層上 A.裝置及設備
基材： 該實例中所使用之基材由用厚度為400 nm之矽石層覆蓋的直徑為200 mm之矽晶圓組成，該矽石層本身用藉由反應性濺鍍沈積之厚度為15 nm的氮化鉭(TaN)層及亦藉由濺鍍沈積之厚度為10 nm之鉭(Ta)層塗覆。
該TaN/Ta"雙層"組成在製造積體電路之銅互連體中之"雙重鑲嵌"結構中所使用之銅擴散障壁。
電鍍溶液： 該實例中所使用之電鍍溶液為水性溶液，其含有：0.3 g/l(或1.7 mM)之2,2'－聯吡啶、0.6 g/l(或2.4 mM)之CuSO4 ．5H2 O及0.3 ml/l(或3.3 mM)之吡啶，該溶液之pH值為約6。
設備： 在該實例中，使用能夠加工200 mm晶圓之微電子工業中所使用之電鍍沈積設備代表、來自SemitoolEquinoxT M 型。
該設備包含一於其中沈積晶種層之電鍍沈積電池且一沈積後使用之沖洗/乾燥台。
該電鍍沈積電池包含一由惰性金屬(例如披鉑之鈦)或與組成晶種層之金屬相同之金屬製成的陽極，在銅之狀況下，用TaN/Ta障壁層塗覆之矽晶圓組成該電池之陰極。
該電池亦包括一輸出30 V及4 A之穩定電源及一用於電接觸該陰極藉由封口自溶液實體隔離之的器件。該電接觸器件一般具有環形且在均一置放於該基材周圍之各個接觸點處加偏壓至該基材。
該電池亦包括一用於支撐待塗覆之晶圓的器件，該器件包括在預定速度下使該晶圓旋轉之構件。
B.實驗協定
根據本發明之方法包含以下各個連續步驟。
步驟1："冷進入" 該步驟分成兩個子步驟：1.1. 將上述基材引入電鍍沈積電池中以使具有TaN/Ta障壁層之面與電接觸器件接觸，尚未向該電接觸器件供電。
1.2. 例如藉由浸漬，使由電接觸器件及基材所形成之總成(下文中稱作"陰極總成")與電鍍溶液接觸。進行該一般持續5秒或更短(例如2秒)之接觸步驟，同時仍未向該器件供電。根據根據本發明之方法之一個特定特徵，接著在未加偏壓的情況下將陰極總成保持於電鍍溶液中歷時至少5秒(例如約30秒)之時段。
步驟2：形成銅塗層 接著藉由強加對應於一般介於0.4 mA/cm2 與0.8 mA/cm2 之間(例如0.6 mA/cm2 )的每單位面積電流之電池電壓以恆電位模式加偏壓於陰極總成且同時使其以20轉/分鐘至60轉/分鐘(例如40轉/分鐘)之速度旋轉。
應瞭解，該步驟之持續時間取決於晶種層之目標厚度。該持續時間可藉由熟習此項技術者容易地確定，薄膜生長取決於電路中通過之電荷。
在上述條件下，沈積速率為約1奈米/庫侖之電路中通過之電荷。
在該實例中，電鍍步驟之持續時間對於獲得厚度為10 nm之塗層為約50秒，且對於獲得厚度為40 nm之塗層為約200秒。
步驟3："熱退出" 該步驟可分成兩個子步驟：3.1. 在電鍍步驟之後，在旋轉速度為零下同時保持於電壓偏差下將經銅塗覆之陰極總成自電鍍溶液取出。該階段之持續時間為約2秒。
接著將旋轉速度增加至500轉/分鐘歷時10秒，在該最終階段中切斷陰極總成偏壓。
在電池中用去離子水進行預沖洗。
3.2. 接著將用晶種層塗覆之基材轉移至沖洗/乾燥模組中以用去離子水沖洗。
接著移除沖洗水，且接著在氮氣流下進行乾燥操作。
接著停止旋轉以移除乾燥之經塗覆基材。
在該實例中，退出步驟且尤其自電鍍溶液移除陰極總成在與形成塗層之步驟中之相同位準的電壓偏差下進行。
C.所獲得之結果
藉由應用上述實驗協定，獲得顯示極佳保形性、黏著力及電阻特徵之厚度為10 nm、20 nm及40 nm之銅層。
保形性藉由觀察掃描電子顯微鏡橫截面且比較水平表面上與垂直表面上晶種層之厚度來評估。
薄層電阻使用熟習此項技術者所熟知之"4－點"量測儀量測。
在將500 nm之厚銅層(電鍍層或填充層或厚銅或厚層)電化學沈積於晶種層上之後量測黏著力或界面能。該量測使用經由強黏合帶將漸增之垂直拉力施加於表面上直至銅層(晶種層及電鍍層)自基材分離之裝置(拉力測試系統)進行。該力之功(力乘以已剝離之層的長度)等於為使銅層自其基材分離而供給之能量。藉由將該能量除以已剝離之面積，獲得每單位面積之能量。
所量測之一些結果在下表1中給出。
實例2：根據實施本發明之第二方法將一銅晶種層沈積於一TaN障壁層上
在該實例中，根據本發明之方法用於將一銅晶種層沈積於具有高電阻之擴散障壁上。
A.裝置及設備
基材： 該實例中所使用之基材由用厚度為400 nm之矽石層塗覆之直徑為200 nm的矽晶圓組成，該矽石層本身用由ALD(原子層沈積)技術沈積之厚度為 5nm之氮化鉭(TaN)塗覆。
該組成用於積體電路之銅互連體之"雙重鑲嵌"中所使用之銅擴散障壁的TaN層具有約3500歐姆/平方之表面電阻。
接著將該晶圓切成1.5 cm寬及6 cm長之矩形片，下文中稱作"樣品"。
電鍍溶液： 該實例中所使用之溶液為水性溶液，其含有：0.3 g/l(或1.7 mM)之2,2'－聯吡啶、0.6 g/l(或2.4 mM)之CuSO4 ．5H2 O及0.3 ml/l(或3.3 mM)之吡啶，其pH值為約6。
設備： 對於該實例，使用一玻璃電池，其中引入100 ml之上述電鍍溶液。
該電池具備一具有通向兩個外殼之兩個開口的蓋子，在該兩個外殼中一方面固定一樣品固持器及其電接觸器件且另一方面固定自披鉑之鈦所形成之陽極。
將該電接觸器件及該陽極連接至能夠輸出20 V/2 A之穩壓器。
B.實驗協定
根據本發明之方法包含以下各個連續步驟。
步驟1："冷進入" 該步驟可分成兩個子步驟：1.1. 將每個樣品引入電鍍沈積電池中以使具有TaN障壁層之面與電接觸器件接觸，尚未向該點接觸器件供電。
1.2. 例如藉由浸漬，使藉由電接觸器件及基材所形成之總成(下文中稱作"陰極總成")與電鍍溶液接觸。進行該一般持續5秒或更短(例如2秒)之接觸步驟，同時仍未向該器件供電。根據根據本發明之方法之一個特定特徵，接著在未加偏壓的情況下使該陰極總成保持於電鍍溶液中歷時大於5秒(例如約30秒)之時段。
步驟2：形成銅塗層 接著加電壓偏壓至陰極總成以將電壓脈衝強加於電池上，該等電壓脈衝具有8 V至12 V(例如10 V)之最大值及介於0 V與2 V之間(例如1 V)的最小值。
在10 V下加偏壓之持續時間介於0.1秒與5秒之間(例如2秒)。
在1 V下加偏壓之持續時間介於0.15秒與7秒之間(例如3秒)。
在一個特定實施例中，由此每個電壓施加週期由在10 V下加偏壓2秒接著在1 V下加偏壓3秒組成。
在該等實驗條件下，沈積速率為約0.32奈米/週期且由此進行200個週期以獲得厚度為65 nm之銅塗層。
步驟3："熱退出" 接著在仍處於10 V之電壓偏壓下時將陰極總成自溶液垂直取出。
接著用去離子水手動沖洗每個樣本歷時30秒且用氬槍乾燥30秒。
C.所獲得之結果
在上文所定義之特定實施例中，獲得一具有0.5歐姆/平方之薄層電阻的銅晶種層。
將一銅填充層電化學沈積於該層上。
晶種層/填充層總成具有藉由實例1中所描述之技術量測之約6 J/m2 的界面能。
上述協定亦使用自用具有在200微歐姆．公分與50 000微歐姆．公分之間(意即在400歐姆/平方與100 000歐姆/平方之間)變動之高電阻率的障壁層塗覆之矽晶圓所獲得之試樣。
在保形性、黏著力及電阻方面獲得良好結果。
實例3：根據實施本發明之第三方法將一銅晶種層沈積於一Ru障壁層上
在該實例中，根據本發明之方法以將一銅晶種層沈積於一釕基擴散障壁上。
基材： 該實例中所使用之基材由用厚度為400 nm之矽石層塗覆之長度為6 cm寬度為2 cm之矽試樣組成，該矽石層本身用藉由濺鍍沈積之厚度為30 nm之釕(Ru)層塗覆。該基材之薄層電阻為7.5歐姆/平方。
該Ru層可組成在製造高級積體電路之銅互連體中之"雙重鑲嵌"結構中所使用之銅擴散障壁。
溶液： 該實例中所使用之溶液與實例1之溶液相同。
設備： 在該實施例中，使用一由兩個部分組成之玻璃電解沈積電池，意即該電池意欲含有電解溶液及一在操作位置維持各個電極的"蓋子"。
該電解沈積電池具有三個電極：－一惰性金屬(鉑)陽極；－組成陰極之用TaN/Ta層塗覆之矽試樣；及－一Ag/AgClO4 參考電極。
連接器使電極能夠電接觸，該等電極經由電線連接至一輸出10 V/2 A之穩壓器。
B.實驗協定
該實例中所使用之電鍍方法由以下各個連續步驟組成。
步驟1："冷進入" 將電鍍溶液倒入電池中。
將各個電極置放於電解池之蓋子上。
使電極與電鍍溶液相接觸。在該階段中，仍未加電偏壓至由此所形成之總成(其處於其開放電路電位下)。
在該狀態下(意即未在電偏壓下)維持該總成歷時10秒至60秒之時段(例如30秒)。
步驟2：形成銅塗層 在2 mA(或0.25 mA/cm2 )至8 mA(或1 mA/cm2 )之電流範圍內(例如6 mA(或0.75 mA/cm2 ))以恆電流模式加偏壓至陰極。
可使用以氬除氣，其使得在電池中建立某水動力動態。
該步驟之持續時間取決於晶種層之目標厚度且可由熟習此項技術者容易地確定，薄膜之生長為電路中所通過之電荷的函數。
在上述條件下，沈積速率為約33奈米/庫侖之電路中所通過之電荷。
在該實例中，電鍍步驟之持續時間為約200秒以獲得厚度為約40 nm之塗層。
步驟3："熱退出" 接著在仍施加偏壓下自溶液移除陰極。
接著將陰極斷開，且用18 MΩ之去離子水徹底沖洗，接著使用氬槍以約2 bar之氣體壓力乾燥。
C.所獲得之結果
藉由應用上述實驗協定，獲得厚度為40 nm之連續保形銅層(此在掃描電子顯微鏡中觀察到)。
該銅晶種層具有藉由實例1中所描述之方法量測之2.5歐姆/平方的薄層電阻。
實例4：根據實施本發明之第四方法將一銅晶種層沈積於一TaN/Ta障壁層上
A.裝置及設備
基材：
該實例中所使用之基材與實例1中所使用之基材相同。
電鍍溶液：
該實例中所使用之電鍍溶液為在一清潔環境(10,000等級或ISO 7)中所製備之水性(18.2 Mohm.cm之去離子水)溶液，其含有：由Oxkem所供給之0.4g/l(或2.56mM)之2,2'-聯吡啶(純度99.7%)、由Alfa Aesar所供給之0.8g/l(或3.2mM)之CuSO4 ．5H2 O(純度99.995%)，及由Aldrich所供給之0.367ml/l(或4mM)之吡啶(純度99.9%)。
製備後，在0.2μm下過濾溶液。
溶液之pH值為5.94。
設備：
該實例中所使用之設備與實例1中所使用之設備相同。
B.實驗協定
該實例中所使用之電鍍方法與實例1種所使用之電鍍方法相同。
C.所獲得之結果
藉由應用上述實驗協定，獲得顯示極佳保形性、黏著力及電阻特徵之厚度為10nm及20nm之銅層。
該層之極佳保形性特徵在圖1及圖2中說明，其表示以增強化學對比度之背向散射電子模式的橫截面圖。
使用散射量測以大刻度(0.01 mm2 )表徵溝槽上之保形性。該等量測展示在溝槽之頂部、底部及側壁上厚度為7 nm之銅層且其與由SEM橫截面所觀察到的實際厚度良好地一致。
除散射量測以外，所有表徵方法均與實例1中所使用之方法相同。
下表1給出經由實施上述實例1至4所獲得之一些結果。更精確而言，該表報導對於可變厚度之銅晶種層所獲得之薄層電阻及黏著力值(根據實例1中所指示之協定來量測)。在處理幾百歐姆/平方或幾萬歐姆/平方或甚至高達幾兆歐姆/平方之前對於薄層電阻亦觀察到類似趨勢。
為進行比較，該表亦報道藉由應用包含"熱進入"及"冷退出"之標準電鍍方法自本發明之上下文內特定使用之組合物所獲得之薄層電阻及黏著力值。
在掃描電子顯微鏡橫截面視圖上所作之觀察顯示藉由實施根據本發明之方法所獲得之銅晶種層為均一且連續的且完全滿足保形性要求。
由此所獲得之結果亦顯示根據本發明之方法尤其使產生可具有約10nm或更小之厚度且展示對擴散障壁表面之極佳黏著力的連續保形銅晶種層成為可能。
表1尤其顯示銅晶種薄膜具有比基材表面低得多的薄層電阻，晶種層越厚該薄層電阻越低。
所獲得之銅晶種層充分導電(具有充分低的薄層電阻)以允許隨後藉由習知電鍍填充，包括在銅晶種層厚度很小(諸如約10nm或更小)時。
在實施濺鍍製程之上下文中所量測之黏著力值至少等於(若不優於)由熟習此項技術者所預期之黏著力值。
因此，該等結果顯示根據本發明之方法顯然解決了所引起之技術問題。
圖1及圖2為以增強化學對比度之背向散射電子模式的橫截面圖。

Claims (30)

  1. 一種藉由電鍍用銅塗覆一基材之表面的方法，其中該表面為一銅擴散障壁層之表面，該方法包含：-一稱作"冷進入"之步驟，在該步驟中使該待塗覆之表面與一電鍍浴相接觸，同時該表面未處於電偏壓下；-一形成塗層之步驟，在該步驟中加偏壓至該表面歷時足夠長時間以形成該塗層；-一稱作"熱退出"之步驟，在該步驟中在電偏壓下該經塗覆之表面自該電鍍浴分離，且其特徵為上述電鍍浴為在溶劑中之溶液而包含：-一具有介於0.4mM與40mM之間的濃度的銅離子源；及-至少一種選自由一級脂族胺、二級脂族胺、三級脂族胺、芳族胺、氮雜環及肟所組成之群的銅錯合劑。
  2. 如請求項1之方法，其特徵在於在上述"冷進入"步驟中，該待塗覆之表面與該電鍍浴保持接觸至少5秒之時段。
  3. 如請求項1之方法，其特徵在於該銅離子源具有介於0.4mM與18mM之間之濃度。
  4. 如請求項3之方法，其特徵在於該銅離子源具有介於0.4mM與15mM之間之濃度。
  5. 如請求項1或2之方法，其特徵在於形成該塗層之上述步驟藉由以恆電流模式加偏壓來進行。
  6. 如請求項5之方法，其特徵在於形成該塗層之步驟係藉由在0.1mA/cm2 (毫安/平方公分)至5mA/cm2 之電流範圍 內以恆電流模式加偏壓來進行。
  7. 如請求項6之方法，其特徵在於形成該塗層之步驟係藉由在0.1mA/cm2 至1mA/cm2 之電流範圍內以恆電流模式加偏壓來進行。
  8. 如請求項1或2之方法，其特徵在於形成該塗層之上述步驟藉由以恆電流模式加偏壓來進行。
  9. 如請求項8之方法，其特徵在於形成該塗層之步驟係藉由施加電池電壓以使所得電池電流處於0.1mA/cm2 至5mA/cm2 範圍內之方式而以恆電流模式加偏壓來進行。
  10. 如請求項9之方法，其特徵在於形成該塗層之步驟係藉由施加電池電壓以使所得電池電流處於0.1mA/cm2 至1mA/cm2 範圍內之方式而以恆電流模式加偏壓來進行。
  11. 如請求項1或2之方法，其特徵在於形成該塗層之上述步驟藉由以脈衝模式加偏壓來進行。
  12. 如請求項11之方法，其特徵在於形成該塗層之步驟係藉由施加電壓脈衝之方式而以脈衝模式加偏壓來進行，該等電壓脈衝對應於0.1mA/cm2 至5mA/cm2 範圍內之每單位面積之最大陰極電流，且對應於0mA/cm2 至0.5mA/cm2 範圍內之每單位面積之最小陰極電流。
  13. 如請求項12之方法，其特徵在於形成該塗層之步驟係藉由施加電壓脈衝之方式而以脈衝模式加偏壓來進行，該等電壓脈衝對應於0.1mA/cm2 至1mA/cm2 範圍內之每單位面積之最大陰極電流，且對應於0mA/cm2 至0.1mA/cm2 範圍內之每單位面積之最小陰極電流。
  14. 如請求項1或2之方法，其特徵在於在該"冷進入"步驟中，該待塗覆之表面與該電鍍浴保持接觸歷時介於10秒與60秒之間的時段。
  15. 如請求項14之方法，其特徵在於在該"冷進入"步驟中，該待塗覆之表面與該電鍍浴保持接觸歷時約10至30秒之時段。
  16. 如請求項1或2之方法，其特徵在於上述基材為一在製造積體電路過程中之矽晶圓，其待塗覆之表面為一銅擴散障壁層之表面。
  17. 如請求項16之方法，其特徵在於該基材為一在製造積體電路過程中之矽晶圓，其待塗覆之表面為一基於氮化鉭/鉭(TaN/Ta)之雙層或僅氮化鉭(TaN)層。
  18. 如請求項1或2之方法，其特徵在於在該"熱退出"步驟中，在電偏壓下該經塗覆之表面自該電鍍浴退出歷時介於1秒與10秒之間的時段。
  19. 如請求項18之方法，其特徵在於在該"熱退出"步驟中，在電偏壓下該經塗覆之表面自該電鍍浴退出歷時介於約1至5秒之時段。
  20. 如請求項1或2之方法，其特徵在於在上述電鍍浴中：-銅/錯合劑莫耳比介於0.1與2.5之間；且-該組合物之pH值小於7。
  21. 如請求項20之方法，其特徵在於在該電鍍浴中：-銅/錯合劑莫耳比介於0.3與1.3之間；且-該組合物之pH值介於3.5與6.5之間。
  22. 如請求項1或2之方法，其特徵在於在上述電鍍浴中，上述溶劑係選自水及水醇混合物且該銅離子源為銅鹽。
  23. 如請求項22之方法，其特徵在於該銅鹽為硫酸銅、氯化銅、硝酸銅或醋酸銅。
  24. 如請求項23之方法，其特徵在於該銅鹽為硫酸銅。
  25. 如請求項1或2之方法，其特徵在於在上述電鍍浴中，上述銅錯合劑為選自吡啶、2,2'-聯吡啶、8-羥基喹啉硫酸鹽、1,10-菲啉、3,5-二甲基吡啶及2,2'-聯嘧啶之氮雜環。
  26. 如請求項1或2之方法，其特徵在於上述電鍍浴包括作為銅錯合劑之吡啶與2,2'-聯吡啶之混合物。
  27. 如請求項1或2之方法，其特徵在於上述電鍍浴在水溶液中包含：-具有介於0.4mM與40mM之間的濃度之硫酸銅；-作為銅錯合劑之吡啶與2,2'-聯吡啶之混合物；-銅/錯合劑的莫耳比介於0.2與0.6之間；且-該組合物之pH值小於7。
  28. 如請求項13之方法，其特徵在於該硫酸銅具有介於0.4mM與18mM之間之濃度。
  29. 如請求項28之方法，其特徵在於該硫酸銅具有介於0.4mM與15mM之間之濃度。
  30. 如請求項13之方法，其特徵在於該組合物之pH值介於3.5與6.5之間。
TW095134834A 2005-09-20 2006-09-20 藉由電鍍用金屬塗覆基材表面之方法 TWI434963B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0509572A FR2890984B1 (fr) 2005-09-20 2005-09-20 Procede d'electrodeposition destine au revetement d'une surface d'un substrat par un metal.

Publications (2)

Publication Number Publication Date
TW200728514A TW200728514A (en) 2007-08-01
TWI434963B true TWI434963B (zh) 2014-04-21

Family

ID=36282645

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095134834A TWI434963B (zh) 2005-09-20 2006-09-20 藉由電鍍用金屬塗覆基材表面之方法

Country Status (10)

Country Link
US (2) US20070062817A1 (zh)
EP (1) EP1927129B1 (zh)
JP (1) JP5689221B2 (zh)
KR (1) KR101295478B1 (zh)
CN (1) CN101263246B (zh)
CA (1) CA2622918A1 (zh)
FR (1) FR2890984B1 (zh)
IL (1) IL189662A (zh)
TW (1) TWI434963B (zh)
WO (1) WO2007034117A2 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2890984B1 (fr) * 2005-09-20 2009-03-27 Alchimer Sa Procede d'electrodeposition destine au revetement d'une surface d'un substrat par un metal.
FR2890983B1 (fr) * 2005-09-20 2007-12-14 Alchimer Sa Composition d'electrodeposition destinee au revetement d'une surface d'un substrat par un metal.
JP2009030167A (ja) * 2007-07-02 2009-02-12 Ebara Corp 基板処理方法及び基板処理装置
EP2072644A1 (en) * 2007-12-21 2009-06-24 ETH Zürich, ETH Transfer Device and method for the electrochemical deposition of chemical compounds and alloys with controlled composition and or stoichiometry
FR2930785B1 (fr) * 2008-05-05 2010-06-11 Alchimer Composition d'electrodeposition et procede de revetement d'un substrat semi-conducteur utilisant ladite composition
US7964497B2 (en) * 2008-06-27 2011-06-21 International Business Machines Corporation Structure to facilitate plating into high aspect ratio vias
US20110162701A1 (en) * 2010-01-03 2011-07-07 Claudio Truzzi Photovoltaic Cells
US20110192462A1 (en) * 2010-01-03 2011-08-11 Alchimer, S.A. Solar cells
CA2801875C (en) * 2010-06-11 2018-09-04 Alchimer Copper-electroplating composition and process for filling a cavity in a semiconductor substrate using this composition
US20120097547A1 (en) * 2010-10-25 2012-04-26 Universiteit Gent Method for Copper Electrodeposition
US8647535B2 (en) 2011-01-07 2014-02-11 International Business Machines Corporation Conductive metal and diffusion barrier seed compositions, and methods of use in semiconductor and interlevel dielectric substrates
EP2528089B1 (en) * 2011-05-23 2014-03-05 Alchimer Method for forming a vertical electrical connection in a layered semiconductor structure
JP6113154B2 (ja) * 2011-06-24 2017-04-12 エーシーエム リサーチ （シャンハイ） インコーポレーテッド 基板上に均一な金属膜を形成するための方法及び装置
FR2995912B1 (fr) * 2012-09-24 2014-10-10 Alchimer Electrolyte et procede d'electrodeposition de cuivre sur une couche barriere
US9048292B2 (en) * 2012-10-25 2015-06-02 Micron Technology, Inc. Patterning methods and methods of forming electrically conductive lines
US20140299476A1 (en) * 2013-04-09 2014-10-09 Ebara Corporation Electroplating method
US10329683B2 (en) 2016-11-03 2019-06-25 Lam Research Corporation Process for optimizing cobalt electrofill using sacrificial oxidants
FR3061601B1 (fr) * 2016-12-29 2022-12-30 Aveni Solution d'electrodeposition de cuivre et procede pour des motifs de facteur de forme eleve
CN111041533B (zh) * 2019-12-31 2021-06-29 苏州清飙科技有限公司 电镀纯钴用电镀液及其应用

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US611840A (en) * 1898-10-04 Toy puzzle
JPH01219187A (ja) 1988-02-25 1989-09-01 Ishihara Chem Co Ltd 電気銅めっき液
JP2678701B2 (ja) * 1992-02-19 1997-11-17 石原薬品 株式会社 電気銅めっき液
US5302278A (en) * 1993-02-19 1994-04-12 Learonal, Inc. Cyanide-free plating solutions for monovalent metals
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US7244677B2 (en) * 1998-02-04 2007-07-17 Semitool. Inc. Method for filling recessed micro-structures with metallization in the production of a microelectronic device
TW593731B (en) * 1998-03-20 2004-06-21 Semitool Inc Apparatus for applying a metal structure to a workpiece
JPH11269693A (ja) * 1998-03-24 1999-10-05 Japan Energy Corp 銅の成膜方法及び銅めっき液
US6309969B1 (en) * 1998-11-03 2001-10-30 The John Hopkins University Copper metallization structure and method of construction
US6123825A (en) * 1998-12-02 2000-09-26 International Business Machines Corporation Electromigration-resistant copper microstructure and process of making
JP4258011B2 (ja) * 1999-03-26 2009-04-30 石原薬品株式会社 電気銅メッキ浴及び当該メッキ浴により銅配線形成した半導体デバイス
US6551484B2 (en) * 1999-04-08 2003-04-22 Applied Materials, Inc. Reverse voltage bias for electro-chemical plating system and method
US6444110B2 (en) * 1999-05-17 2002-09-03 Shipley Company, L.L.C. Electrolytic copper plating method
US6409903B1 (en) * 1999-12-21 2002-06-25 International Business Machines Corporation Multi-step potentiostatic/galvanostatic plating control
US6491806B1 (en) * 2000-04-27 2002-12-10 Intel Corporation Electroplating bath composition
US6323121B1 (en) * 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
US20050006245A1 (en) * 2003-07-08 2005-01-13 Applied Materials, Inc. Multiple-step electrodeposition process for direct copper plating on barrier metals
JP2002146585A (ja) * 2000-11-07 2002-05-22 Kanto Chem Co Inc 電解めっき液
JP2002180259A (ja) * 2000-12-12 2002-06-26 Shipley Co Llc めっき液における金属析出促進化合物および該化合物を含むめっき液
JP4202016B2 (ja) * 2000-12-13 2008-12-24 アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ 電気めっき浴を準備する方法および関連した銅めっきプロセス
US6739881B2 (en) * 2001-05-31 2004-05-25 Trw Inc. High integration electronic assembly and method
US20030155247A1 (en) * 2002-02-19 2003-08-21 Shipley Company, L.L.C. Process for electroplating silicon wafers
US7223323B2 (en) * 2002-07-24 2007-05-29 Applied Materials, Inc. Multi-chemistry plating system
US6974531B2 (en) * 2002-10-15 2005-12-13 International Business Machines Corporation Method for electroplating on resistive substrates
US6897152B2 (en) * 2003-02-05 2005-05-24 Enthone Inc. Copper bath composition for electroless and/or electrolytic filling of vias and trenches for integrated circuit fabrication
US20040206628A1 (en) * 2003-04-18 2004-10-21 Applied Materials, Inc. Electrical bias during wafer exit from electrolyte bath
JP2004323931A (ja) * 2003-04-25 2004-11-18 Shibaura Institute Of Technology 銅メッキ溶液、銅メッキ用前処理溶液及びそれらを用いた銅メッキ膜とその形成方法
JP2004346422A (ja) * 2003-05-23 2004-12-09 Rohm & Haas Electronic Materials Llc めっき方法
US20050274622A1 (en) * 2004-06-10 2005-12-15 Zhi-Wen Sun Plating chemistry and method of single-step electroplating of copper on a barrier metal
FR2890983B1 (fr) * 2005-09-20 2007-12-14 Alchimer Sa Composition d'electrodeposition destinee au revetement d'une surface d'un substrat par un metal.
FR2890984B1 (fr) * 2005-09-20 2009-03-27 Alchimer Sa Procede d'electrodeposition destine au revetement d'une surface d'un substrat par un metal.

Also Published As

Publication number Publication date
JP2009509045A (ja) 2009-03-05
FR2890984B1 (fr) 2009-03-27
CA2622918A1 (fr) 2007-03-29
US8574418B2 (en) 2013-11-05
JP5689221B2 (ja) 2015-03-25
US20070062817A1 (en) 2007-03-22
FR2890984A1 (fr) 2007-03-23
EP1927129B1 (fr) 2019-03-13
TW200728514A (en) 2007-08-01
CN101263246A (zh) 2008-09-10
WO2007034117A2 (fr) 2007-03-29
EP1927129A2 (fr) 2008-06-04
WO2007034117A3 (fr) 2007-12-06
CN101263246B (zh) 2011-05-18
IL189662A0 (en) 2008-06-05
US20100038256A1 (en) 2010-02-18
IL189662A (en) 2012-05-31
KR101295478B1 (ko) 2013-08-09
KR20080047381A (ko) 2008-05-28

Similar Documents

Publication Publication Date Title
TWI434963B (zh) 藉由電鍍用金屬塗覆基材表面之方法
TWI418667B (zh) 用於以金屬塗覆基材表面之電鍍組合物
JP5346215B2 (ja) 半導体デバイスの製造において直接銅めっきし、かつ充填して相互配線を形成するための方法及び組成物
US8591715B2 (en) Electrodeposition composition and method for coating a semiconductor substrate using the said composition
US10472726B2 (en) Electrolyte and process for electroplating copper onto a barrier layer
JP6474410B2 (ja) 電気化学的に不活性なカチオンを含む銅電着浴
EP2580375B1 (en) Copper-electroplating composition and process for filling a cavity in a semiconductor substrate using this composition
US20070141818A1 (en) Method of depositing materials on full face of a wafer
TW201804022A (zh) 利用四甲銨之銅電鍍方法