TWI434378B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI434378B
TWI434378B TW099139012A TW99139012A TWI434378B TW I434378 B TWI434378 B TW I434378B TW 099139012 A TW099139012 A TW 099139012A TW 99139012 A TW99139012 A TW 99139012A TW I434378 B TWI434378 B TW I434378B
Authority
TW
Taiwan
Prior art keywords
conductive pattern
semiconductor device
wiring board
semiconductor
conductive
Prior art date
Application number
TW099139012A
Other languages
English (en)
Other versions
TW201123371A (en
Inventor
Takumi Ihara
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of TW201123371A publication Critical patent/TW201123371A/zh
Application granted granted Critical
Publication of TWI434378B publication Critical patent/TWI434378B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

半導體裝置及其製造方法 領域
在此討論之實施例之某一方面係有關於一半導體裝置，特別係有關於一半導體元件藉倒裝晶片安裝法與一配線板連接於其上之一半導體裝置及該半導體裝置之一製造方法。
 背景
倒裝晶片安裝法是一種被廣泛使用在半導體裝置中之技術。
在倒裝晶片安裝法中，一半導體元件安裝在一配線板之一主要表面上，一配線圖案形成在該配線板之主要表面上使得一電極墊形成於其上之該半導體元件之一表面面向該配線板之主要表面，且該電極墊藉焊料凸塊與該配線圖案連接。
利用該倒裝晶片安裝法，在該半導體元件與該配線板之間的配線距離可以縮短，且一寄生阻抗或一寄生電感的影響可以減輕。由該半導體元件所產生之熱可以透過焊料凸塊有效地散逸且傳送至該配線板。
利用該倒裝晶片安裝法，在該半導體元件安裝在該配線板上後，一底部填充樹脂被注射入該半導體元件與該配線板之間的一間隙以保護該焊料凸塊及該配線圖案且機械地支持該半導體元件，該底部填充樹脂通常使用一毛細管作用供給。因此，如在日本公開專利公報第2006-140327號所述，濕潤性與流動性極佳之一樹脂可被用來作為該底部填充樹脂以防止多數孔洞形成或該樹脂未充足地供給。
當該半導體元件安裝在一配線板上以形成一半導體裝置時，一電源電壓會因為當該半導體元件之電源電路之接通或斷路時所產生串擾而改變，該電源電壓之變化會使該半導體元件之操作不穩定。為了防止該半導體元件之不穩定操作，一電容元件可設置在一電力線及一接地線之間在該半導體元件附近。該電容元件可以是一具有大約100pF之電容及1.6×0.8mm之外部尺寸的陶瓷電容器。
這電容元件依其形狀命名為所謂一“晶片型電容元件”。
例如，當所有電晶體同時被接通時，一大負載施加至電力線，且該電源電壓減少。另一方面，當所有電晶體同時被斷路時，在該電源線中會產生一大突波。
該晶片型電容元件使該電源線之電壓變化緩和且使該電源線可供應一穩定電源電壓。
一底部填充樹脂延伸環繞該半導體元件，有具有良好流動性或良好濕潤性之一樹脂易於向外延伸的一傾向。
當該晶片型電容元件配置在該配線板上時，在避免該底部填充樹脂之膨脹的同時必須配置該晶片型電容元件遠離該半導體元件。
但是，如果該晶片型電容元件被配置遠離該半導體元件，則因由在該晶片型電容元件與該半導體元件間之一配線圖案所造成之一寄生電感或電容，一整體電氣性質劣化。
由於配置該晶片型電容元件遠離該半導體元件，該配線板之面積增加且該半導體裝置會無法迷你化。
當使用流動性及濕潤性極佳之一樹脂作為該底部填充樹脂時，被注射入一空間的底部填充樹脂流出且在該半導體元件之側邊上支持該半導體元件的一樹脂填角未充分地形成。
該半導體裝置10例之結構顯示在第1A圖及第1B圖中，第1B圖是沿一線A-A'之第1A圖之一橫截面圖。
請參閱第1A圖及第1B圖，該半導體元件12藉倒裝晶片安裝法安裝在該配線板11之一上主要表面11A上。
被注射入該配線板11與該半導體元件12之間之空間的一底部填充樹脂13在該半導體元件12覆蓋該上主要表面11A的一區域上延伸一距離L1。
該等晶片型電容元件14被配置在該配線板11之主要表面上在該半導體元件12之附近且與該半導體元件12之側緣分開等於或大於該距離L1。
另一方面，欲與外側連接之電極墊11b形成在該配線板11之一下主要表面11B上。
當該晶片型電容元件14被該底部填充樹脂13覆蓋且第1A圖及第1B圖所示之半導體裝置在該配線板11上之電極墊上形成多數焊料球之一程序或焊接一放熱部件之一程序中被加熱時，在該晶片型電容元件14之一下部份與該配線板11之間之一間隙中的焊料熔化，侵入該間隙內部而沿第2A圖所示之箭號造成一短路，或是由在該晶片型電容元件14與該底部填充樹脂13之間的一空隙鼓起以形成一焊料球15X，如第2B圖所示。
第2A圖及第2B圖顯示沿第1A圖中之一線A-A'所截取之晶片型電容元件14的橫截面圖的一部份。該晶片型電容元件14具有將成為一陶瓷電容器本體14C之一陶瓷構件及在該陶瓷電容器本體14C之各側上形成一個的電極14A與14B。電極墊11a1與11a2形成在該上主要表面11A上對應於該等電極14A與14B。
該電極14A藉一焊料15A與該電極墊11a1連接，且該電極14B藉一焊料15B與該電極墊11a2連接。形成在該配線板11中之一多配線結構在第1圖、第2A圖及第2B圖中省略。
請參閱第2A圖，一間隙或一空間形成在該晶片型電容元件14與該配線板11之上主要表面11A之間。但是，當熱處理如上述地施加於該配線板11時，該等焊料15A與15B熔化且由該晶片型電容元件14與底部填充樹脂13之間的一空隙沿第2B圖中箭號鼓起。因此，焊料延伸部份15a與15b會被分流。
請參閱第2B圖，該焊料由該底部填充樹脂13與該晶片型電容元件14之間的空隙鼓起，且形成該焊料球15X。該焊料球15X可沿該箭路鼓起，如第2B圖所示。
第2C圖是顯示該焊料球之一例的照片。第2C圖是垂直向下注視該配線板11之上主要表面11A的一平面圖。該底部填充樹脂13被加黑。
請參閱第2C圖，該底部填充樹脂之一外緣13E呈閃亮白色。這表示該熔融焊料由該底部填充樹脂之底部填充樹脂13突出，焊料球15X環繞該外緣13E形成。
如上所述，在第1A圖及第1B圖中所示之半導體裝置例中，該晶片型電容元件14配置在該底部填充樹脂13之外緣13E的外側上。因此，必須在由該半導體元件12之外緣分開等於或大於該距離L1之位置處形成該等晶片型電容元件14。該距離L1可等於或大於2mm。
當該晶片型電容元件14遠離該半導體元件12形成時，會造成因該配線之寄生電感與寄生阻抗之效應使一電氣性質劣化的一問題。
由於配置該等晶片型電容元件14遠離該半導體元件12，該配線板11之面積增加且該半導體裝置之尺寸會增加。
此外，如上所述，由於該底部填充樹脂13之高流動性，該底部填充樹脂13會流出該配線板11與該半導體元件12之間的空間。接著，利用該底部填充樹脂13機械地支持該半導體元件之一側表面會變成不足夠。
依據該等實施例之特性，一半導體裝置包括：一配線板；一半導體元件，其構形成利用倒裝晶片安裝法安裝在該配線板之一主要表面上；一第一導電圖案，其沿該半導體元件之至少一邊緣部份構形成形成在該主要表面上；一第二導電圖案，其沿該第一導電圖案且遠離該第一導電圖案構形成形成在該主要表面上；一被動元件，其構形成在該配線板之主要表面上橋接在該第一導電圖案與該第二導電圖案之間；及一樹脂層，其構形成填充在該配線板與該半導體晶片之間的一空間，其中該樹脂層在該配線板之主要表面上在該半導體元件與該第一導電圖案之間延伸。
本發明之目的及優點可藉由在以下申請專利範圍中特別指出之元件及組合了解與獲得。
應了解的是如同所主張的，前述一般性說明及以下詳細說明是示範性及說明性的且不限制本發明。
圖式簡單說明
第1A圖是一半導體裝置例之平面圖。
第1B圖是沿一線A-A'所截取之第1A圖所示之半導體裝置例的橫截面圖。
第2A圖是第1A圖及第1B圖所示之半導體裝置例之示意橫截面圖。
第2B圖是第1A圖及第1B圖所示之半導體裝置例之示意橫截面圖。
第2C圖是第1A圖及第1B圖所示之半導體裝置例之照片。
第3A圖是第一實施例之一半導體裝置的平面圖。
第3B圖是沿第3A圖之一線B-B'所截取之第一實施例之半導體裝置的橫截面圖。
第4A圖是沿第3A圖之一線C-C'所截取之第一實施例之半導體裝置的放大橫截面圖。
第4B圖是沿第3A圖之一線D-D'所截取之第一實施例之半導體裝置的放大橫截面圖。
第4C圖是沿第4A圖之一線d-d'所截取之第一實施例之半導體裝置的放大橫截面圖。
第5A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第一平面圖。
第5B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第一橫截面圖。
第6A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第二平面圖。
第6B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第二橫截面圖。
第7A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第三平面圖。
第7B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第三橫截面圖。
第8A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第四平面圖。
第8B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第四橫截面圖。
第9A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第五平面圖。
第9B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第五橫截面圖。
第10A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第六平面圖。
第10B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第六橫截面圖。
第11A圖是顯示第一實施例之一被動元件之安裝的平面圖。
第11B圖是在一焊料迴焊程序之前沿第11A圖之一線F-F'所截取之被動元件的橫截面圖。
第11C圖是在焊料迴焊程序之前沿第11A圖之線F-F'所截取之被動元件的橫截面圖。
第12圖是第一實施例之被動元件之一修改例的放大平面圖。
第13A圖是第一實施例之被動元件之修改例的平面圖。
第13B圖是第一實施例之被動元件之修改例的平面圖。
第14A圖是第一實施例之被動元件之一修改例的平面圖。
第14B圖是在第14A圖中所示之第一實施例之被動元件之修改例中使用之一多端子陶瓷電容器的立體圖。
第14C圖是第一實施例之被動元件之一修改例的平面圖。
第15A圖是用以顯示在實施第10A圖及第10B圖之製造方法後之第一實施例之半導體裝置之製造方法之半導體裝置的第七橫截面圖。
第15B圖是用以顯示在實施第10A圖及第10B圖之製造方法後之第一實施例之半導體裝置之製造方法之半導體裝置的第八橫截面圖。
第15C圖是用以顯示在實施第10A圖及第10B圖之製造方法後之第一實施例之半導體裝置之製造方法之半導體裝置的第九橫截面圖。
第16A圖顯示當一堰效應不存在時之一底部填充樹脂之濕潤性。
第16B圖顯示當一堰效應不存在時之一底部填充樹脂之濕潤性。
第16C圖是第16B圖之一方塊A的放大圖。
第17圖是第一實施例之半導體裝置之一修改例之放大橫截面圖。
第18A圖是第一實施例之半導體裝置之一修改例之平面圖。
第18B圖是第一實施例之被動元件之一修改例之平面圖。
第18C圖是沿第18A圖及第18B圖之一線G-G'所截取之第一實施例之半導體裝置之放大橫截面圖。
第18D圖是沿第18A圖之一線H-H'所截取之第18A圖所示之半導體裝置之橫截面圖。
第18E圖是沿第18B圖之一線I-I'所截取之第18A圖所示之半導體裝置之橫截面圖。
第19圖是第一實施例之一半導體裝置之一修改例之平面圖。
第20A圖是用以顯示第二實施例之半導體裝置之一製造方法之一半導體裝置的第一平面圖。
第20B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第一橫截面圖。
第21A圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第二平面圖。
第21B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第二橫截面圖。
第22A圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第三平面圖。
第22B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第三橫截面圖。
第23A圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第四平面圖。
第23B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第四橫截面圖。
第24A圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第五平面圖。
第24B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第五橫截面圖。
第25A圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第六平面圖。
第25B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第六橫截面圖。
第26A圖是第二實施例之一半導體裝置之一修改例之平面圖。
第26B圖是沿第26A圖之一線K-K'所截取之第二實施例之修改例之半導體裝置之橫截面圖。
第26C圖是沿第26A圖之一線L-L'所截取之第二實施例之修改例之半導體裝置之橫截面圖。
第27圖是第三實施例之一半導體裝置的平面圖。
第28圖是相對於第三實施例之半導體裝置之一比較例之一半導體裝置的平面圖。
第29圖是相對於第三實施例之半導體裝置之另一比較例之一半導體裝置的平面圖。
第30圖是第三實施例之一半導體裝置之一修改例之平面圖。
第31圖是第四實施例之一半導體裝置之平面圖。
第32圖是第五實施例之一半導體裝置之平面圖。
第33A圖是第六實施例之一半導體裝置之第一平面圖。
第33B圖是第六實施例之半導體裝置之第二平面圖。
第34A圖是第六實施例之一第一修改例之一半導體裝置之第一平面圖。
第34B圖是第六實施例之第一修改例之一半導體裝置之第二平面圖。
第35A圖是第六實施例之一第二修改例之一半導體裝置之第一平面圖。
第35B圖是第六實施例之第二修改例之半導體裝置之第二平面圖。
第36A圖是第六實施例之一第三修改例之一半導體裝置之第一平面圖。
第36B圖是第六實施例之第三修改例之半導體裝置之第二平面圖。
第37A圖是第36A圖及第36B圖所示之半導體裝置及該底部填充樹脂之一部份的平面圖。
第37B圖是沿第37A圖之一線M-M'所截取之第37A圖所示之半導體裝置之橫截面圖。
第37C圖是沿第37A圖之一線N-N'所截取之第37A圖所示之半導體裝置之橫截面圖。
第37D圖是沿第37A圖之一線O-O'所截取之第37A圖所示之半導體裝置之橫截面圖。
第37E圖是沿第37A圖之一線P-P'所截取之第37A圖所示之半導體裝置之橫截面圖。
第38圖是第七實施例之一半導體裝置之平面圖。
第39圖是第八實施例之一半導體裝置之平面圖。
第40A圖是第九實施例之一半導體裝置之橫截面圖。
第40B圖是第九實施例之半導體裝置之橫截面圖。
第40C圖是第十實施例之一半導體裝置之橫截面圖。
第40D圖是第十一實施例之一半導體裝置之橫截面圖。
實施例之說明
本發明之較佳實施例將參照添附圖式說明。
第一實施例
第3A圖是第一實施例之一半導體裝置20之一單一晶片結構的平面圖，第3B圖是第一實施例之半導體裝置20之單一晶片的橫截面圖，第3B圖是沿一線B-B'所截取之半導體裝置20的橫截面圖。
請參閱第3A圖與第3B圖，一半導體元件22以倒裝晶片安裝法安裝在一配線板21之一上主要表面21A上。由例如一焊料製成之一第一導電圖案25形成為以多數圈包圍一區域21M，該區域21M包括一被該半導體元件22佔據之區域(C4)。由例如一焊料製成之一第二導電圖案26形成在該第一導電圖案25外側以環繞該第一導電圖案25許多圈。
如稍後所述，該第一導電圖案25具有作為一用以堵截底部填充樹脂23之堰的作用，該底部填充樹脂23填充在該配線板21之主要表面與該半導體元件22之間的空間。該底部填充樹脂23被防止延伸至被該第一導電圖案25劃分出來之安裝區域21M外側。
此外，該半導體裝置20包括許多晶片型電容元件24，該等晶片型電容元件24環繞該半導體元件22且橋接在該第一導電圖案25與該第二導電圖案26之間。
另一方面，欲與外側連接之許多電極墊21b形成在該配線板21之一下主要表面21B上。
由於該第一導電圖案25在本發明之半導體裝置20中具有作為用以堵截底部填充樹脂23之堰的作用，所以當在該半導體元件22與該第一導電圖案25之間的一距離L2被縮短成如L2<L1以配置該第一導電圖案25在該半導體元件22附近時，可以將在該半導體元件22封圍在該半導體元件22之佔據區域C4附近。因此，可以防止底部填充樹脂23流出該配線板21與該半導體元件22之間的間隙。此外，利用該底部填充樹脂23不足以支持該半導體元件22是可避免的。
此外，可以配置該等晶片型電容元件24緊接該安裝區域21M外側。如此，可以防止上述寄生電感與寄生電容增加及該半導體裝置20之電氣性質之劣化。
另外，藉減少該距離L2，在被該底部填充樹脂覆蓋之該配線板21之表面上，除了該晶片型電容元件24以外，亦可以配置各種被動與主動元件。因此，可改善使用基板之效率。
第4A圖是沿一線C-C'所截取之第3A圖所示之半導體裝置20的放大橫截面圖，第4B圖是沿一線D-D'所截取之第3A圖所示之半導體裝置20的放大橫截面圖。
請參閱第4A圖，一內部配線21V形成在該配線板21上，該內部配線21V包括一電源圖案21V1及一定位在該電源圖案21V1下方之電源圖案21V2。該等電源圖案21V1與21V2之其中一者連接一電力端子(圖未示)且另一電源圖案連接一接地端子(圖未示)。
該等電極墊21a在該區域C4中配置成如一矩陣，該區域C4被在該配線板21之上主要表面21A上之半導體元件22佔據。成形為如一矩陣且形成在該半導體元件22之電路面22A上的多數焊料凸塊22a連接該等電極墊21a，多數通路柱塞21v1由該等電源圖案21V1延伸至對應之電極墊21a。一電源電壓或一接地電位由該電源圖案21v1供應，多數通路柱塞21v2由該等電源圖案21V2延伸至對應之電極墊21a。當該電源電壓供應至該電源圖案21V1時，該接地電位供應至該等電源圖案21V2。當該接地電位供應至該電源圖案21V1時，該電源電壓供應至電源圖案21V2。此時，由該電源圖案21V2延伸之通路柱塞21v2在形成於該電源圖案21V1內側形成之一開口內延伸以藉此防止短路。
第4C圖是沿一線D-D'所截取之第4A圖之橫截面圖。
請參閱第4A圖，電極墊25A對應於在該配線板21之上主要表面21A上之第一導電圖案25形成以環繞該安裝區域21M，電極墊26A對應於在該配線板21之上主要表面21A上之第二導電圖案26以環繞該等電極墊25A。該電源電壓或接地電位由該電源圖案21V1及該通孔柱塞21v1供應至該電極墊25A及該第一導電圖案25，該電源電壓或接地電位由該電源圖案21V2及該通路柱塞21v2供應至該電極墊26A及該第二導電圖案26。
請參閱第4A圖，具有一內部結構之一晶片型電容元件24配置成橋接在該電極墊25A與該電極墊26A之間，在該內部結構中，一陶瓷電容器本體24C及電容器電極24c與24d藉將該陶瓷電容器本體24C置於這些電容器電極之間面向。該電容器電極24c透過對應電極墊24A連接該電極墊25A，及形成該第一導電圖案25之焊料圖案。該電容器電極24d透過對應電極墊24B連接該電極墊26A，及形成該第二導電圖案26之焊料圖案。該晶片型電容元件24可以是由Murata Manufacturing Co.,Ltd.購得之一LLL系列。
請參閱第4B圖所示之結構，不包括該晶片型電容元件24。該第一導電圖案25之焊料圖案形成在該等電極墊25A上，該第一導電圖案26之焊料圖案形成在該電極墊26A上。
在第4A圖及第4B圖所示之結構中，該第一導電圖案25之焊料圖案及該第二導電圖案26之焊料圖案由該配線板21之上主要表面21A向上升起。特別地，形成該第一導電圖案25之焊料圖案具有作為用以堵截該底部填充樹脂23之延伸之堰的功能。
該第一導電圖案25及該第二導電圖案26之向上升起焊料圖案的較佳高度隨著該底部填充樹脂23與該焊料圖案之間的濕潤性改變。例如，當使用由Ablestik Laboratories製造之UF8802F作為該底部填充樹脂23時，最好設定80μm為該較佳高度。當該向上升起焊料圖案之高度是100μm時，該向上升起焊料圖案充分地具有作為用以堵截一般底部填充樹脂之延伸之堰的功能。
依據第一實施例，該底部填充樹脂23之延伸被該第一導電圖案25阻止。因此，如晶片型電容元件24之被動元件不會被該底部填充樹脂23覆蓋。即使當在該配線板21之下主要表面21B上形成該等焊料凸塊中提供一熱處理時，亦可防止當該熔融焊料鼓起時產生之該等焊料球的形成及由該等焊料球所造成之短路。
第3A圖及第3B圖所示之半導體裝置20之一製造方法顯示在第5A圖及第5B圖至第10A圖及第10B圖中。
請參閱第5A圖及第5B圖，電極墊21a配置成如一矩陣且形成在該配線板21上方之半導體元件之佔據區域C4上，對應於在該半導體元件22之電路面22A上的焊料凸塊22a。該等電極墊26A形成在該第二導電圖案26形成在該等電極墊25A外側之一位置處以便環繞該等電極墊25A。在第5A圖中及在第6B圖與第7B圖至第10B圖中所示之電極墊21a形成包括小電極墊之一連續電極圖案，如第5A圖所示。為了容易顯示，如第5A圖所示之連續電極墊未特別顯示。
請參閱第6A圖及第6B圖，一焊料糊之圖案25B與26B被印刷在該等電極墊25A與26A上。
請參閱第7A圖及第7B圖，該等晶片型電容元件24被配置成橋接在該等圖案25B與26B之間。接著，該等圖案25B與26B被熔化以藉此與一所需數目一樣多地安裝該等晶片型電容元件24。
該晶片型電容元件24之安裝在稍後詳細說明。
藉熔化該焊料糊之圖案25B與26B，該第一導電圖案25及該第二導電圖案26對應於在該配線板21上之電極墊25A與26A形成。
請參閱第8A圖及第8B圖，該半導體元件22利用倒裝晶片安裝法安裝在該配線板21上，形成在該半導體元件22之電路面22A上的焊料凸塊22a連接在該配線板21上之對應電極墊21a。
請參閱第9A圖及第9B圖，該底部填充樹脂23被一使用一毛細管作用之分配器31供給至該配線板21與該半導體元件22之間的空間中。
在第9A圖及第9B圖所示之程序中，該分配器31之末端定位在該第一導電圖案25內側且接著供給該底部填充樹脂23。
如此，所供給之底部填充樹脂23被硬化。
請參閱第10A圖及第10B圖，在必要時，該等焊料凸塊可形成在配線板21之下主要表面上之電極墊21b上。具有這結構之半導體裝置20可作為一產品運送給購買者。
就第一實施例而言，由該分配器31供給之底部填充樹脂23被具有作為用以堵截該底部填充樹脂23之堰之功能的第一導電圖案25攔阻，且該底部填充樹脂23不會延伸至第5a圖所示之該安裝區域21M之外側。
第11A圖至第11C圖顯示安裝第7A圖及第7B圖所示晶片型電容元件24之一程序。
第11B圖及第11C圖是沿一線F-F'所截取之第11A圖之橫截面圖。
第11B圖顯示當該等焊料圖案未被熔化時欲成為該第一導電圖案25及該第二導電圖案26之焊料圖案，第11C圖顯示在該等焊料圖案熔化後之焊料圖案。請參閱第11B圖及第11C圖，形成在該陶瓷本體24C內側之電容器電極24c與24d未顯示。
請參閱第11A圖及第11B圖，該等晶片型電容元件24安裝成使得等電極24A與24B接觸欲成為該第一導電圖案25及該第二導電圖案26之焊料糊圖案25B與26B。藉熔化該等焊料糊圖案25B與26B，該等熔融焊料糊上升同時覆蓋該等電極24A與24B。因此，該晶片型電容元件24安裝成如第11C圖所示。
如果當該等焊料圖案熔化時該等電極墊25A與26A之寬度與長度不同，則熔融焊料之表面張力會不平衡。又，該晶片型電容元件24可能會上升而造成如一所謂墓碑效應(tombstone effect)或曼哈頓效應(Manhattan effect)。因為在第一實施例中該等電極墊25A與26A及該等第一與第二導電圖案25與26實質對稱地形成，所以失敗不會發生。
請參閱第11A圖，與真正尺寸不同，所顯示之該等導電圖案25與26之寬度比該等電極墊25A與25B之寬度窄以便暴露該等電極墊25A與25B。該等電極墊25A與26A之表面可實際上被該等焊料糊25B與26B覆蓋。
就第一實施例而言，該第一導電圖案25及該第二導電圖案26對稱地形成為實質上相同。因此，可以避免或抑制所謂墓碑效應在如該等晶片型電容元件24等被動元件中發生。因此，可改善該半導體裝置之產率。
在第11A圖至第11C圖所示之第一實施例中，該等電極墊25A與26A形成為具有足夠寬度使得該等晶片型電容元件24安裝在多數任意位置中。在第12圖所示之第一實施例中，該等電極墊25A與25B之寬度可在該晶片型電容元件24之形成位置25AW與26AW處增加且在其他位置處最小化，只要該等焊料圖案具有作為該堰之功能即可。
在這情形中，欲成為該等第一與第二導電圖案25與26之焊料圖案在該等形成位置25AW與26AW處變成寬焊料圖案25W與26W。該晶片型電容元件24被牢固地焊接在該等寬焊料圖案25W與26W處，該晶片型電容元件24之相鄰形成位置25AW僅藉窄導電圖案25連接，該晶片型電容元件24之相鄰形成位置26AW僅藉窄導電圖案26連接。
上述結構使該等晶片型電容元件24之形成位置之間產生一由該熔融焊料之表面張力差所造成的干涉。即使兩晶片型電容元件24被緊密地配置，亦可抑制所謂墓碑效應。
換言之，利用第12圖所示之結構，可以在該半導體元件22之周邊緊密地配置許多晶片型電容元件24。
第13A圖及第13B圖顯示第一實施例之一修改例之半導體裝置20A與20B。
如上所述，該半導體元件22在該配線板21上被該第一導電圖案25及該第二導電圖案26雙重地環繞。該等晶片型電容元件24環繞該半導體元件22且被安裝成橋接在該導電圖案25與該導電圖案26之間。
請參閱第9A圖及9B圖，當該底部填充樹脂23由該分配器31供給且該分配器31與已安裝之晶片型電容元件24干涉時，可以將該晶片型電容元件適當地配置在該分配器31不會與該晶片型電容元件24干涉之一位置處。
例如，在第13A圖所示之半導體裝置20A的例子中，該分配器31如一箭號所示地沿著該半導體元件22之右緣移動。該等晶片型電容元件241與242被配置在該分配器31之移動範圍以外的一位置處，在該分配器31與該等晶片型電容元件24之間沒有干涉。
在第13B圖所示之半導體裝置20B的例子中，該分配器31如一箭號所示地藉由該右緣至該上緣繞過一上右角落移動。該等晶片型電容元件243與244被集合地配置在該半導體元件22之上左角落附近，該等晶片型電容元件245與246被集合地配置在該半導體元件22之下右角落附近。
就第一實施例之修改例而言，該第一導電圖案25環繞該半導體元件22之安裝區域。因此，配置如該等晶片型電容元件24等之被動元件的自由度增加，且該等被動元件可以被配置同時在該半導體元件22安裝時避開該底部填充樹脂23之一供給位置。因此，可以避免用於供給該底部填充樹脂之分配器31與該等被動元件干涉。
比較起來，在第1A圖所示之半導體裝置10例中，一分配器會與該晶片型電容元件14干涉。在這例子中，使用該分配器供給該底部填充樹脂13之位置受到限制。
當該等晶片型電容元件24被集合地配置時，即使該導電圖案25及該導電圖案26被對稱地配置，在該等晶片型電容元件24中亦容易發生所謂墓碑效應。
在這例子中，藉由減少在例如晶片型電容元件243之晶片型電容元件與例如晶片型電容元件244之晶片型電容元件之間之該等導電圖案25與26之焊料圖案的寬度，如第12圖所示，可減少該熔融焊料之干涉。
第一實施例之半導體裝置20利用該第一導電圖案25阻擋該底部填充樹脂23之延伸，因此在該配線板21上被一延伸底部填充樹脂覆蓋的一區域不會出現在該導電圖案26之外側，如第14A圖所示。例如具有其中端子34a與34b沿著陶瓷本體34c之側緣部份交替地配置之一.多端子結構之晶片型電容元件等被動元件可配置在該導電圖案26外側之區域中，如第14B圖所示。例如DRAM35等主動元件可配置在該導電圖案26外側之區域中，如第14C圖所示。
又，可改善該配線板之表面的使用效率，且可進一步改善該半導體裝置之功能。
在具有該多端子結構之晶片型電容元件34的例子中，當該導電圖案26外側之區域被該底部填充樹脂23覆蓋時，會發生有關以上第2A圖至第2C圖所示之問題。因此，第14A圖所示之結構僅可在一安裝板(配線板)21之尺寸增加時實現。
在第14C圖所示之DRAM35的例子中，由於在該DRAM35中之熱有限，所以該DRAM35可以在最終程序中安裝。如果該底部填充樹脂覆蓋用於該DRAM35之安裝墊，則無法安裝該等DRAM35。
換言之，第14C圖所示之結構在不增加該安裝板(配線板)21之尺寸的情形下無法實現。
在第一實施例中，第14A圖或第14C圖所示之結構可以在不增加該配線板21之尺寸的情形下輕易地實現。
特別地，在第14C圖所示之結構中例如該DRAM之記憶元件與該半導體元件22安裝在一起以藉此在封裝體中形成一緊緻系統。
在第10A圖及第10B圖所示之半導體裝置20上進一步實施之該等程序係顯示在第15A圖至第15C圖中。
請參閱第15A圖，使用分配器37將該半導體元件22之一背面，即，上面塗布在一晶片背面結合層36中以進一步形成該半導體裝置20。如第15B圖所示，由如AlSiC等熱傳導合金製成之一密封構件38配置在該配線板21上以便與在該半導體元件22之背面上的結合層36接合。
具有用以收納被一接合部份38A環繞之半導體元件22之一空間的密封構件38在該接合部份38A處藉該結合層39與該配線板21之一上主要表面21A結合。
第15A圖或第15B圖所示之第一實施例之半導體裝置20可作為一產品運送給購買者。
在必要時，該等焊料凸塊21c可形成在該下主要表面21B上之外連接電極墊21b(見第3B圖)上。如上述般形成之半導體裝置20可作為一產品運送給購買者。
在包括第15B圖或第15C圖所示之一配線板21及設置在該配線板21上方之一密封構件38的一半導體裝置中，該配線板21會由於該配線板21與該密封構件38之熱膨脹係數間的一差異而彎曲。
該彎曲量會隨著距離該中心板之一距離增加而更增加。
當該彎曲發生在配線板21中時，有發生電氣連接之可靠性降低之問題。
相反地，由於在該配線板21上之底部填充樹脂23的延伸被該導電圖案25之一堰作用阻擋，所以變成可在相對該配線板21之一外周緣21e(見第17圖)於該配線板21稍內側之一位置處，接合該密封構件38與該配線板21之上主要表面21A。因此，在該半導體元件22產生熱時可由於熱緩和該配線板21之彎曲。
第16A圖是當未設置該等導電圖案25與26時，該配線板21之表面上之底部填充樹脂23之延伸的照片。第16B圖是當設置有該等導電圖案25與26時，該配線板21之表面上之底部填充樹脂23之延伸的照片。
請參閱第16A圖及第16B圖，該半導體元件22未真正地安裝。該底部填充樹脂23由該分配器供給至且形成在該佔據區域C4上，該佔據區域C4被在第9A圖與第9B圖所示之該配線板21上之半導體元件22適度地佔據。
使用例如由Nagase ChemteX公司製造之產品編號T693/R1000 UFR108F10的底部填充樹脂23作為該底部填充樹脂23。該底部填充樹脂23被加熱至70℃(度C)且被供給至該佔據區域C4中。
請參閱第16A圖及第16B圖，當未設置該等導電圖案25與26時，該底部填充樹脂23延伸至該配線板21上之半導體元件22之佔據區域C4外側且覆蓋例如被配置成環繞該半導體元件22之晶片型電容元件24的被動元件。
相反地，當設置有第一實施例之導電圖案25與26時，該底部填充樹脂23之延伸被阻止且例如該等晶片型電容元件24之被動元件不被該底部填充樹脂23覆蓋。
第16C圖是第16B圖中之一矩形框之放大照片。
請參閱第16C圖，該底部填充樹脂23藉該導電圖案25防止延伸。因此，可確認的是該導電圖案25實現一預定堰作用。
該底部填充樹脂不限於環氧樹脂，且可應用在表1至1中所示之各種樹脂。
表1顯示在經由第9A圖與第9B圖所示之該等分配器供給樹脂時所使用之階段溫度及對應之固化條件。
第一實施例之一修改例之半導體裝置20C顯示在第17圖中。
請參閱修改例之第17圖，相較於第15C圖所示之結構，一密封構件38之一接合部份38A沿一箭號形成在一外緣38e內側之一位置處。
就用該結構，該接合部份38A形成在相對該配線板21之一外緣21e朝該配線板21之中央的位置處。
藉在該配線板21之外緣21e內側之一位置處結合該密封構件38與該配線板21，可以解決由在該密封構件38與該配線板21間之熱膨脹係數之差異所造成之彎曲的問題。
因為用以接合該密封構件38之接合部份38A之一區域被固定連結在該配線板21之表面上，所以使這結構可以被使用。由於例如晶片型電容元件24之被動元件因利用該導電圖案25防止該底部填充樹脂23之延伸而被配置成緊靠該半導體元件22之安裝區域22M，所以可獲得該區域。
第18A圖及第18B圖顯示第一實施例之半導體裝置之其他修改例的半導體裝置20D與20E，第18C圖是沿一線G-G'所截取之第18A圖的橫截面圖，第18D圖是沿一線H-H'所截取之第18A圖的橫截面圖，第18E圖是沿一線I-I'所截取之第18B圖的橫截面圖。
請參閱該修改例之第18A圖，該等導電圖案25與26之部份彎曲且在其中設置有該等晶片型電容元件24之部份處朝該半導體元件22之佔據區域C4逐漸移動。因此，該等晶片型電容元件24可設置在緊靠該半導體元件22處，如第18C圖所示。
藉此，可將在該半導體元件22與該晶片型電容元件24之間的一距離減至最小。因此，在該半導體元件22與該晶片型電容元件24之間之一配線的一寄生電感或一寄生電容減少以藉此進一步改善該半導體裝置之電氣性質。
在第18A圖所示之修改例中，該等導電圖案25與26在該等晶片型電容元件24之形成區域以外的一區域上遠離該半導體元件22形成，如第18D圖所示。
在第9A圖及第9B圖所示之底部填充樹脂之供給程序中，該底部填充樹脂23可以使用該分配器31由第18A圖中之箭號A至D所示之任一位置供給。
在第18B圖所示之結構中，該等導電圖案25與26以直角彎曲，且該底部填充樹脂23可以類似於第18A圖所示之結構的方式由第18A圖中之箭號A至D所示之任一位置供給。由於該等導電圖案25與26以直角彎曲，所以相較於第18A圖之結構，在該等晶片型電容元件24之形成區域以外的區域上選擇該分配器31之供給位置的自由度增加，如第18E圖所示。
請參閱該等修改例之第18A圖及第18B圖，該厚底部填充樹脂層23形成在熱應力容易集中於其上之該半導體元件22的角落部份。因此，改善該半導體裝置之整體機械與電氣穩定性及可靠性。由此觀點來看，由於支持該半導體元件22之底部填充樹脂23的量可以在半導體元件22之角落中增加，所以第18A圖之結構比第18B圖之結構更佳。
由於在第18A圖中所示之該等彎曲之導電圖案25與26互相平行，可以在多數任意位置處配置許多晶片型電容元件24，如第18A圖所示。
第19圖顯示第一實施例之另一修改例之一半導體裝置20F。
請參閱第19圖，可以形成該外導電圖案26以便在該等晶片型電容元件24之間歇形成區域以外存在。
第二實施例
一半導體裝置40之製造方法顯示在第20A圖及第20B圖至第25A圖及第25B圖中。第20B圖至第25B圖是沿一線J-J'所截取之第22A圖所示之半導體裝置40的橫截面圖。相同之參考符號被用於對應上述部份之部份且省略這些部份之說明。
第20A圖及第20B圖至第25A圖及第25B圖中所示之程序與第5A圖及第5B圖至第7A圖及第7B圖中所示之程序相同。如第22A圖及第22B圖中所示，一第一導電圖案25及一第二導電圖案26藉多數焊料圖案形成以在一配線板21之一上主要表面21A上環繞第20A圖所示之一安裝區域21M。
請參閱第22A圖及第22B圖，多數晶片型電容元件24安裝在該等導電圖案25與26之間。
請參閱一第二實施例之第23A圖及第23B圖，與一預定量一樣多之一底部填充樹脂43被供給至一佔據區域C4，在該佔據區域C4上，多數電極墊之陣列使用一分配器31形成在上主要表面21A上。
然後，如第24A圖及第24B圖所示，該半導體元件22藉倒裝晶片安裝法安裝在該電極墊21a上。因此，如己二酸、丁二酸、及戊酸酐等助熔劑(活性成分)被添加至該底部填充樹脂43以促進在凸塊電極與電極墊21a之間的接合。該預定量之底部填充樹脂43是足以填充在該半導體元件22與該上主要表面21A之間之一間隙及當該半導體元件22藉倒裝晶片安裝法安裝在該配線板21之上主要表面21A上時形成支持該半導體元件22之側壁面之一填角之一底部填充樹脂43的量。
在第二實施例中，該底部填充樹脂43藉該導電圖案25之一堰作用而被防止延伸超出該導電圖案25。
此外，該底部填充樹脂43在第24A圖與第24B圖所示之狀態下硬化。因此，可獲得第25A圖與第25B圖所示之半導體裝置40。
就第二實施例而言，該底部填充樹脂43不會在如第9A圖及第9B圖所示地安裝該半導體元件22之後供給。如在第26A圖至第26C圖所示之第二實施例之一修改例中所示，該導電圖案25可形成為與該半導體元件22之外周緣接觸。
第26B圖與第26C圖是沿線K-K'及L-L'所截取之第26A圖之橫截面圖，相同之參考符號被用於對應上述部份之部份且省略這些部份之說明。
藉形成該導電圖案25為接觸該半導體元件22之外周緣或在其附近，該晶片型電容元件24可以配置成接觸該半導體元件22之外周緣或在其附近。又，可以進一步抑制在該半導體元件22與該晶片型電容元件24之間之配線的一寄生電感或一寄生電容。此外，可進一步改善該半導體裝置40之一電氣性質。
以一類似於第一實施例之方式，藉對第25A圖與第25B圖所示之半導體裝置40或第26A圖與第26B圖所示之半導體裝置40A提供第15A圖至第15C圖所示之程序，可形成該等密封樹脂構件38及焊料凸塊21。
類似第一實施例，在第二實施例中可進行各種修改。
第三實施例
第三實施例之一半導體裝置之結構可防止在一配線板上之一底部填充樹脂的延伸。因此，該結構可有效地應用於其中大量半導體元件被緊密地安裝在一單一配線板上的一多晶片模組。
第三實施例之半導體裝置60之結構顯示在第27圖中。
請參閱第27圖，各包括一單一半導體元件22之多數半導體裝置元件61A至61D如一矩陣地配置在一配線板21上。該等多數半導體裝置元件61A至61D可以是第一實施例之半導體裝置20至20F及第二實施例之半導體裝置40與40A之任何一個。
在第27圖所示之結構中，例如多數晶片型電容元件24之被動元件可配置在上下方向或左右方向上互相相鄰之一對半導體晶片之間。因此，在具有該等多晶片模組之半導體裝置中可確保極佳電氣性質。
相反地，如果該等半導體裝置元件61A至61D沒有該等導電圖案25與26，則該底部填充樹脂23會由該半導體元件22延伸出來，如第28或29圖所示。在這情形中，例如晶片型電容元件24之被動元件可以被配置在該配線板21上同時環繞該等多數半導體元件。又，在該配線板21上無法配置一足夠數目之晶片型電容元件24，因此未充份地穩定電氣性質。
請參閱第28圖及第29圖，為了方便，使用與第27圖中者相同之參考符號。第28圖及第29圖未顯示第三實施例之半導體裝置亦未顯示第三實施例之一修改例。
第30圖是作為第28圖所示之半導體裝置60之一修改例之具有一多晶片結構之一半導體裝置60A的平面圖。
請參閱第三實施例之修改例之第30圖，上、下、右與左配置之半導體裝置元件61A、61B、61C與61D共同地使用一外導電圖案26。利用這結構，可減少在一配線板21上之半導體裝置元件61A至61D之一佔據區域。
第四實施例
第一至第三實施例之半導體裝置的結構可應用於使用多數不同電源電壓之例子。
依據第四實施例之一半導體裝置80顯示在第31圖中。
相同之參考符號被用於對應上述部份之部份且省略這些部份之說明。
請參閱第31圖，一導電圖案261形成在一配線板21上以環繞一導電圖案25，而不是第一至第三實施例之導電圖案26。此外，另一導電圖案262形成在該導電圖案261外側以環繞該導電圖案261。另外，另一導電圖案263形成在該導電圖案262外側以環繞該導電圖案262。又，另一導電圖案264形成在該導電圖案263外側以環繞該導電圖案263。
如上所述，該等導電圖案261至264同心地形成同時環繞該導電圖案25。
就第四實施例而言，當一電源電壓1(電源1，以下稱為PS1)被供應至該導電圖案25時，一接地電位(GND)被供應至該導電圖案261，一電源電壓2(電源2，以下稱為PS2)被供應至該導電圖案262，一接地電位(接地，以下稱為GND)被供應至該導電圖案263，且第三電源電壓(電源3，以下稱為PS3)被供應至該導電圖案264。
該電源電壓1、該電源電壓2、該電源電壓3、及該接地電位使用在第4A圖及第4B圖所示之配線板21中之一配線圖案21V施加至該等導電圖案25、261、262、263與264。
當該接地電位施加至該導電圖案25時，該電源電壓1(PS1)可被施加至導電圖案261，該接地電位(GND)可施加至該導電圖案262，該電源電壓2(PS2)可被施加至該導電圖案263，且該接地電位(GND)可施加至該導電圖案264。在這例子中，施加兩種電源電壓。
就第四實施例而言，藉在該導電圖案25與該導電圖案261之間，在該導電圖案261與該導電圖案262之間，在該導電圖案262與該導電圖案263之間，及在該導電圖案263與該導電圖案264之間橋接，提供例如多數晶片型電容元件24之被動元件。
第五實施例
使用多數電源電壓之第五實施例之一半導體裝置100顯示在第32圖中。
該半導體裝置100構形成類似第一圖之半導體裝置20且更包括具有如第14B圖所示之多端子結構之多數陶瓷電容器，該等陶瓷電容器配置在該半導體元件22之右與左側之對稱位置且在該導電圖案外側。
就第五實施例而言，該電源電壓1(PS1)及該接地電位(GND)之其中一者以一類似於該半導體裝置20之方式施加至該導電圖案25，該電源電壓1(PS1)及該接地電位(GND)之另一者施加至該導電圖案26。第32圖所示之陶瓷電容器34可以是具有分別透過端子34a與34b施加之電源電壓1(PS1)及接地電位(GND)的一電容器341，具有分別透過端子34a與34b施加之電源電壓2(PS2)及接地電位(GND)的一電容器342，及具有分別透過端子34a與34b施加之電源電壓3(PS2)及接地電位(GND)的一電容器343。如上所述，該等解耦電容器34具有該電源電壓1、該電源電壓2、及該電源電壓3以穩定該半導體裝置100之功能與該電源電壓1、該電源電壓2、及該電源電壓3。
請參考第五實施例之半導體裝置100，具有類似於第一實施例之晶片型電容元件24之兩端子結構之陶瓷電容器被配置在該半導體元件22之右與左側之對稱位置且在該等導電圖案外側。第32圖所示之多數陶瓷電容器44可以是具有所施加之電源電壓1(PS1)及接地電位(GND)的一電容器441，具有所施加之電源電壓2(PS2)及接地電位(GND)的一電容器442，及具有所施加之電源電壓3(PS2)及接地電位(GND)的一電容器443。該電源電壓1、該電源電壓2、及該電源電壓3在該半導體裝置100中被進一步穩定。
第六實施例
具有多數電源電壓(該電源電壓1及該電源電壓2)之第六實施例之半導體裝置200的一部份顯示在第33A圖及第33B圖中。
請參閱第33A圖，晶片型電容元件53A與53B尚未安裝。請參閱第33B圖，晶片型電容元件53A與53B被安裝。相同之參考符號被用於對應上述部份之部份且省略這些部份之說明。
請參閱第33A圖，該等導電圖案25與26具有該接地電位(GND)。一切口25a形成在該配線板21上以置入一電極墊45a以便在該導電圖案25中施加該電源電壓1(PS1)，一切口25b形成在該配線板21上以置入一電極墊45b以便在該導電圖案25中施加該電源電壓2(PS2)。以一類似之方式，一切口26a形成在該配線板21上以置入一電極墊46a以便在該導電圖案26中施加該電源電壓1(PS1)，一切口26b形成在該配線板21上以置入一電極墊46b以便在該導電圖案26中施加該電源電壓2(PS2)。雖然未顯示，但是該導電圖案25具有作為用以堵截該底部填充樹脂23在該半導體元件22下方之堰的功能。
在第六實施例中，在該導電圖案25中之切口25a及在該導電圖案26之切口26a在該等導電圖案25與26之縱向上交替地配置。與這結構相關地，該等電極墊45a及該等電極墊46a在該等導電圖案25與26之縱向上交替地配置。以一類似之方式，在該導電圖案25中之切口25b及在該第二導電圖案26之切口26b在該等導電圖案25與26之縱向上交替地配置。與這結構相關地，該等電極墊45b及該等電極墊46b在該等導電圖案25與26之縱向上交替地配置。
請參閱第33B圖，具有該等多端子1至8之陶瓷電容器在該配線板21上安裝成為該等晶片型電容元件53A與53B。更詳而言之，該晶片型電容元件53A之端子1與3連接該等電極墊45a，該晶片型電容元件53A之端子6與8連接該等電極墊46a，該晶片型電容元件53A之端子2與4連接該導電圖案25，且該晶片型電容元件53A之端子5與7連接該導電圖案26。此外，該晶片型電容元件53B之端子1與3連接該等電極墊45b，該晶片型電容元件53B之端子6與8連接該等電極墊46b，該晶片型電容元件53A之端子2與4連接該導電圖案25，且該晶片型電容元件53A之端子5與7連接該導電圖案26。
換言之，請參閱第33A圖及第33B圖，該等電極墊45a與46a形成在對應於具有該等多端子之晶片型電容元件53A之端子的多數位置，且該等電極墊45b與46b形成在對應於具有該等多端子之晶片型電容元件53B之端子的多數位置。
具有該等多晶片結構之晶片型電容元件53A與53B的一例子是由Murata Manufacturing Co.,Ltd.製造之一LLA系列。
利用這結構，該晶片型電容元件53A與用於該電源電壓1之電源線連接且該晶片型電容元件53B與用於該電源電壓2之電源線連接，以藉此有效地且獨立地吸收該等電源電壓1與2之電壓變化。
請參閱第33A圖及第33B圖，當該電源電壓1及該電源電壓2相等時，實現使用一單一電源電壓之半導體裝置。
第34A圖及第34B圖顯示第33A圖及第33B圖所示之第六實施例之修改例1。
請參閱第34A圖，除了該等電極墊45a、45b、46a與46b以外，用以供應一接地電位之一電極墊47a及用以供應一電源電壓1(PS1)之一電極墊47b形成該等導電圖案25與26之間。此外，用以供應一接地電位之一電極墊47c及用以供應一電源電壓2(PS2)之一電極墊47d形成該等導電圖案25與26之間。
在第六實施例中，在該導電圖案25中之切口25a及在該導電圖案26之切口26a在該等導電圖案25與26之縱向上對稱地配置。與這結構相關地，該等電極墊45a與該等電極墊46a在該等導電圖案25與26之縱向上對稱地配置。以一類似之方式，在該導電圖案25中之切口25b及在該第二導電圖案26之切口26b在該等導電圖案25與26之縱向上對稱地配置。與這結構相關地，該等電極墊45b與該等電極墊46b在該等導電圖案25與26之縱向上對稱地配置。
第34B圖顯示具有多端子1-10之陶瓷電容器53C與53D安裝在第34A圖所示之電極墊45a、45b、46a、46b、47a與47b上的狀態。
請參閱修改例1之第34B圖，藉由連接端子1與3至該等電極墊45a，連接該等端子5與7至該等電極墊46a，連接該等端子2與4至該導電圖案25，連接該等端子6與8至該導電圖案26，且一端子9連接至該等電極墊47a，且一端子10連接至該電極墊47b，該晶片型電容元件53C被安裝在該配線板上。此外，在修改例1中，藉由連接端子1與3至該等電極墊45b，連接該等端子5與7至該等電極墊46b，連接該等端子2與4至該導電圖案25，連接該等端子6與8至該導電圖案26，且一端子9連接至該等電極墊47c，且一端子10連接至該電極墊47d，該晶片型電容元件53D被安裝在該配線板上。換言之，請參閱第34A圖及第34B圖，該等電極墊45a、46a、47a與47b形成在對應於具有該等多端子之陶瓷電容器53C之端子的多數位置，且該等電極墊45b、46b、47c與47d形成在對應於具有該等多端子之陶瓷電容器53D之端子的多數位置。
利用這結構，該晶片型電容元件53C與用於該電源電壓1之電源線連接且該晶片型電容元件53D與用於該電源電壓2之電源線連接，以藉此有效地且獨立地吸收該等電源電壓1與2之電壓變化。
這些晶片型電容元件55與56可以是由Murata Manufacturing Co.,Ltd.製造之LLM系列購得之陶瓷電容器。
第35A圖及第35B圖顯示第33A圖及第33B圖所示之第六實施例之修改例2。
請參閱修改例2之第35A圖，電極墊46a與46b之數目分別由兩個增加至三個。此外，用以施加一接地電位(GND)之一電極墊48b及用以施加一電源電壓1(PS1)之一電極墊48a並排地配置在對應於一晶片型電容元件53E之導電圖案25與26之間。以一類似之方式，用以施加該電源電壓1(PS1)之一電極墊48c及用以施加該接地電位(GND)之一電極墊48d並排地配置在對應於該晶片型電容元件53E之導電圖案25與26之間。
又，用以施加一電源電壓2(PS2)之一電極墊48e及用以施加該接地電位(GND)之一電極墊48f並排地配置在對應於一晶片型電容元件53F之導電圖案25與26之間。再者，用以施加該電源電壓2(PS2)之一電極墊48g及用以施加該接地電位(GND)之一電極墊48h並排地配置在對應於該晶片型電容元件53F之導電圖案25與26之間。
以一類似於第六實施例之第33A圖及第33B圖之方式，形成在該導電圖案25中之切口25a及形成在該導電圖案26中之切口26a在該等縱向導電圖案25與26之方向上交替地配置。與這結構相關地，該等電極墊45a與46a在該等縱向導電圖案25與26之方向上交替地配置。以一類似之方式，形成在該導電圖案25中之切口25b及形成在該導電圖案26中之切口26b在該等導電圖案25與26之縱向上交替地配置。與這結構相關地，該等電極墊45b與該等電極墊46b在該等導電圖案25與26之縱向上交替地配置。
請參閱第35B圖，藉由連接端子1、3與5至該導電圖案25，連接端子2與4至該等電極墊45a，連接端子6、8與10至該等電極墊46a、連接端子7與9至該導電圖案26，連接一端子11至該端子48a，連接一端子12至該端子48b，連接一端子13至該端子48c，且連接一端子14至該端子48d，該晶片型電容元件53E被安裝在該配線板上。此外，藉由連接端子1、3與5至該導電圖案25，連接端子2與4至該等電極墊45b，連接端子6、8與10至該等電極墊46b、連接端子7與9至該導電圖案26，連接一端子11至該端子48e，連接一端子12至該端子48f，連接一端子13至該端子48g，且連接一端子14至該端子48h，該晶片型電容元件53F被安裝在該配線板上。
換言之，請參閱第35A圖及第35B圖，該等電極墊45a、46a、與48a至48d形成在對應於具有該等多端子之陶瓷電容器53E之端子的多數位置，且該等電極墊45b、46b、與48e至48h形成在對應於具有該等多端子之陶瓷電容器53F之端子的多數位置。
利用這結構，該晶片型電容元件53E與用於該電源電壓1之電源線連接且該晶片型電容元件53F與用於該電源電壓2之電源線連接，以藉此有效地且獨立地吸收該等電源電壓1與2之電壓變化。
這些晶片型電容元件53E與53F可以是由Murata Manufacturing Co.,Ltd.所製成者購得之陶瓷電容器。
第36A圖及第36B圖顯示第33A圖及第33B圖所示之第六實施例之修改例3。
請參閱修改例3之第36A圖，電極墊45a、45b、46a與46b之數目分別由兩個增加至三個。此外，用以施加一接地電位(GND)之一電極墊48a及用以施加一電源電壓1(PS1)之一電極墊48b並排地配置在對應於一晶片型電容元件53G之導電圖案25與26之間。以一類似之方式，用以施加該電源電壓1(PS1)之一電極墊48c及用以施加該接地電位(GND)之一電極墊48d並排地配置在對應於該晶片型電容元件53G之導電圖案25與26之間。
又，用以施加一電源電壓2(PS2)之一電極墊48e及用以施加該接地電位(GND)之一電極墊48f並排地配置在對應於一晶片型電容元件53H之導電圖案25與26之間。再者，用以施加該電源電壓2(PS2)之一電極墊48g及用以施加該接地電位(GND)之一電極墊48h並排地配置在對應於該晶片型電容元件53H之導電圖案25與26之間。
以一類似於第六實施例之第33A圖及第33B圖之方式，形成在該導電圖案25中之切口25a及形成在該導電圖案26中之切口26a在該等縱向導電圖案25與26之方向上交替地配置。與這結構相關地，該等電極墊45a與46a在該等縱向導電圖案25與26之方向上交替地配置。以一類似之方式，形成在該導電圖案25中之切口25b及形成在該導電圖案26中之切口26b在該等導電圖案25與26之縱向上交替地配置。與這結構相關地，該等電極墊45b與該等電極墊46b在該等導電圖案25與26之縱向上交替地配置。
請參閱第36B圖，藉由連接端子1、3與5至該導電圖案25，連接端子2、4與6至該等電極墊45a，連接端子7、9與11至該等電極墊46a、連接端子8、10與12至該導電圖案26，連接一端子13至該端子48a，連接一端子14至該端子48b，連接一端子15至該端子48c，且連接一端子16至該端子48d，該晶片型電容元件53G被安裝在該配線板上。此外，藉由連接端子1、3與5至該導電圖案25，連接端子2、4與6至該等電極墊45b，連接端子7、9與11至該等電極墊46b、連接端子8、10與12至該導電圖案26，連接一端子13至該端子48e，連接一端子14至該端子48f，連接一端子15至該端子48g，且連接一端子16至該端子48h，該晶片型電容元件53G被安裝在該配線板上。換言之，請參閱第36A圖及第36B圖，該等電極墊45a、46a、與48a至48d形成在對應於具有該等多端子之陶瓷電容器53G之端子的多數位置，且該等電極墊45b、46b、與48e至48h形成在對應於具有該等多端子之陶瓷電容器53H之端子的多數位置。
利用這結構，該晶片型電容元件53G與用於該電源電壓1之電源線連接且該晶片型電容元件53H與用於該電源電壓2之電源線連接，以藉此有效地且獨立地吸收該等電源電壓1與2之電壓變化。具有該等多晶片結構之晶片型電容元件53G與53H可以是由Murata Manufacturing Co.,Ltd.製造之LLK系列。
第37A圖顯示第36B圖之半導體裝置及該半導體元件22與底部填充樹脂23之一部份。第37B圖至第37E圖是沿線M-M'，N-N'，O-O'，及P-P'所截取之第37A圖之橫截面圖。
相同之參考符號被用於對應上述部份之部份且省略這些部份之說明。
請參閱修改例3之第37B圖至第37D圖，形成在該配線板21中之一內部配線21V包括用以施加一接地電位(GND)之一電源圖案，用以施加一電源電壓1(PS1)之一電源圖案21V2，及用以施加一電源電壓2(PS2)之一電源圖案21V3。該電源圖案21V3位在該電源圖案21V2下方，該電源圖案21V3透過第37A圖所示之一通路柱塞21v3與該半導體元件22之其中一電極墊21a連接。
請參閱第37B圖，一焊料圖案S4對應於該晶片型電容元件53G之一端子4，該電極圖案45a與該電源圖案21V2連接。以一類似方式，形成該導電圖案25之焊料圖案在一電極墊25A上以具有作為用以堵截一底部填充樹脂23之一堰的功能。對應於該電容器53G之端子10之一焊料圖案S10與形成該導電圖案26之一焊料圖案連接。
請參閱第37C圖，該等導電圖案25與26係以一類似於先前實施例之方式形成。該導電圖案25具有作為用以堵截該底部填充樹脂23之堰的功能。
請參閱第37C圖，對應於該晶片型電容元件53G之端子15與16之焊料圖案S15與S16形成在該等導電圖案25與26之間。該焊料圖案S15透過對應於該焊料圖案S15之電極墊48c與該電源圖案21V1連接，該焊料圖案S16透過對應於該焊料圖案S16之電極墊48d與該電源圖案21V2連接。
請參閱第37D圖，該等導電圖案25與26係以一類似於先前實施例之方式形成。該導電圖案25具有作為用以堵截該底部填充樹脂23之堰的功能。
請參閱第37D圖，對應於該晶片型電容元件53H之端子3與9之焊料圖案S3與S9形成在該等導電圖案25與26之間。該焊料圖案S3與形成該導電圖案25之焊料圖案連接及熔合，同時，該焊料圖案S9透過一對應電極圖案46b與一電源圖案21V3連接。
請參閱第37E圖，未顯示導電圖案25與26。對應於該電容器53G之一端子13之一焊料圖案S13與用以施加該電源電壓1(PS1)之電源圖案21V2連接，對應於該電容器53G之一端子15之一焊料圖案S15與用以施加該接地(GND)之電源圖案21V1連接，對應於該電容器53H之一端子13之一焊料圖案S13與用以施加該電源電壓2(PS2)之電源圖案21V3連接，且對應於該電容器53H之一端子15之一焊料圖案S15與用以施加該接地(GND)之電源圖案21V1連接。
第七實施例
依該底部填充樹脂23之種類而定，導電圖案25與26可被修改成多數互相分開構件251至254及261至264。當使用具有一低濕延伸性質之一樹脂作為該底部填充樹脂23，或使用形成該導電圖案25之焊料作為該底部填充樹脂23時，可以在第38圖所示之結構中包含該底部填充樹脂之濕延伸。
第八實施例
當一晶片型電容元件24只形成在一半導體裝置之一側上或一預定側或多數側上時，可以只在該晶片型電容元件24形成於其上之側上形成導電圖案25與26，如第39圖所示。
第九實施例
該等實施例之半導體裝置不限於一單一晶片結構，一多晶片結構，或在封裝體中之一系統。如第40A圖及第40B圖所示，使用一半導體元件111而不是先前實施例之配線板。第3A圖、第3B圖、或第27圖所示之結構可設置在半導體元件111上以在晶片結構上形成具有一晶片的一半導體裝置。
第十實施例
此外，使用在上述實施例中所述之半導體裝置。如第40C圖所示，可以形成具有一封裝體堆疊(package-on-package)結構之一半導體裝置，其中另一半導體封裝體形成在上述實施例中所示之半導體裝置上，如第40C圖所示。
在第40C圖所示之一例子中，該另一半導體封裝體包括一配線板501及一半導體元件502，該半導體元件502安裝在該配線板501上且被一樹脂503密封，該半導體元件502及該配線板501藉一接合線504連接。請參閱第40C圖，該另一半導體封裝體藉多數焊料凸塊505安裝在一配線板21上。
第十一實施例
請參閱第40D圖，使用一安裝板(母板)601而不是在第十實施例中使用之配線板21。在這例子中，可獲得成對晶片安裝之一電子裝置。
如上述實施例所述，該第一導電圖案具有作為用以堵截該底部填充樹脂之堰之功能。當該底部填充樹脂被供給在該半導體元件與該配線板之間時，該底部填充樹脂不會延伸超出該第一導電圖案25。
藉由將該第一導電圖案配置在被該半導體元件佔據之區域附近，該被動元件可配置在該半導體元件之附近。利用這種方式，可以穩定該半導體裝置之一電氣性質。
在此所述之所有例子與條件語言是欲達成教學之目的以協助讀者了解本發明及由發明人貢獻之觀念以便促進該技術，且欲被視為不被限制於這些特別說明之例子及條件，且在說明書中之這些例子的編排方式也與顯示本發明之優劣性無關。雖然本發明之實施例已詳細說明過了，但是應了解的是在不偏離本發明之精神與範疇的情形下，可對其進行各種變化、取代及更改。
10．．．半導體裝置
11．．．配線板
11A．．．上主要表面
11B．．．下主要表面
11a1,11a2．．．電極墊
12．．．半導體元件
13．．．底部填充樹脂
13E．．．外緣
14．．．晶片型電容元件
14A,14B．．．電極
14C．．．陶瓷電容器本體
15A,15B．．．焊料
15a,15b．．．焊料延伸部份
15X．．．焊料球
20,20A,20B,20C,20D,20E,20F．．．半導體裝置
21．．．配線板
21A．．．上主要表面
21B．．．下主要表面
21a,21b．．．電極墊
21c．．．焊料凸塊
21e．．．外緣
21M．．．區域
21V．．．內部配線
21V1,21V2,21V3．．．電源圖案
21v1,21v2,21v3．．．通路柱塞
22．．．半導體元件
22A．．．電路面
22a．．．焊料凸塊
22M．．．安裝區域
23．．．底部填充樹脂
24,241,242,243,244,245,246．．．晶片型電容元件
24A,24B．．．電極墊
24C．．．陶瓷電容器本體
24c,24d．．．電容器電極
25．．．第一導電圖案
25a,25b．．．切口
25A．．．電極墊
25B．．．圖案
25AW,26AW．．．形成位置
25W,26W．．．寬焊料圖案
26．．．第二導電圖案
26a,26b．．．切口
26A．．．電極墊
26B．．．圖案
31．．．分配器
34．．．晶片型電容元件
34a,34b．．．端子
34c．．．陶瓷本體
35．．．DRAM
36．．．結合層
37．．．分配器
38．．．密封構件
38A．．．接合部份
38e．．．外緣
39．．．結合層
40,40A．．．半導體裝置
43．．．底部填充樹脂
44．．．陶瓷電容器
45a,45b,46a,46b,47a,47b,47c,47d．．．電極墊
48a,48b,48c,48d,48e,48f,48g,48h．．．電極墊(端子)
53A,53B．．．晶片型電容元件
53C,53D,53E,53F,53G,53H．．．陶瓷電容器(晶片型電容元件)
55,56．．．晶片型電容元件
60,60A．．．半導體裝置
61A-61D．．．半導體裝置元件
80．．．半導體裝置
100．．．半導體裝置
111．．．半導體元件
251-254,261-264．．．互相分開構件
261,262,263,264．．．導電圖案
341,342,343．．．電容器
441,442,443．．．電容器
501．．．配線板
502．．．半導體元件
503．．．樹脂
504．．．接合線
505．．．焊料凸塊
601．．．安裝板(母板)
A-D．．．箭號
C4．．．區域
GND．．．接地電位
L1,L2．．．距離
PS1．．．電源電壓1
PS2．．．電源電壓2
PS3．．．電源電壓3
S3,S4,S9,S10,S13,S15,S16．．．焊料圖案
第1A圖是一半導體裝置例之平面圖。
第1B圖是沿一線A-A'所截取之第1A圖所示之半導體裝置例的橫截面圖。
第2A圖是第1A圖及第1B圖所示之半導體裝置例之示意橫截面圖。
第2B圖是第1A圖及第1B圖所示之半導體裝置例之示意橫截面圖。
第2C圖是第1A圖及第1B圖所示之半導體裝置例之照片。
第3A圖是第一實施例之一半導體裝置的平面圖。
第3B圖是沿第3A圖之一線B-B'所截取之第一實施例之半導體裝置的橫截面圖。
第4A圖是沿第3A圖之一線C-C'所截取之第一實施例之半導體裝置的放大橫截面圖。
第4B圖是沿第3A圖之一線D-D'所截取之第一實施例之半導體裝置的放大橫截面圖。
第4C圖是沿第4A圖之一線d-d'所截取之第一實施例之半導體裝置的放大橫截面圖。
第5A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第一平面圖。
第5B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第一橫截面圖。
第6A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第二平面圖。
第6B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第二橫截面圖。
第7A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第三平面圖。
第7B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第三橫截面圖。
第8A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第四平面圖。
第8B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第四橫截面圖。
第9A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第五平面圖。
第9B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第五橫截面圖。
第10A圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第六平面圖。
第10B圖是用以顯示第一實施例之半導體裝置之製造方法之半導體裝置的第六橫截面圖。
第11A圖是顯示第一實施例之一被動元件之安裝的平面圖。
第11B圖是在一焊料迴焊程序之前沿第11A圖之一線F-F'所截取之被動元件的橫截面圖。
第11C圖是在焊料迴焊程序之前沿第11A圖之線F-F'所截取之被動元件的橫截面圖。
第12圖是第一實施例之被動元件之一修改例的放大平面圖。
第13A圖是第一實施例之被動元件之修改例的平面圖。
第13B圖是第一實施例之被動元件之修改例的平面圖。
第14A圖是第一實施例之被動元件之一修改例的平面圖。
第14B圖是在第14A圖中所示之第一實施例之被動元件之修改例中使用之一多端子陶瓷電容器的立體圖。
第14C圖是第一實施例之被動元件之一修改例的平面圖。
第15A圖是用以顯示在實施第10A圖及第10B圖之製造方法後之第一實施例之半導體裝置之製造方法之半導體裝置的第七橫截面圖。
第15B圖是用以顯示在實施第10A圖及第10B圖之製造方法後之第一實施例之半導體裝置之製造方法之半導體裝置的第八橫截面圖。
第15C圖是用以顯示在實施第10A圖及第10B圖之製造方法後之第一實施例之半導體裝置之製造方法之半導體裝置的第九橫截面圖。
第16A圖顯示當一堰效應不存在時之一底部填充樹脂之濕潤性。
第16B圖顯示當一堰效應不存在時之一底部填充樹脂之濕潤性。
第16C圖是第16B圖之一方塊A的放大圖。
第17圖是第一實施例之半導體裝置之一修改例之放大橫截面圖。
第18A圖是第一實施例之半導體裝置之一修改例之平面圖。
第18B圖是第一實施例之被動元件之一修改例之平面圖。
第18C圖是沿第18A圖及第18B圖之一線G-G'所截取之第一實施例之半導體裝置之放大橫截面圖。
第18D圖是沿第18A圖之一線H-H'所截取之第18A圖所示之半導體裝置之橫截面圖。
第18E圖是沿第18B圖之一線I-I'所截取之第18A圖所示之半導體裝置之橫截面圖。
第19圖是第一實施例之一半導體裝置之一修改例之平面圖。
第20A圖是用以顯示第二實施例之半導體裝置之一製造方法之一半導體裝置的第一平面圖。
第20B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第一橫截面圖。
第21A圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第二平面圖。
第21B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第二橫截面圖。
第22A圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第三平面圖。
第22B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第三橫截面圖。
第23A圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第四平面圖。
第23B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第四橫截面圖。
第24A圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第五平面圖。
第24B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第五橫截面圖。
第25A圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第六平面圖。
第25B圖是用以顯示第二實施例之半導體裝置之製造方法之半導體裝置的第六橫截面圖。
第26A圖是第二實施例之一半導體裝置之一修改例之平面圖。
第26B圖是沿第26A圖之一線K-K'所截取之第二實施例之修改例之半導體裝置之橫截面圖。
第26C圖是沿第26A圖之一線L-L'所截取之第二實施例之修改例之半導體裝置之橫截面圖。
第27圖是第三實施例之一半導體裝置的平面圖。
第28圖是相對於第三實施例之半導體裝置之一比較例之一半導體裝置的平面圖。
第29圖是相對於第三實施例之半導體裝置之另一比較例之一半導體裝置的平面圖。
第30圖是第三實施例之一半導體裝置之一修改例之平面圖。
第31圖是第四實施例之一半導體裝置之平面圖。
第32圖是第五實施例之一半導體裝置之平面圖。
第33A圖是第六實施例之一半導體裝置之第一平面圖。
第33B圖是第六實施例之半導體裝置之第二平面圖。
第34A圖是第六實施例之一第一修改例之一半導體裝置之第一平面圖。
第34B圖是第六實施例之第一修改例之一半導體裝置之第二平面圖。
第35A圖是第六實施例之一第二修改例之一半導體裝置之第一平面圖。
第35B圖是第六實施例之第二修改例之半導體裝置之第二平面圖。
第36A圖是第六實施例之一第三修改例之一半導體裝置之第一平面圖。
第36B圖是第六實施例之第三修改例之半導體裝置之第二平面圖。
第37A圖是第36A圖及第36B圖所示之半導體裝置及該底部填充樹脂之一部份的平面圖。
第37B圖是沿第37A圖之一線M-M'所截取之第37A圖所示之半導體裝置之橫截面圖。
第37C圖是沿第37A圖之一線N-N'所截取之第37A圖所示之半導體裝置之橫截面圖。
第37D圖是沿第37A圖之一線O-O'所截取之第37A圖所示之半導體裝置之橫截面圖。
第37E圖是沿第37A圖之一線P-P'所截取之第37A圖所示之半導體裝置之橫截面圖。
第38圖是第七實施例之一半導體裝置之平面圖。
第39圖是第八實施例之一半導體裝置之平面圖。
第40A圖是第九實施例之一半導體裝置之橫截面圖。
第40B圖是第九實施例之半導體裝置之橫截面圖。
第40C圖是第十實施例之一半導體裝置之橫截面圖。
第40D圖是第十一實施例之一半導體裝置之橫截面圖。
21．．．配線板
21A．．．上主要表面
21B．．．下主要表面
21a．．．電極墊
21M．．．區域
21V．．．內部配線
21V1,21V2．．．電源圖案
21v1,21v2．．．通路柱塞
22．．．半導體元件
22A．．．電路面
22a．．．焊料凸塊
23．．．底部填充樹脂
24．．．晶片型電容元件
24A,24B．．．電極墊
24C．．．陶瓷電容器本體
24c,24d．．．電容器電極
25．．．第一導電圖案
25A．．．電極墊
26．．．第二導電圖案
26A．．．電極墊

Claims (20)

  1. 一種半導體裝置，包含：一配線板；一半導體元件，其利用倒裝晶片安裝法安裝在該配線板之一主要表面上；一第一導電圖案，其沿該半導體元件之至少一邊緣部份形成在該主要表面上；一第二導電圖案，其沿該第一導電圖案且遠離該第一導電圖案形成在該主要表面上；一被動元件，其在該配線板之該主要表面上橋接在該第一導電圖案與該第二導電圖案之間；及一樹脂層，其填充在該配線板與該半導體晶片之間的一空間，其中該樹脂層於該配線板之該主要表面上在該半導體元件與該第一導電圖案之間延伸。
  2. 如申請專利範圍第1項之半導體裝置，其中該第一導電圖案環繞該半導體元件。
  3. 如申請專利範圍第1項之半導體裝置，其中該第二導電圖案環繞該第一導電圖案。
  4. 如申請專利範圍第1項之半導體裝置，其中該第二導電圖案包括環繞該第一導電圖案之多數構件。
  5. 如申請專利範圍第1項之半導體裝置，其中該第一導電圖案係在接觸該半導體元件之一外周緣時延伸。
  6. 如申請專利範圍第1項之半導體裝置，其中該第一導電圖案包括在該半導體元件附近延伸之一第一部份、遠離該半導體元件延伸之一第二部份，及連接該第一部份及該第二部份之一彎曲部份，該第二導電圖案平行於該第一導電圖案延伸，且該被動元件形成在該第一導電圖案之該第一部份中。
  7. 如申請專利範圍第6項之半導體裝置，其中該第一導電圖案之該彎曲部份以一直角彎曲。
  8. 如申請專利範圍第6項之半導體裝置，其中該第一導電圖案之該彎曲部份由該第一部份逐漸轉變至該第二部份。
  9. 如申請專利範圍第1項之半導體裝置，其中該第一導電圖案包括環繞該半導體晶片之多數構件。
  10. 如申請專利範圍第1項之半導體裝置，其中一電源電壓被施加至該第一導電圖案及該第二導電圖案之其中一者，且一接地電位施加至另一者。
  11. 如申請專利範圍第10項之半導體裝置，其中該被動元件是包括一第一端子及一第二端子之一兩端子元件，且當該第一端子耦合至該第一導電圖案且該第二端子耦合至該第二導電圖案時，該被動元件被安裝。
  12. 如申請專利範圍第11項之半導體裝置，其中該第一導電圖案包括比該第一導電圖案之其他部份更寬的一第一連接部份，該第二導電圖案包括比該第二導電圖案之其他部份更寬的一第二連接部份，該被動元件之該第一端子與該第一導電圖案耦合，且該被動元件之該第二端子與該第二導電圖案耦合。
  13. 如申請專利範圍第1項之半導體裝置，其中一第一電源電壓被供應至該第一導電圖案及該第二導電圖案之其中一者，一接地電位被供應至該第一導電圖案及該第二導電圖案之另一者，且施加有一第三電源電壓之另一被動元件被配置在該第二導電圖案之一外側上。
  14. 如申請專利範圍第1項之半導體裝置，其中一接地電位被施加至該第一導電圖案及該第二導電圖案，多數切口形成在該第一導電圖案中，該配線板之一表面及形成在該配線板之該表面上且施加有一電源電壓的多數第一電極墊係由該等切口暴露出來，多數切口形成在該第二導電圖案中，該配線板之該表面及形成在該配線板之該表面上且施加有該電源電壓的多數第二電極墊係由該等切口暴露出來，該被動元件之一第一側緣部份係包括與該第一導電圖案及該等第一電極墊交替地耦合之多數第一接地端子，定位成與該第一側緣部份相對之該被動元件之一第二側緣部份係包括與該第二導電圖案及該等第二電極墊交替地耦合之多數第二接地端子，該被動元件是安裝在該配線板上之一多端子電容器，同時該等多數第一接地端子與該第一導電圖案耦合，該等多數第一電力端子與該等對應多數第一電極墊耦合，該等多數第二接地端子與該第二導電圖案耦合，且該等多數第二電力端子與該等對應多數第二電極墊耦合。
  15. 如申請專利範圍第1項之半導體裝置，其中一接地電位被施加至該第一導電圖案及該第二導電圖案，多數第一切口形成在該第一導電圖案中，該配線板之一表面及形成在該配線板之該表面上且施加有一第一電源電壓的多數第一電極墊係由該等第一切口暴露出來，多數第二切口形成在該第二導電圖案中，該配線板之該表面由該等第二切口暴露出來，且形成在該配線板之該表面上且施加有該第一電源電壓的多數第二電極墊係由該等第二切口暴露出來，多數第三切口形成在該第一導電圖案中，該配線板之該表面及形成在該配線板之該表面上且施加有一第二電源電壓的多數第三電極墊係由該等第三切口暴露出來，多數第四切口形成在該第二導電圖案中，該配線板之該表面及形成在該配線板之該表面上且施加有該第二電源電壓的多數第四電極墊由該等第四切口暴露出來，該被動元件包括安裝在該配線板上之一第一多端子電容器，該第一多端子電容器之一第一側緣部份係包括與該第一導電圖案及該等第一電極墊交替地耦合之多數第一接地端子，定位成與該第一側緣部份相對之該第一多端子電容器之一第二側緣部份係包括與該第二導電圖案及該等第二電極墊交替地耦合之多數第二接地端子，該等多數第一接地端子與該第一導電圖案耦合，該等多數第一電力端子與該等對應多數第一電極墊耦合，該等多數第二接地端子與該第二導電圖案耦合，且該等多數第二電力端子與該等對應多數第二電極墊耦合，該被動元件更包括安裝在該配線板上之一第二多端子電容器，該第二多端子電容器之一第三側緣部份包括與該第一導電圖案及該等第三電極墊交替地耦合之多數第三接地端子，定位成與該第三側緣部份相對之該第二多端子電容器之一第四側緣部份係包括與該第二導電圖案及該 等第四電極墊交替地耦合之多數第四接地端子，該等多數第三接地端子與該第一導電圖案耦合，該等多數第三電力端子與該等對應多數第三電極墊耦合，該等多數第四接地端子與該第四導電圖案耦合，且該等多數第四電力端子與該等對應多數第四電極墊耦合。
  16. 如申請專利範圍第1項之半導體裝置，其中該第二導電圖案包括多數藉由同心地環繞該第一導電圖案而形成之導電圖案，一接地電位或其中一電源電壓以一交替順序施加至該等多數導電圖案，施加至該等多數導電圖案之該等電源電壓是不同的，且該被動元件配置在該第一導電圖案與相鄰之該等多數導電圖案之其中一導電圖案的任一者之間，及在該等多數導電圖案之兩相鄰圖案之間，以橋接在該第一導電圖案與該相鄰之該等多數導電圖案之其中一導電圖案的任一者之間，及在該等多數導電圖案之該兩相鄰圖案之間。
  17. 如申請專利範圍第1項之半導體裝置，更包含一密封構件，其設置在該配線板中且具有一接合部份，其中該密封構件之接合部份與該配線板之一主要表面及該半導體晶片之一上主要表面接合，且在相對該配線板之一外周緣更內側之一位置處與該配線板之主要表面接合。
  18. 一種半導體裝置，包含：一配線板；多數半導體元件，其利用倒裝晶片安裝法安裝在該配線板之一主要表面上；多數第一導電圖案，其形成在該主要表面上環繞該等對應半導體元件之多數邊緣部份；多數第二導電圖案，其形成在該主要表面上環繞該等對應第一導電圖案且遠離該等第一導電圖案；多數被動元件，其在該配線板之該主要表面上橋接在該等對應第一導電圖案與該等對應第二導電圖案之間；及多數樹脂層，其填充在該等配線板與該等半導體晶片之間的多數對應空間，其中形成有該等樹脂層之多數區域於該配線板之主要表面上被限制在該等半導體元件與該等第一導電圖案之間。
  19. 一種半導體裝置之製造方法，包含：在配線板之一主要表面上之一半導體元件之一安裝區域附近形成一第一導電圖案及一第二導電圖案；配置一被動元件以橋接在該第一導電圖案與該第二導電圖案之間；利用倒裝晶片安裝法將該半導體元件安裝在該半導體元件之該安裝區域上；及在該半導體元件之該安裝區域上供給一樹脂。
  20. 如申請專利範圍第19項之半導體裝置之製造方法，其中不進行該供給步驟，該製造方法在該安裝步驟之前包含：以一樹脂塗布該安裝區域。
TW099139012A 2009-12-07 2010-11-12 半導體裝置及其製造方法 TWI434378B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009277846A JP5625340B2 (ja) 2009-12-07 2009-12-07 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
TW201123371A TW201123371A (en) 2011-07-01
TWI434378B true TWI434378B (zh) 2014-04-11

Family

ID=44081212

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099139012A TWI434378B (zh) 2009-12-07 2010-11-12 半導體裝置及其製造方法

Country Status (4)

Country Link
US (2) US8294283B2 (zh)
JP (1) JP5625340B2 (zh)
KR (1) KR101197656B1 (zh)
TW (1) TWI434378B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5625340B2 (ja) * 2009-12-07 2014-11-19 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP5645592B2 (ja) * 2010-10-21 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8916969B2 (en) 2011-07-29 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, packaging methods and structures
US9025339B2 (en) * 2011-12-29 2015-05-05 Stmicroelectronics Pte Ltd. Adhesive dam
JP2013157800A (ja) 2012-01-30 2013-08-15 Renesas Electronics Corp 半導体集積回路、およびその半導体集積回路の動作方法
WO2013136382A1 (ja) 2012-03-14 2013-09-19 パナソニック株式会社 半導体装置
US8994155B2 (en) * 2012-07-26 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
US9497861B2 (en) 2012-12-06 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package with interposers
KR101963722B1 (ko) * 2012-12-28 2019-07-31 에스케이하이닉스 주식회사 반도체 패키지용 기판, 이를 이용한 반도체 패키지 및 그 제조방법
KR102107961B1 (ko) 2013-11-14 2020-05-28 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
JP6566625B2 (ja) * 2014-11-06 2019-08-28 キヤノン株式会社 電子部品、電子モジュール及びこれらの製造方法、電子機器
KR102268781B1 (ko) 2014-11-12 2021-06-28 삼성전자주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
JP6592977B2 (ja) * 2015-06-12 2019-10-23 凸版印刷株式会社 半導体パッケージ基板、半導体パッケージおよびその製造方法
US9899305B1 (en) * 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
US10879194B2 (en) * 2017-05-25 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device package and method of manufacturing the same
US10586716B2 (en) 2017-06-09 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10811279B2 (en) * 2017-08-29 2020-10-20 Ciena Corporation Flip-chip high speed components with underfill
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
JP2021103713A (ja) * 2019-12-25 2021-07-15 株式会社村田製作所 高周波モジュール及び通信装置
DE102020214779A1 (de) 2020-11-25 2022-05-25 Robert Bosch Gesellschaft mit beschränkter Haftung Vorrichtung mit einem Halteelement, einem elektrischen Bauteil, einem Dichtmittel und einer Barriere

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3423174B2 (ja) * 1997-01-28 2003-07-07 富士通アクセス株式会社 チップ・オン・ボード実装構造およびその製造方法
WO2001045140A2 (en) * 1999-12-17 2001-06-21 Osram Opto Semiconductors Gmbh Encapsulation for organic led device
JP3778773B2 (ja) * 2000-05-09 2006-05-24 三洋電機株式会社 板状体および半導体装置の製造方法
JP2001267473A (ja) 2000-03-17 2001-09-28 Hitachi Ltd 半導体装置およびその製造方法
JP2001338999A (ja) * 2000-05-30 2001-12-07 Kyocera Corp 半導体素子収納用パッケージ
JP2002164479A (ja) * 2000-11-22 2002-06-07 Niigata Seimitsu Kk 半導体装置およびその製造方法
US6724091B1 (en) 2002-10-24 2004-04-20 Intel Corporation Flip-chip system and method of making same
JP3997903B2 (ja) * 2002-11-29 2007-10-24 富士通株式会社 回路基板および半導体装置
JP2004179578A (ja) 2002-11-29 2004-06-24 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
TWI234260B (en) 2003-11-17 2005-06-11 Winbond Electronics Corp An interconnect structure of a chip and a configuring method thereof
JP2006140327A (ja) 2004-11-12 2006-06-01 Matsushita Electric Ind Co Ltd 配線基板およびこれを用いた電子部品の実装方法
US20060105493A1 (en) * 2004-11-15 2006-05-18 Osram Opto Semiconductors Gmbh Encapsulation of organic devices
JP2006294986A (ja) * 2005-04-13 2006-10-26 Fuji Photo Film Co Ltd 基板実装構造、及び、カメラモジュール
US7924228B2 (en) * 2005-08-03 2011-04-12 Panasonic Corporation Storage medium with built-in antenna
JP2007109825A (ja) * 2005-10-12 2007-04-26 Nec Corp 多層配線基板、多層配線基板を用いた半導体装置及びそれらの製造方法
JP4792949B2 (ja) * 2005-12-05 2011-10-12 ソニー株式会社 半導体装置の製造方法及び半導体装置
US8173995B2 (en) * 2005-12-23 2012-05-08 E. I. Du Pont De Nemours And Company Electronic device including an organic active layer and process for forming the electronic device
JP5211493B2 (ja) * 2007-01-30 2013-06-12 富士通セミコンダクター株式会社 配線基板及び半導体装置
JP2008251637A (ja) * 2007-03-29 2008-10-16 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP4438006B2 (ja) * 2007-03-30 2010-03-24 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP5000540B2 (ja) * 2008-01-31 2012-08-15 新光電気工業株式会社 スイッチング機能付配線基板
JP5625340B2 (ja) * 2009-12-07 2014-11-19 富士通セミコンダクター株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
JP5625340B2 (ja) 2014-11-19
TW201123371A (en) 2011-07-01
KR101197656B1 (ko) 2012-11-07
KR20110065333A (ko) 2011-06-15
US8294283B2 (en) 2012-10-23
US20110133321A1 (en) 2011-06-09
JP2011119609A (ja) 2011-06-16
US8673684B2 (en) 2014-03-18
US20120270370A1 (en) 2012-10-25

Similar Documents

Publication Publication Date Title
TWI434378B (zh) 半導體裝置及其製造方法
US6984889B2 (en) Semiconductor device
US6518666B1 (en) Circuit board reducing a warp and a method of mounting an integrated circuit chip
JP4899406B2 (ja) フリップチップ型半導体装置
TWI466265B (zh) 積層型封裝體及其製造方法
US9460938B2 (en) Semiconductor device including a plurality of semiconductor chips, and a cover member with first and second brims
JP2001267473A (ja) 半導体装置およびその製造方法
TW201546986A (zh) 覆晶、面向上型及面向下型中心接合記憶體導線接合總成
JP2002026072A (ja) 半導体装置の製造方法
JP2011066344A (ja) 半導体装置および電子装置
CN107708300B (zh) 电子堆迭结构及其制法
WO2012127614A1 (ja) 半導体装置
JPWO2011021364A1 (ja) 半導体装置およびその製造方法
TWI496253B (zh) 系統級封裝基板
JP6323672B2 (ja) 半導体装置及びその製造方法
JP2000243862A (ja) インターポーザ基板
US9368467B2 (en) Substrate structure and semiconductor package using the same
JP2009277940A (ja) 半導体パッケージ、実装用回路基板および実装構造体
WO2012070168A1 (ja) 半導体チップ及び半導体装置
CN220456412U (zh) 电子器件
JP2001332681A (ja) 半導体装置
JP6028908B2 (ja) 半導体装置
JP2013110264A (ja) 半導体装置及び半導体装置の製造方法
TWI505422B (zh) 分散晶片角隅應力之窗口型球格陣列封裝構造
JP4523425B2 (ja) 半導体素子搭載用基板

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees