TWI431795B - 內嵌式鍺二極體 - Google Patents
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Description
本發明關於光電半導體製造，更具體地，關於矽基材中之內嵌式鍺(Ge)二極體之製造。
對於低成本和高密度近紅外線(NIR)固態檢測器的要求已激勵矽上鍺(Ge/Si)異質結構之發展和使用，以延伸Si技術的光電應用。Ge/Si結構目前被視為可與Si互補金屬氧化物半導體(CMOS)裝置整合之NIRP/N檢測器。已進行與CMOS整合之Ge/Si二極體的各種研究論證，包括使用濺鍍多晶鍺(poly-Ge)而於CMOS電晶體完成後形成Ge/Si光二極體。多晶鍺可經由各式方法形成，包括使用電漿增強型化學氣相沈積(PECVD)。
當於Si基材上整合Ge時，例如作為自由空間耦合紅外線(IR)光二極體檢測器使用，Ge的實質厚度(典型地大於0.5μm，且通常為2μm或更大)是必要的。然而，於Si表面上成長Ge係製造出大的段差，此造成了後續微細之幾何或平版印刷平面半導體處理之問題，例如將導線置於裝置上。該等處理典型地需要約少於1μm的段差高度。
本發明之一實施例提供一種於基材中製造內嵌式半導體裝置之方法。該基材可包括第一材料，例如矽或絕緣體上矽(SOI)，及該第一材料之表面上的視需要存在(optional)之鈍化層。若存在鈍化層，便蝕刻一孔通過該鈍化層並進入第一材料達約至少0.5μm。於該孔中磊晶生長不同於第一材料之第二材料。第二材料可包括例如鍺或鍺合金。該生長的第二材料之至少一部分可經摻雜。
第二材料可逐步生長。第二材料可磊晶生長以部分填充該孔，接著加熱該生長的第二材料達約750℃與約900℃之間或達約850℃之溫度。加熱可於用於磊晶生長第二材料的磊晶反應器中就地(in situ)進行。在加熱第二材料之後，可於該孔中磊晶生長額外的第二材料。在額外的第二材料生長之後，可加熱該生長的第二材料。可重複生長和加熱階段。
對該生長的第二材料之至少一部分進行摻雜可形成光二極體。可對該光二極體提供一垂直於基材之表面的光路徑。
可選擇地，不同於第一材料和第二材料的第三材料可於第二材料之表面上磊晶生長，且該生長的第三材料之至少一部分可經摻雜。第三材料可包括3-5族化合物，例如砷化鎵。
在蝕刻該孔之前，可於該基材之表面上形成鈍化層。該孔所蝕刻穿過之基材之表面上鈍化材料的總厚度，與該孔所蝕刻穿過之第一材料的厚度，為約1：6至約1：1之範圍或約1：4至約2：3之範圍的比例關係。該孔所蝕刻穿過之基材之表面上鈍化材料的總厚度至少為約0.3μm，且該孔所蝕刻穿過之第一材料的厚度至少為約0.5μm或約1.2μm。
可經由例如加熱基材達例如約750℃與約900℃之間之溫度而降低該生長的第二材料之隆起物的高度。可選擇地或替代地，可經由化學-機械平面化(CMP)該生長的第二材料之至少一部分而降低該生長的第二材料之隆起物的高度。
可在該生長的第二材料之至少一部分上沈積多晶矽基電極。
本發明的另一實施例提供一種光轉換設備。基材包括第一材料及該第一材料之表面上的鈍化層。第二材料內嵌進入該鈍化層及該第一材料。從該鈍化層與該第一材料之間之邊界測量，該第二材料延伸進入該第一材料至少達約0.5μm。該第二材料之至少一部分係經摻雜以製造半導體裝置。光轉換設備亦包括連至該半導體裝置之至少一電性連接。
半導體裝置可包括光二極體。結構可對該光二極體定義一垂直於基材之表面的光路徑。
第二鈍化層覆蓋該鈍化層之至少一部分並定義一開口，光信號可通過該開口而傳遞至半導體裝置。如同所述，半導體裝置可包括光二極體。該至少一電性連接包括覆蓋由第二鈍化層所定義之開口的多晶矽基電極。該至少一電性連接可電性耦合至光二極體而汲取來自該光二極體之光生載子。
本發明的又另一實施例提供一種於基材上製造半導體裝置之方法，該基材包括第一材料及該第一材料之表面上的鈍化層。蝕刻一孔通過該鈍化層至該第一材料。磊晶生長不同於該第一材料之第二材料以部分填充該孔，接著加熱該生長的第二材料達例如約750℃與約900℃之間之溫度。加熱可於用於磊晶生長第二材料的磊晶反應器中就地進行。於加熱該生長的第二材料之後，進一步於該孔中磊晶生長第二材料。該生長的第二材料之至少一部分可經摻雜。
可選擇地，在進一步於該孔中磊晶生長第二材料之後，加熱該生長的第二材料。可分階段重複加熱及生長第二材料。
依據本發明，揭露於矽(Si)基材中提供內嵌式鍺(Ge)區域之方法及設備。此種Ge區域之頂端可與周圍之Si基材或該基材上之鈍化層同高或接近同高，以利後續半導體處理。然而，該Ge區域可夠厚以獲得針對進入該Ge區域之垂直式自由空間光線的良好耦合效率。該Ge區域可經由蝕刻一孔通過鈍化層並進入Si基材，接著經由選擇性磊晶程序於該孔中生長Ge而予以製造。
高速光通訊系統典型地包括光纖以攜帶光信號，及耦合至每一光纖之光檢測器以檢測光信號，並將光信號轉換為電信號。在本領域中3-5族化合物半導體光二極體通常被用作光檢測器。3-5族化合物半導體係於非Si基材上製造，因為3-5族化合物半導體與Si在材料、熱、摻雜、製造及其他方面具有不相容性。然而，例如通常與光檢測器一同使用之雙極電晶體的其他裝置，則極適於在Si或絕緣體上矽(SOI)基材上製造。因而，3-5族化合物光檢測器無法於常與其連接之裝置的相同基材上製造。
另一方面，Ge與Si及SOI基材相容，且如同所述，例如Ge光二極體之矽上鍺(Ge/Si)異質結構經發現在光電應用中是有助益的。例如，對於用於光通訊系統之大範圍波長而言，Ge具有適當的帶隙及吸收長度。此外，係期望將Ge光二極體與雙極電晶體及其他相關裝置和電路整合於共同基材上。
為求匯入光信號與光二極體之Ge區域之間的良好耦合效率，光信號應能通過足夠量的Ge。“響應性(Responsivity)”為測量每單位光輸入電力所輸出之電流。通常，響應性隨著入射輻射之波長而變。以通常用於通訊系統的波長而言，較長的波長典型地需要更多的Ge(“吸收長度”)以產生可接受之電信號。例如，具有約850nm之波長的光信號典型地需要僅約0.2μm的吸收長度。然而，1,300nm之光信號需要約1μm的吸收長度，而1,600nm之光信號則需要更大的吸收長度。
目前許多的積體電路(IC)程序包含於SOI基材上製造先進的互補型金屬氧化物半導體裝置(SOI上CMOS)。該等程序使用極薄(通常僅約0.25μm或更薄)的Si層。具有充分垂直(即垂直於基材之表面)吸收長度的Ge結構無法於如此薄的Si層中製造。反而是為達充分吸收長度，Ge係沈積於長的薄水平層中，且光信號係水平(即平行於基材之表面)耦合進入Ge中。然而，該等耦合難以以高效率達成。
光纖可使用下列兩種方法之一來耦合至光檢測器：波導耦合(waveguide coupling)及自由空間耦合(free-space coupling)。圖1為包括波導耦合配置之習知技藝裝置的截面示意圖。光纖100攜帶光信號，其離開光纖100之末端並進入錐形模態耦合器/波導104之大端102。一旦進入模態耦合器/波導104，光信號108便被攜帶穿過光波導104中裝置之表面，且接著該光信號便從光波導104耦合至裝置中之光檢測器，例如Ge光二極體。典型地，光二極體包括於SOI基材上製造之極淺的Ge區域110。光信號橫向行進通過Ge區域110，因而吸收長度典型地於波導耦合裝置中水平地測量。
其上沈積有Ge區域110之Si層114的厚度典型地僅約0.25μm或更薄。為避免光信號108耦合至Si層114，典型地以厚度約大於1μm的絕緣層118來將模態耦合器104與Si層114區隔。光信號108於Ge區域110中產生電子-電洞對，且連接Ge區域110之相對側(頂端及底部或左側及右側)上N+及P+接面之電極(其中之一表示為120)收集所產生之載子。
模態耦合器/波導之製造是困難且昂貴的，如圖1中所示，至少部分係因為其幾何形狀及需製造極厚的光纖對波導耦合器。該些結構亦難以耦合至光二極體。
另一方面，垂直式自由空間耦合裝置不需要模態耦合器/波導。然而，取決於目標波長，Ge區域應為約1.5μm厚，以提供充分的吸收長度。製造自由空間耦合裝置之習知技藝方法包含於Si表面上生長Ge，此製造了造成後續半導體處理問題之大段差。波導耦合裝置甚至包括高的結構，例如模態耦合器/波導104之高耦合器部分102。因而兩種耦合方法均包含高的結構，此造成了後續處理問題。
圖2為一俯視圖，及圖3為一相應截面圖，為依據本發明之一實施例之克服了該些問題之自由空間耦合光二極體200的示意圖。如圖3中最佳所見，光二極體200包括內嵌於SOI基材305中之厚Ge區域300及視需要選用之鈍化層307。Ge區域300之部分310被摻雜N+以形成光二極體200。Ge區域300之另一部分315可經由例如來自P+Si區域之硼的向外擴散而予重度摻雜P+。P+區域315典型地極薄，約1,000。光二極體200可為p型/本質/n型(PIN)光二極體。如下列更詳細之討論，部分310係於製造期間經由於二氧化矽(SiO2
)或其他適當鈍化層325中蝕刻開口20並通過開口320來對該區域310進行摻雜而被摻雜。開口320之尺寸定義N+區域310之範圍。
來自光纖335或其他來源(例如雷射二極體等，未顯示)之光信號330可進入Ge區域300並產生電子-電洞對。於目標波長為充分透明以便將光信號330之足夠部分傳輸進入Ge區域300之電極340，可覆蓋鈍化層325中之開口320，並提供一電性連接至光二極體200以收集光生載子(photogenerated carriers)。適當的多晶矽基透明電極係於John Yasaitis於2007年4月17日核准之“具頂端電極之光轉換設備”的美國專利No. 7,205,525中描述，其整個內容為所有目的而以參考的方式併入本文。連至光二極體200之另一電性連接(未顯示)可援例製造。可選擇地或替代地，其一或兩個電性連接可以不透光金屬電極製造，儘管該等電極應予定位於例如光二極體200之一側(例如圖2中所見)以便不致完全遮蔽光信號330。
在圖2中，光二極體200受照射之部分係以圓202表示，且Ge區域300、開口320及電極340皆顯示為圓形。然而，該些形狀係設計選擇；因而，任一或所有的該些特徵可為任一形狀。光信號束330應對準N+區域310之中心，如同中線345所表示。光信號束330亦應較N+區域310為小(在平面圖中，如圖2中所示)。相較於N+區域310中所產生之載子，超出N+區域310之產生的載子係處於較低場域中，且該些載子緩慢而無法收集，因而降低了二極體200可操作的最大頻率。因為開口320定義了N+區域310之尺寸，開口320應較光信號束330為大。在一實施例中，開口320之直徑約為50μm。在一實施例中，Ge區域300(圖3)厚度約為1.7μm；然而，可使用其他厚度，例如依據目標波長及所欲耦合效率。
如下所描述的，在一系列操作中，為形成Ge區域300(圖3)，可例如經由蝕刻基材，而於基材中形成一孔，接著便可於該孔中選擇性地磊晶生長Ge，直至Ge區域300之頂端約與基材之表面等高為止。
如本文中所使用的，“內嵌式(recessed)”意即沈積於孔中。然而，內嵌之材料不需填充整個孔。例如，如圖3中所示，內嵌式Ge區域315可內嵌於基材305及一鈍化層307中，而非第二鈍化層325中。
眾所周知的是，於Si表面上選擇性磊晶生長之Ge，例如在氧化物環內，因為某些結晶平面生長較其他為快，而產生了具傾斜側之平頂台面結構。圖4為一俯視圖，及圖5為一截面圖，為描繪此效果之示意圖。甚至使用較厚的氧化物邊界(boundary)，如圖6中所描繪的，Ge便生長成傾斜側台面。因而，咸認在Si基材中所蝕刻之孔中選擇地生長之Ge將產生具傾斜側700之台面，如圖7中所示。
然而，吾人發現相較於在由氧化物所環繞之Si表面上選擇性地生長Ge，於Si中所蝕刻及由氧化物所環繞之孔中選擇性地生長Ge係產生更佳的結果。令人驚訝地，Ge可生長而共形地填充該孔且產生約與基材表面齊平之內嵌式Ge區域，並且沒有台面之特有的傾斜側700(圖7)。圖8包含一組示意圖(8A至8C)，描繪在具有以層808及809為例之一或多層氧化物之Si或SOI基材中預先被蝕刻之孔中Ge的逐步生長。如同可於圖8A中所見，Ge於孔的底部800及孔的Si側壁804上生長。
Ge選擇性地於Si上磊晶生長，但傾向於不在氧化物上生長。儘管有此趨勢，若Si基材之表面被一或多層氧化物808及809所覆蓋，令人驚訝地，吾人發現於該孔中有一些Ge可生長於或鄰近於氧化物側壁810。於Si側壁804上生長之Ge(圖8A)提供結晶前緣，使額外的Ge生長於其上，藉以致使隆起物812之生長(圖8B至圖8C)，而非圖7中所描繪及顯示之傾斜側700。
圖9、10及11為截面圖，為描繪於各處理階段生長內嵌式Ge結構之Si基材的示意圖。包括形成雙極電晶體之其他製造程序可能已經於該基材上實施過。因而，如圖9中所示，Si基材900之表面可能已經具有極薄(約1,000)之鈍化層809，例如SiO2
層。如圖10中所示，沈積約4,000的額外SiO2
層808，製造了約0.5μm厚度的氧化物層。如圖11中所示，鈍化層808、809及Si 900經乾式蝕刻至約1.2μm深度的Si。亦可使用其他深度，例如依據預計之光信號波長及所欲吸收長度。
蝕刻孔之Si側壁1104及底部1108應先經準備以提供無原生氧化物之矽表面供Ge於其上生長。該表面可以習知約1,050℃的預烘加以準備。然而，若雙極電晶體己形成於基材上，用於處理基材之熱預算係受到限制。即，晶圓所能升高之溫度係具有一極限。習知預烘將改變雙極電晶體之摻雜濃度曲線(doping profile)。因而基材溫度應保持於約900℃以下。
為在無高溫預烘下準備Si側壁1104及底部1108，蝕刻孔之Si側壁1104及底部1108可以氫氟酸(HF)清潔，即經由施予眾所周知的HF最後清潔。HF最後清潔導致無矽氧化物及受氫鈍化之Si表面。
Ge接著選擇性地生長於被蝕刻過及被清潔過之孔的側壁1104及底部1108上，例如在單晶圓磊晶反應器中。此生長之階段示意地顯示於圖8A至8C中。上述提及之美國專利No. 7,205,525描述一種於Si上磊晶生長Ge之適當程序。此程序包括於側壁1104及底部1108之單晶Si基層上磊晶生長晶種Ge層。此晶種Ge層約略相應於圖3中所示之P+區域315。P+區域315可於晶種Ge層生長期間經由來自P+Si區域之硼的向外擴散而予重度摻雜。
返回至圖11，吾人發現如上述，基於氧化物厚度1108對於Si側壁高度1110的適當比例，Ge共形地生長於孔之Si側壁1104，並可生長於一些或全部的氧化物側壁1114。通常，氧化物厚度對於Si側壁高度的比例為約1：6至約1：1產生令人滿意的結果。例如，約0.5μm之氧化物1108厚度與約1.2μm高度之Si側壁1104產生令人滿意的結果。
返回至圖8C，所生長的Ge傾向於具有小的(約0.6μm)接近氧化物側壁810之內周長之上升的隆起物814，及鄰近隆起物814之小的低谷816。隆起物814可經由任一適當的程序加以移除，例如化學-機械平面化(CMP)。可選擇地或替代地，隆起物814及低谷816可經由於例如退火操作期間流動Ge而予移除。Ge的融化溫度(約940℃)低於Si的融化溫度。因而，將晶圓加熱至接近或高於Ge的融化溫度使得Ge流動及變平坦，但並未融化Si。該等流動亦可填充任何保留在所生長的Ge及氧化物側壁810之間的間隙818。
當Ge生長於Si上時，於Si及生長的Ge之間製造出異質磊晶接面介面。在Si及Ge之晶格之間存在約4%的差異。因此，在該介面可能形成缺陷。可經由退火而減少該些缺陷的數量。可選擇地，退火程序可包含於每30秒間隔在高溫及低溫(例如約650℃)之間循環，其中高溫足以使Ge流動。
吾人發現在約850℃退火係造成Ge流動，此可大大地撫平隆起物814，並填充低谷816。使用約850℃高溫及約650℃低溫之循環退火，亦撫平Ge。
儘管大片或大部分基材表面可為鈍化層808所覆蓋，但於孔中生長Ge之同時，有一些Ge可能於鈍化層808上集結並形成Ge“島”。該等島之範例係以820表示(圖8C)。為移除場氧化物(field oxide)上任何該等非選擇之Ge沈積，可於生長於孔中之Ge上覆蓋一光阻遮罩，接著可實施濕式Ge蝕刻(例如使用HCl過氧化物)。接著可剝除該光阻遮罩。
如圖3中所示，可沈積另一鈍化層325，並可於鈍化層325中蝕刻開口320。可於開口320上沈積多晶矽或其他適當之於目標波長為透明(或非透明，如上述)之電極340，並經圖案化(patterned)以形成電性連接至光二極體。Ge被植入摻雜物質，例如磷，以製造摻雜區域310。該摻雜可發生於頂端電極340沈積之前或之後。
圖12之流程圖描述依據一實施例之製造程序。在1200，薄鈍化層被沈積於Si或SOI基材上。此可為已於基材上實施之其他製造的結果。在1202，若需要則沈積額外的鈍化層，以獲得具所欲總厚度之鈍化層。在1208，孔被蝕刻通過鈍化層並進入基材之Si達所欲之Si深度或達所欲之總鈍化厚度相對於Si側壁之比例。可接受之厚度和Si側壁尺寸及比例如上述。
在1214，Ge選擇性地於孔中磊晶生長直至所生長的Ge之頂端約與鈍化層之頂部表面或鈍化層經後續清潔之後的預期頂部表面齊平為止。所生長的Ge可於磊晶反應器中就地退火作為操作1214之一部分，或Ge可於個別的操作1216中退火。
在1220，所生長的Ge區域可加遮罩以於後續清潔操作期間保護該區域，且接著場氧化物可以過氧化物及水或其他適當的清潔劑清潔，以移除場氧化物上形成之Ge島。
可選擇地，所生長的Ge之頂部表面可於1224經由CMP而平面化。然而，所生長的Ge之表面可能經由1214及/或1216之退火已被充分地撫平而不需平面化。
於1228，沈積另一鈍化層，且於1230，該鈍化層中蝕刻一開口。於1234，沈積多晶矽以形成頂端電極。於1238，摻雜光二極體，且於1240，圖案化多晶矽頂端電極。
如同參照圖8C所述，於孔中選擇性地磊晶生長Ge通常使隆起物814及低谷816形成在接近所生長的Ge之邊緣。吾人發現分階段生長Ge(如圖12中1215所表示的)而非於單一階段，並在每一生長階段配置退火階段，製造了具有極少或不具隆起物及極少或不具低谷之Ge區域。圖13A至13D包含截面圖，為描繪分階段生長內嵌式Ge結構之不同處理階段之Si或SOI基材的示意圖。
如上述及如圖13A中所示，在乾式蝕刻一孔並準備Si表面之後，選擇性地於經蝕刻過及清潔過的孔之側壁及底部上生長Ge。隨著Ge生長，形成小的隆起物1300，如圖13B中所示。在Ge已生長而部分填充該孔之後，便如上述地加熱基材以退火Ge。加熱的結果，Ge流動且Ge之表面1308被大大地或完全撫平，如圖13C中所示。接著可生長額外的Ge。由於額外的Ge生長於平坦的表面1308上，當生長的Ge填充該孔時，如圖13D中所示，額外生長之Ge便展現極少或不具隆起物1312及極少或不具低谷1314。如上述，隆起物1312及低谷1314可經由進一步退火而被撫平，及/或隆起物1312可被平面化。
Ge可以中間溫度生長，例如約600℃，且退火可以較高溫度實施，例如約800℃或850℃。退火階段可極短，例如約30秒，以避免摻雜物移動。退火可於磊晶反應器中就地實施。
儘管描述了兩階段之Ge生長程序，但穿插配置有退火階段之任何數量的生長階段均可使用。此外，如同所述，可使用多階段生長程序以選擇性地於Si或SOI基材之表面上生長Ge，而未蝕刻孔。圖14A至14D包含截面圖，為描繪於基材之表面上分階段逐步生長Ge結構之不同處理階段中之Si或SOI基材的示意圖。在圖14A中，Ge係經生長而部分填充於由SiO2
定義之孔。在部分填充該孔之後，使基材退火以造成Ge流動及撫平，如圖14B中所示。Ge接著進一步生長，如圖14C中所示，接著更進一步退火以產生撫平結構，如圖14D中所示。
儘管已描述於基材中之凹處中生長Ge，但亦可能於凹處中生長Ge層，並接著於該Ge層上生長不同於Ge之第三材料，因而產生於凹處中具有第一及第二材料的半導體裝置，如圖15A至15D中所示意描繪的。第三材料可為3-5族化合物，例如砷化鎵(GaAs)。
圖15A係顯示於凹處之側壁804及底部800的單晶Si基層上磊晶生長的晶種Ge層1500，如上列參照圖8A及13A所描述的。一旦晶種Ge層1500生長，便生長額外的Ge 1505，如圖15B中所示，直至Ge至少厚達約0.5μm為止。如圖15C中所示，一或更多之上述退火程序可用於撫平Ge之表面1510。儘管顯示表面1510低於SiO2
層809與Si之間之邊界1512，Ge可視需要生長使得表面1510與邊界1512等高或較其為高。
經由於Ge 1510之頂端上生長第三材料1515，可填充凹處的全部或剩餘部分。第三材料1515可以是經摻雜的。可如文中所描述的實施例如平面化、退火、流動等其他處理操作，以撫平第二材料1515之表面。類似地，兩種以上材料可連續地於單一凹處中分層生長(未顯示)。
使用所揭露之方法，可於Si、SOI或其他不相容之基材上製造GaAs裝置例如發光二極體(LED)、雷射二極體、電晶體等或其他半導體裝置。
SiGe程序可產生非常高速(約40-50GHz)雙極裝置及電路，例如跨阻抗放大器(TIA)，其等通常連接至光二極體而將光所產生之電荷放大為電信號以進一步處理，及用以驅動高速光源之電路，例如雷射二極體。該等程序典型地於極厚(例如約2.5μm)Si基材上包含結構。因而，如文中所述，該些程序極適於製造生產包括光二極體及相關裝置和電路之IC的內嵌式Ge光二極體。
依據一示範實施例，提供用以製造該等光二極體之內嵌式Ge光二極體及方法。雖然已列舉經挑選用於該些實施例之特定值，應理解的是，在本發明的範圍內，所有參數之值可於極大範圍內改變以適於不同應用。例如，Si基材中可使用其他的鈍化層厚度及孔深度。此外，所揭露之製造內嵌式Ge結構的方法可應用於其他結構，例如生長於蝕刻凹處中的波導耦合光檢測器及Ge合金結構。
雖然本發明業經上述示範實施例加以描述，本技藝中一般技術人士應理解的是，在不偏離文中所揭露之發明概念下，可進行所描繪實施例之修改及變化。例如，儘管製造內嵌式裝置的一些觀點已參照流程圖加以描述，本技藝中技術純熟人士應理解的是，流程圖之每一區塊或各區塊之組合的全部或部分功能、操作、結論等，可予組合、分割為個別操作或以其他順序實施。此外，已描繪內嵌於Si基材中之Ge光二極體，所揭露之方法及結構可連同使用其他材料以製造其他類型的裝置。此外，所揭露之觀點或部分該些觀點可以上述未列之方式予以組合。因此，本發明不應視為侷限於所揭露之實施例。
100．．．光纖
102．．．大端(耦合器部分)
104．．．模態耦合器/波導
108．．．光信號
110．．．Ge區域
114．．．Si層
118．．．絕緣層
120．．．電極
200．．．光二極體
202．．．圓
300．．．Ge區域
305．．．SOI基材
307．．．鈍化層
310．．．部分(N+區域)
315．．．部分(P+區域)
320．．．開口
325．．．鈍化層
330．．．光信號(束)
335．．．光纖
340．．．電極
345．．．中線
700．．．傾斜側
800．．．底部
804．．．Si側壁
808、809．．．氧化物層(鈍化層)
810．．．氧化物側壁
812、814．．．隆起物
816．．．低谷
818．．．間隙
820．．．島
900．．．Si基材
1104．．．Si側壁
1108．．．底部(氧化物厚度)
1110．．．Si側壁高度
1114．．．氧化物側壁
1200、1202、1208、1214、1215、1216、1220、1224、1228、1230、1234、1238、1240．．．操作
1300．．．隆起物
1308．．．表面
1312．．．隆起物
1314．．．低谷
1500．．．晶種Ge層
1505．．．Ge
1510．．．表面
1512．．．邊界
1515．．．材料
經由參照下列結合圖式之特定實施例的詳細說明，將可更完整地瞭解本發明，其中：
圖1為包括依據習知技藝之波導耦合配置之裝置的截面示意圖；
圖2為依據本發明之一實施例之自由空間耦合光二極體的俯視示意圖；
圖3為圖2之光二極體的截面圖；
圖4為依據習知技藝之平頂台面結構的俯視示意圖；
圖5為圖4之台面結構的截面圖；
圖6為依據習知技藝之另一平頂台面結構的截面示意圖；
圖7為於凹處生長之假設平頂台面結構的截面示意圖；
圖8包含一組截面示意圖(8A至8C)描繪依據本發明之一實施例之先前於Si或SOI基材中蝕刻的孔中Ge的逐步生長；
圖9、10及11為描繪依據本發明之一實施例之處理生長之內嵌式Ge結構的各階段之Si或SOI基材的截面示意圖；
圖12為一流程圖，說明依據本發明之實施例的製造程序；
圖13包含一組截面示意圖(13A至13D)描繪依據本發明之另一實施例之先前於Si或SOI基材中蝕刻的孔中Ge的逐步生長；
圖14包含一組截面示意圖(14A至14D)描繪依據本發明之又另一實施例之Si或SOI基材上Ge的逐步生長；及
圖15包含一組截面示意圖(15A至15D)描繪依據本發明之一實施例之Si或SOI基材上Ge的逐步生長及該Ge上第三材料的生長。
200．．．光二極體
300．．．Ge區域
305．．．SOI基材
307．．．鈍化層
310．．．部分(N+區域)
315．．．部分(P+區域)
320．．．開口
325．．．鈍化層
330．．．光信號(束)
335．．．光纖
340．．．電極
345．．．中線
Claims (26)
- 一種於基材中製造內嵌式半導體裝置之方法，該基材包含一第一半導體材料和一鈍化層於該第一半導體材料之表面，該方法包含：蝕刻一孔通過該鈍化層並進入該第一半導體材料由此定義該孔的一側壁進入該第一半導體材料，該側壁完全包圍該孔；清潔該側壁，由此留下該第一半導體材料無氧化物之該側壁；於該孔中磊晶生長不同於該第一半導體材料之一第二材料，包括該孔之該側壁；及對該生長的第二材料之至少一部分進行摻雜。
- 如申請專利範圍第1項之方法，其中磊晶生長該第二材料包含：(a)磊晶生長該第二材料以部分填充該孔；(b)於磊晶生長該第二材料以部分填充該孔之後，加熱該生長的第二材料；(c)於加熱該生長的第二材料之後，進一步於該孔中磊晶生長該第二材料。
- 如申請專利範圍第2項之方法，進一步包含：(d)於進一步於該孔中磊晶生長該第二材料之後，加熱該生長的第二材料。
- 如申請專利範圍第3項之方法，進一步包含重複步驟(c)及(d)。
- 如申請專利範圍第2項之方法，其中加熱該生長的第二材料包含加熱該生長的第二材料達約850℃之溫度。
- 如申請專利範圍第2項之方法，其中加熱該生長的第二材料包含加熱該生長的第二材料達約750℃與約900℃之間之溫度。
- 如申請專利範圍第5項之方法，其中加熱該生長的第二材料包含於用於磊晶生長該第二材料的磊晶反應器中就地(in situ)加熱該生長的第二材料。
- 如申請專利範圍第1項之方法，其中該第一材料包含矽及該第二材料包含鍺。
- 如申請專利範圍第8項之方法，其中對該生長的第二材料之至少一部分進行摻雜包含形成一光二極體。
- 如申請專利範圍第9項之方法，進一步包含對該光二極體提供一垂直於該基材之表面的光路徑。
- 如申請專利範圍第1項之方法，其中該第一材料包含矽及該第二材料包含鍺合金。
- 如申請專利範圍第1項之方法，其中該第一材料包含絕緣體上矽(silicon-on-insulator)。
- 如申請專利範圍第1項之方法，進一步包含：於該孔中的該第二材料之表面上磊晶生長不同於該第一材料且不同於該第二材料之一第三材料；及對該生長的第三材料之至少一部分進行摻雜。
- 如申請專利範圍第13項之方法，其中該第三材料包含3-5族化合物。
- 如申請專利範圍第13項之方法，其中該第三材料包含砷化鎵。
- 如申請專利範圍第1項之方法，進一步包含於蝕刻該孔之前在該基材的表面上形成一鈍化層。
- 如申請專利範圍第16項之方法，其中該孔所蝕刻穿過之該基材之表面上鈍化材料的總厚度，與該孔所蝕刻穿過之第一材料的厚度，為約1：6至約1：1之範圍的比例關係。
- 如申請專利範圍第16項之方法，其中該孔所蝕刻穿過之該基材之表面上鈍化材料的總厚度，與該孔所蝕刻穿過之第一材料的厚度，為約1：4至約2：3之範圍的比例關係。
- 如申請專利範圍第16項之方法，其中該孔所蝕刻穿過之該基材之表面上鈍化材料的總厚度至少為約0.3μm；且該孔所蝕刻穿過之第一材料的厚度至少為約0.5μm。
- 如申請專利範圍第1項之方法，其中該孔所蝕刻穿過之該基材之表面上鈍化材料的總厚度，與該孔所蝕刻穿過之第一材料的厚度，為約1：6至約1：1之範圍的比例關係。
- 如申請專利範圍第1項之方法，其中該孔所蝕刻穿過之該基材之表面上鈍化材料的總厚度，與該孔所蝕刻穿過之第一材料的厚度，為約1：4至約2：3之範圍的比例關係。
- 如申請專利範圍第1項之方法，進一步包含降低該生長的第二材料上一隆起物之高度。
- 如申請專利範圍第22項之方法，其中降低該隆起物之高度包含加熱該基材。
- 如申請專利範圍第22項之方法，其中降低該隆起物之高度包含加熱該基材達約750℃與約900℃之間之溫度。
- 如申請專利範圍第22項之方法，其中降低該隆起物之高度包含化學-機械平面化該生長的第二材料之至少一部分。
- 如申請專利範圍第1項之方法，進一步包含在該生長的第二材料之至少一部分上沈積一多晶矽基電極。
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