TWI421921B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係有關於一種半導體裝置及其製造方法。

本申請案係根據在2009年6月23日於日本提出之特願2009-149101號來主張優先權並於此援用該內容。

已知有一種半導體裝置，其係使用低濃度陽極構造以降低微小電流流動之區域的電壓下降(VF)。此處，微小電流流動之區域係指例如電流密度為10A/cm² 之區域。此半導體裝置中，為了獲得與低濃度陽極之歐姆接觸，係採用鋁電極。然而，在使用鎳電極的情況下，低濃度陽極構造與鎳電極卻無法形成歐姆接觸。

因此，為了使用鎳電極，已提出另一種如圖9之半導體裝置100。圖9中，係於低濃度n型層101之上形成有低濃度p型層102。接著，為了實現與鎳之歐姆接觸，於低濃度p型層102之上，形成有高濃度p型層103。接著，藉由進行噴砂，而於高濃度p型層103之表面進行粗面化處理。藉由進行噴砂，高濃度p型層103之表面即被粗面化，形成於高濃度p型層103上之層即容易附著在高濃度p型層103。

然後，於經粗面化後之高濃度p型層103上，形成鎳鍍104，再於該鎳鍍104上形成焊料膜105，藉此形成構成歐姆接觸之鎳電極110(參照專利文獻1)。

圖9中，半導體裝置100之紙面上方係表示陽極(A)，紙面下方則表示陰極(K)。

專利文獻1：日本專利第4022113號公報

專利文獻1之半導體裝置100中，為了實現與鎳電極110歐姆接觸，係使用高濃度p型層103。因此，屬p型半導體與n型半導體之間之電位差的內建電位(built-in potential)會上升。因此，低濃度p型層102之效果即減弱，而有低濃度p型層102與高濃度p型層103之間之電壓下降(VF)變大的課題。

又，專利文獻1之半導體裝置100中，係藉由進行噴砂來進行高濃度p型層103上之粗面化處理。因此，因噴砂之粗面化處理導致低濃度p型層102之結晶構造受到破壞，會在低濃度p型層102產生損傷部106，而有漏電流變大的課題。

本發明係有鑑於上述問題點而構成，目的在於提供一種半導體裝置及其製造方法，其因不進行噴砂而可抑制漏電流，由於藉由形成鋁/矽化物膜而形成歐姆接觸，因此可在微小電流流動之區域降低電壓下降而可抑制發熱量。

(1)本發明之一形態之半導體裝置之製造方法，係於n型半導體層之一側之表面附近，形成濃度設定成在微小電流流動之區域產生電壓下降的p型半導體層，以形成pn接合；於該p型半導體層之表面形成鋁膜；藉由燒結處理使該p型半導體層之矽與該鋁反應，以生成鋁/矽化物膜；藉由蝕刻將屬存在於該鋁/矽化物膜上部之鋁且與該矽為未反應之鋁予以除去，以將表面粗面化；再於該經粗面化後之鋁/矽化物膜之上形成鎳膜。

(2)本發明之一形態之半導體裝置之製造方法中，該鋁膜的厚度亦可設置成在該燒結處理後與矽為未反應之鋁會殘留於表面的厚度。

(3)本發明之一形態之半導體裝置之製造方法中，該該鋁膜的厚度亦可設置成6μm以下。

(4)本發明之一形態之半導體裝置之製造方法中，亦可藉由鎳蒸鍍形成該鎳膜。

(5)本發明之一形態之半導體裝置之製造方法中，亦可藉由鎳鍍形成該鎳膜。

(6)本發明之一形態之半導體裝置之製造方法中，亦可藉由進行該鎳鍍1分鐘以上以形成該鎳膜。

(7)本發明之一形態之半導體裝置之製造方法中，亦可於該經粗面化後之鋁/矽化物膜之上，形成第一鎳膜；在該第一鎳膜形成後，藉由退火生成鎳/矽化物膜；該鎳/矽化物膜生成後，除去未反應之該第一鎳膜後，於該鎳/矽化物膜上形成第二鎳膜，藉此形成該鎳膜。

(8)本發明之一形態之半導體裝置之製造方法中，亦可藉由400度以上之溫度的退火以生成該鎳/矽化物膜。

(9)本發明之一形態之半導體裝置之製造方法中，該p型半導體層之濃度亦可在5×10¹⁵ ～2×10¹⁶ cm^-3 的範圍內。

(10)本發明之一形態之半導體裝置之製造方法中，該第一鎳膜或第二鎳膜之厚度亦可設置成1μm以下。

(11)本發明之一形態之半導體裝置之製造方法中，亦可於該鎳膜上進一步形成焊料膜。

(12)本發明之一形態之半導體裝置之製造方法中，亦可藉由350度～550度之燒結處理，使該p型半導體層之矽與該鋁反應，以生成該鋁/矽化物膜。

(13)本發明之一形態之半導體裝置之製造方法中，亦可以該鋁/矽化物膜之最上部與最下部之高度的差為0.1μm～1.5μm的方式，將該鋁/矽化物膜粗面化。

(14)本發明之一形態之半導體裝置，係具備：n型半導體層；p型半導體層，係形成於該n型半導體層之一側之表面附近，以與該n型半導體層形成pn接合，且濃度設定成在微小電流流動之區域產生電壓下降；鋁/矽化物膜，係於該p型半導體層之表面，藉由蝕刻除去殘留於對鋁進行燒結處理所生成之鋁/矽化物表面之未反應之鋁，而予以粗面化；以及鎳膜，係形成於該經粗面化後之鋁/矽化物膜之上。

根據本發明之半導體裝置及其製造方法，由於不進行噴砂因此可抑制漏電流，由於藉由形成鋁/矽化物膜而形成歐姆接觸，因此可在微小電流流動之區域降低電壓下降而可抑制發熱量。

以下，使用圖1至圖8，針對本發明之實施形態詳細地加以說明。此外，本發明並非限制於此實施形態，在其技術思想之範圍內可作各種變更。

以台面型二極體(mesa diode)1為例，使用圖1之截面構成圖，說明處理微小電流之半導體裝置的構造例。在圖1，本實施形態之台面型二極體1中，係於下層n型半導體層11上，形成有上層n型半導體層12。

下層n型半導體層11係形成為高濃度。下層n型半導體層11之濃度係例如2×10¹⁹ cm^-3 。下層n型半導體層11之厚度係例如180μm。

上層n型半導體層12係形成為雜質濃度較下層n型半導體層11低。上層n型半導體層12之濃度係例如1×10¹⁴ cm^-3 。上層n型半導體層12之厚度係例如50μm。

於上層n型半導體層12，係形成有低濃度p型半導體層13。低濃度p型半導體層13係濃度設定為低濃度，以在微小電流流動之區域產生較低之電壓下降。低濃度p型半導體層13之濃度係例如2×10¹⁶ cm^-3 。低濃度p型半導體層13之厚度係例如厚度8μm。

又，於低濃度p型半導體層13之表面，係形成有陽極電極40。又，於台面型二極體1之台面槽，係形成有玻璃膜17作為保護膜。又，於下層n型半導體層11下，則形成有陰極電極41。

陽極電極40係具備有鋁/矽化物膜23、鎳/矽化物膜33、Ni(鎳)-P膜35、以及焊料膜36。

為了進行鎳鍍，鋁/矽化物膜23業已最適當地粗面化，並形成於低濃度p型半導體層13表面。

圖1中，係藉由將15個三角形排列在鋁/矽化物膜23中以示意地圖示鋁/矽化物膜23經最適當地粗面化後的狀態。此等三角形之高度，亦即經最適當地粗面化後之鋁/矽化物膜23之最上部與最下部之高度差係例如0.3μm～1.5μm。藉由將鋁/矽化物膜23予以最適當地粗面化，如圖1所示，於鋁/矽化物膜23之表面即產生凹凸。

鎳/矽化物膜33係形成於鋁/矽化物膜23上。

Ni-P膜35係形成於鎳/矽化物膜33上。Ni-P膜35係由含磷(P)之鎳所構成。此外，本實施形態中，雖針對Ni-P膜35含磷(P)之情況作說明，不過Ni-P膜35亦可不含磷(P)。

焊料膜36係形成於Ni-P膜35上。

陽極電極40之各膜的厚度係例如形成為以下之厚度。亦即，鋁/矽化物膜23係形成為0.5μm之厚度。又，鎳/矽化物膜33係形成為約0.7μm之厚度。又，Ni-P膜35係形成為約1μm之厚度。

陰極電極41係具備了具有經矽化物化之膜的鎳膜32、以及焊料膜37。

鎳膜32係形成於下層n型半導體層11下。此外，本實施形態中，雖針對鎳膜32未含磷(P)之情況作說明，不過鎳膜32亦可含磷(P)。

焊料膜37係形成於鎳膜32下。

此外，圖1中，台面型二極體1之紙面上方係表示陽極(A)，紙面下方則表示陰極(K)。

其次，針對在微小電流流動之區域可獲得較低電壓下降(VF)之特性，抑制漏電流，並進一步可獲得歐姆接觸之結構上的原因加以說明。

首先，於低濃度p型半導體層13上，形成鋁/矽化物膜23。接著，藉由於所形成之鋁/矽化物膜23上進行鎳鍍，而形成鎳/矽化物膜33及Ni-P膜35。接著，於Ni-P膜35上形成焊料膜36。藉此，形成陽極電極40。因此，藉由低濃度p型半導體層13與鋁/矽化物膜23確保歐姆接觸。

又，對鋁/矽化物膜23，為了進行鎳鍍，故而如前述般藉由後述蝕刻步驟進行最適當之粗面化。然後，於鋁/矽化物膜23上進行鎳鍍。因此，在低濃度p型半導體層13，由於可防止產生如圖9之損傷部106，因此可抑制漏電流。

亦即，在製造本實施形態之台面型二極體1時，並不進行噴砂之步驟。因此，可防止在低濃度p型半導體層13產生損傷部106(圖9)。因此，可防止漏電流透過損傷部106(圖9)流動。

又，本實施形態之台面型二極體1中，由於藉由形成鋁/矽化物膜23而形成歐姆接觸，因此在微小電流流動之區域可降低電壓下降。因此可抑制台面型二極體1發熱量。

根據本實施形態，由於形成鋁/矽化物膜23，因此即使在使用矽之表面濃度較低之低濃度p型半導體層13的情況下，亦可在鎳/矽化物膜33與低濃度p型半導體層13之間實現歐姆接觸。

此外，漏電流係指在圖1之台面型二極體1之陽極(A)與陰極(K)間，施加反向電壓時流動之反向電流。

又，於低濃度p型半導體層13上，透過鋁/矽化物膜23形成含鎳之鎳/矽化物膜33及Ni-P膜35。因此，在微小電流流動之區域可獲得0.7V之電壓下降(VF)。此處，微小電流流動之區域係指例如電流密度為10A/cm² 之區域。藉此，例如與在高濃度之p型半導體層上形成使用鎳之陽極電極的情況相較，實現了約0.15V較低之電壓下降(VF)。

其次，使用圖2A至圖4D，說明本實施形態之處理微小電流之半導體裝置的製造方法。本實施形態中，針對製造台面型二極體1之步驟作說明，作為處理微小電流之半導體裝置之例。

如圖2A所示，半導體基板係具備有下層n型半導體層11、以及上層n型半導體層12。

下層n型半導體層11係一種n型之半導體層。下層n型半導體層11係形成為高濃度。下層n型半導體層11之濃度係例如2×10¹⁹ cm^-3 。

上層n型半導體層12，係以雜質濃度較下層n型半導體層11低之方式，形成於下層n型半導體層11上。上層n型半導體層12之濃度係例如2×10¹⁴ cm^-3 。

為了在微小電流流動之區域實現較低之電壓下降(VF)，係使雜質濃度較低(例如5×10¹⁵ cm^-3 ～2×10¹⁶ cm^-3 )之p型半導體，擴散於該上層n型半導體層12上，以形成低濃度p型半導體層13。又，於藉由擴散所形成之低濃度p型半導體層13上，形成由SiO₂ 構成之矽氧化膜14。又，於下層n型半導體層11下，形成由SiO₂ 構成之矽氧化膜15。

其次，如圖2B所示，使用所形成之矽氧化膜14作為遮罩進行蝕刻，以形成台面槽16。就此蝕刻而言，可使用乾蝕刻或濕蝕刻等。

其次，如圖2C所示，形成玻璃膜17之保護膜，以覆蓋所形成之台面槽16及矽氧化膜14。

其次，如圖2D所示，為了製作電極，於所形成之矽氧化膜14及玻璃膜17上，藉由蝕刻形成開口部18。就此蝕刻而言，可使用乾蝕刻或濕蝕刻等。開口部18係以到達低濃度p型半導體層13之方式開口。

其次，如圖3A所示，於玻璃膜17及開口部18上，藉由蒸鍍或濺鍍等形成鋁膜21。所形成之鋁膜21的厚度係形成為在後述燒結處理後與矽為未反應之鋁會殘留於鋁/矽化物膜22(圖3C)之表面的厚度。鋁膜21之厚度係例如形成為6μm。

其次，在所形成之鋁膜21上對電極形成必要的部分形成光阻。然後，藉由蝕刻除去形成於玻璃膜17上等之鋁膜21的不要部分。在此蝕刻係使用例如磷酸。又，就此蝕刻而言，可使用乾蝕刻或濕蝕刻等。

蝕刻後，即除去鋁膜21上之光阻。圖3B係表示光阻除去後之狀態。

其次，如圖3C所示，將鋁膜21上之光阻予以除去後，即進行燒結步驟。此燒結步驟係例如以400度至500度之溫度進行。藉此，藉由低濃度p型半導體層13內之矽與鋁膜21形成鋁/矽化物膜22。藉由此步驟，低濃度p型半導體層13與形成含鎳之陽極電極40的鋁/矽化物膜22即實現歐姆接觸。

其次，如圖3D所示，藉由蝕刻將屬鋁/矽化物膜22表面之鋁且與矽為未反應之鋁予以除去。就此蝕刻而言，可使用乾蝕刻或濕蝕刻等。

藉由此蝕刻處理，從鋁/矽化物膜22表面除去不要之鋁。進一步，為了進行後述鎳膜之敷鍍，如上述般，製得表面經最適當地粗面化(例如0.3μm～1.5μm)後之鋁/矽化物膜23。

其次，如圖4A所示，於表面經粗面化後之鋁/矽化物膜23上與下層n型半導體層11下，分別進行鎳鍍。此外，於前述之鎳鍍係含有磷(P)。屬形成於鋁/矽化物膜23上之鎳鍍之Ni-P膜31的厚度係例如1μm。

其次，為了在鋁/矽化物膜23上形成鎳/矽化物膜33，而進行退火步驟。藉由退火步驟，如圖4B所示，即在鋁/矽化物膜23上形成鎳/矽化物膜33。又，於鎳/矽化物膜33上形成Ni-P膜34。

鎳/矽化物膜33之厚度係例如約0.7μm。

Ni-P膜34之厚度係例如約0.3μm。

其次，如圖4C所示，藉由使用硝酸等之蝕刻除去在退火步驟與鋁/矽化物膜23中之矽為未反應的Ni-P膜34。就此蝕刻而言，可使用乾蝕刻或濕蝕刻等。

其次，如圖4D所示，於鎳/矽化物膜33上，藉由進行鎳鍍而形成Ni-P膜35。Ni-P膜35之厚度係例如約1μm。

於Ni-P膜35上，藉由進行焊料印刷而形成焊料膜36。又，於鎳膜32下，藉由進行焊料印刷而形成焊料膜37。

以此方式，本實施形態之陽極電極40即具備有表面經粗面化後之鋁/矽化物膜23。又，陽極電極40係具備有形成於鋁/矽化物膜23上之鎳/矽化物膜33。又，陽極電極40係具備有形成於鎳/矽化物膜33上之Ni-P膜35及焊料膜36。又，陰極電極41係具備有鎳膜32、以及焊料膜37。

藉由以上，完成處理微小電流之半導體裝置的製造步驟。

如以上所述，於屬低濃度之p型的雜質擴散層之低濃度p型半導體層13的表面，形成鋁膜，其中該低濃度之p型的雜質擴散層係濃度設定成針對微小電流流動之區域可獲得較低之電壓下降(VF)的特性。其次，藉由燒結處理使所形成之鋁膜與低濃度p型半導體層13之矽反應，而生成鋁/矽化物膜23。其次，藉由蝕刻將屬存在於所生成之鋁/矽化物膜23上部之鋁且為與低濃度p型半導體層13之矽為未反應之鋁予以除去，以將鋁/矽化物膜23之表面粗面化。進一步，於經粗面化後之鋁/矽化物膜23之上，形成含鎳之鎳/矽化物膜33或Ni-P膜35等，藉此形成陽極電極40。因此，可在低濃度p型半導體層13與鋁/矽化物膜23之間實現歐姆接觸，以實現可抑制漏電流，甚且亦兼具較低之電壓下降之特性(VF)的台面型二極體1。

圖5係表示使用本發明之實施形態之半導體裝置時之效果的圖表。圖5中，橫軸係表示正向電壓(V)，縱軸則表示正向電流(A)。

曲線g11係表示使用本發明之實施形態之半導體裝置(圖1)時的特性。

曲線g12係表示使用專利文獻1之半導體裝置100(圖9)時的特性。

直線g13則表示在專利文獻1之半導體裝置100(圖9)中，於低濃度p型層102上，未形成高濃度p型層103，而直接形成鎳鍍104時的特性。

圖5之直線g13係使正向電流增加時正向電壓即直線地增加，並不顯示作為二極體之特性。

圖5之曲線g11及g12係隨著使正向電流增加時正向電壓之增加率即變大，而顯示作為二極體之特性。

相較於曲線g12，曲線g11係使相同之正向電流流動時之正向電壓較小，而可進一步抑制半導體裝置之發熱量。

根據本實施形態，在微小電流流動之區域，與於高濃度之p型半導體層上形成使用鎳之陽極電極的情況相較，實現了約0.15V較低之電壓下降(VF)。藉此，可使電路之電力損失減少，且可抑制台面型二極體1之發熱。因此，本實施形態之台面型二極體1係亦可使用於整流用之二極體、及橋接二極體等。

此外，本實施形態中，雖針對以敷鍍進行Ni-P膜31、鎳膜32、及Ni-P膜35之形成之例作了說明，不過藉由鎳蒸鍍形成亦可獲得同樣之效果。

又，本實施形態中，雖針對台面型二極體作了說明，不過在平面型二極體亦可獲得同樣之效果。

又，本實施形態中，就處理微小電流之半導體裝置及其製造方法而言，雖使用二極體作了說明，不過本發明並非限制於此。例如，即使在IGBT(Insulated Gate Bipolar Transistor：絕緣閘雙載子電晶體)等的情況下，亦可獲得同樣之效果。

又，本實施形態中，雖針對台面型二極體1之單體的構成作了說明，不過在形成半導體積體電路上之電極的情況下，亦可使用本實施形態之含鎳之電極的製造步驟。

又，並非限制於在本實施形態所說明之各區域之雜質濃度及深度者，只要是可實現本實施形態中之歐姆接觸及鎳鍍的雜質濃度及深度即可。

圖6係表示在本發明之實施形態之鍍鎳步驟使敷鍍時間變化時之正向電流與正向電壓之特性的圖表。圖6中，橫軸係表示正向電壓(V)，縱軸則表示正向電流(A)。

如在圖4A所說明般，圖6係表示於鋁/矽化物膜23上形成Ni-P膜31的情況下所進行之鎳鍍的特性。

曲線g21係表示將鍍鎳之敷鍍時間設為1分鐘，將鎳鍍後所進行之退火之溫度設為500度時的特性。曲線g22係表示將鍍鎳之敷鍍時間設為2分鐘，將鎳鍍後所進行之退火之溫度設為500度時的特性。曲線g23係表示將鍍鎳之敷鍍時間設為3分鐘，將鎳鍍後所進行之退火之溫度設為500度時的特性。

在使正向電流增加至1(A)以上的情況下，曲線g23係正向電壓之值為急速地增加。因此，可將形成Ni-P膜31時鍍鎳之敷鍍時間設為3分鐘之情況(曲線g23)的半導體裝置使用作為二極體。

與曲線g23相較，曲線g22係使相同之正向電流流動時之正向電壓之值較小。因此，相較於設為3分鐘之情況(曲線g23)，將形成Ni-P膜31時之鍍鎳之敷鍍時間設為2分鐘之情況(曲線g22)係可縮小使相同之正向電流流動時的正向電壓，而可減少半導體裝置之發熱量。

與曲線g22相較，曲線g21係使相同之正向電流流動時之正向電壓之值較小。因此，相較於設為2分鐘之情況(曲線g22)，將形成Ni-P膜31時之鍍鎳之敷鍍時間設為1分鐘之情況(曲線g21)係可縮小使相同之正向電流流動時之正向電壓，而可減少半導體裝置之發熱量。

圖7係表示使本發明之實施形態之鍍鎳步驟後之退火溫度變化時之正向電流與正向電壓之特性的另一圖表。圖7中，橫軸係表示正向電壓(V)，縱軸則表示正向電流(A)。

如在圖4A所說明般，圖7係表示藉由鍍鎳形成Ni-P膜31後所進行之退火步驟的特性。此外，圖7中，係表示在圖4A將藉由鍍鎳所形成之Ni-P膜31的厚度設為0.2μm時的特性。

曲線g31係表示將Ni-P膜31之退火溫度設為450度時的特性。曲線g32係表示將Ni-P膜31之退火溫度設為500度時的特性。曲線g33則表示將Ni-P膜31之退火溫度設為550度時的特性。

圖7之曲線g33係在使正向電流增加至1(A)以上的情況下，正向電壓之值為急速地增加。因此，可將形成Ni-P膜31時之鍍鎳之退火溫度設為550度之情況(曲線g33)的半導體裝置使用作為二極體。

與曲線g33相較，曲線g32係使相同之正向電流流動時之正向電壓之值較小。因此，相較於設為550度之情況(曲線g33)，將形成Ni-P膜31時之鍍鎳之退火溫度設為500度之情況(曲線g32)可縮小使相同之正向電流流動時之正向電壓，而可減少半導體裝置之發熱量。

與曲線g32相較，曲線g31係使相同之正向電流流動時之正向電壓之值較小。因此，相較於設為500度之情況(曲線g32)，將形成Ni-P膜31時之鍍鎳之退火溫度設為450度之情況(曲線g31)可縮小使相同之正向電流流動時之正向電壓，而可減少半導體裝置之發熱量。

圖8係表示在本發明之實施形態之鍍鎳步驟使敷鍍時間(分)或退火溫度(℃)變化時之正向電流與正向電壓之特性的表。圖8中，以IF(單位：A)表示正向電流，以VF(單位：V)表示正向電壓。

如在圖4A圖所說明般，圖8係表示於鋁/矽化物膜23上形成Ni-P膜31的情況下所進行之鎳鍍的特性。

圖8中，係分別表示鍍鎳時之敷鍍時間與敷鍍後所進行之退火溫度，在敷鍍時間為1分鐘且退火溫度為450度之情況下、敷鍍時間為1分鐘且退火溫度為500度之情況下、敷鍍時間為2分鐘且退火溫度為500度之情況下、敷鍍時間為3分鐘且退火溫度為500度之情況下、敷鍍時間為1分鐘且退火溫度為550度之情況下、敷鍍時間為2分鐘且退火溫度為550度之情況下、敷鍍時間為3分鐘且退火溫度為550度之情況下、敷鍍時間為1分鐘且退火溫度為600度之情況下、敷鍍時間為2分鐘且退火溫度為600度之情況下、以及敷鍍時間為3分鐘且退火溫度為600度之情況下，正向電流為0.001(A)、0.002(A)、0.005(A)、0.01(A)、0.02(A)、0.05(A)、0.1(A)、0.2(A)、0.5(A)、1(A)、2(A)、5(A)、10(A)、12.5(A)、以及20(A)時之正向電壓(V)之值。

此外，圖8之表中，空白欄部分係表示無法測量正向電壓。

圖8中，在鍍鎳之敷鍍時間為1分鐘且退火溫度為450度之情況下，係對應圖5之曲線g11。又，圖8中，在鍍鎳之敷鍍時間為1分鐘且退火溫度為500度之情況下，係對應圖6之曲線g21。又，圖8中，在鍍鎳之敷鍍時間為2分鐘且退火溫度為500度之情況下，係對應圖6之曲線g22。又，圖8中，在鍍鎳之敷鍍時間為3分鐘且退火溫度為500度之情況下，係對應圖6之曲線g23。

在鍍鎳後之退火溫度為相同的情況下，使相同大小之正向電流流動時，鍍鎳時間較短者其正向電壓之值係趨向於變小。

例如，在退火溫度為500度且使12.5(A)之正向電流流動的情況下，敷鍍時間為2分鐘時之正向電壓(V)之值係約2.982(V)，而敷鍍時間為1分鐘時之正向電壓(V)之值則約0.871(V)。

亦即，在鍍鎳後之退火溫度為相同的情況下，鍍鎳時間較短者其使相同之正向電流流動時之正向電壓之值較小，而可減少半導體裝置之發熱量。

又，在鍍鎳之敷鍍時間為相同的情況下，使相同大小之正向電流流動時，鍍鎳後之退火溫度較低者其正向電壓之值係趨向於變小。

例如，在鍍鎳之敷鍍時間為1分鐘且使12.5(A)之正向電流流動的情況下，退火溫度為550度時之正向電壓之值係1.735(V)，退火溫度為500度時之正向電壓之值係1.287(V)，而退火溫度為450度時之正向電壓之值則為0.871(V)。

亦即，在鍍鎳之敷鍍時間為相同的情況下，鍍鎳後之退火溫度較低者其使相同之正向電流流動時之正向電壓之值較小，而可減少半導體裝置之發熱量。

如上述般，本發明之實施形態之台面型二極體1(半導體裝置)之製造方法中，於上層n型半導體層12(n型半導體層)之一側之表面附近，形成濃度設定成在微小電流流動之區域產生電壓下降的低濃度p型半導體層13(p型半導體層)而形成pn接合。

接著，於低濃度p型半導體層13之表面，形成鋁膜21(圖3A圖)。

接著，藉由燒結處理使鋁膜21之鋁與低濃度p型半導體層13之矽反應，而生成鋁/矽化物膜22(圖3C)。

接著，藉由蝕刻將屬存在於鋁/矽化物膜22上部之鋁且為與低濃度p型半導體層13之矽為未反應之鋁予以除去，以將表面粗面化。

接著，於經粗面化後之鋁/矽化物膜23(圖3D)之上，形成Ni-P膜31(圖4A)及35(圖4D)(鎳膜)。

又，本發明之實施形態之台面型二極體1之製造方法中，鋁膜21(圖3A)之厚度亦可設為在燒結處理後與矽未反應之鋁會殘留於表面的厚度。

又，本發明之實施形態之台面型二極體1之製造方法中，鋁膜21(圖3A)之厚度亦可設為6μm以下。

又，本發明之實施形態之台面型二極體1之製造方法中，亦可藉由鎳蒸鍍形成Ni-P膜31(圖4A)及35(圖4D)。

又，本發明之實施形態之台面型二極體1之製造方法中，亦可藉由鎳鍍形成Ni-P膜31(圖4A)及35(圖4D)。

又，本發明之實施形態之台面型二極體1之製造方法中，亦可藉由進行鎳鍍1分鐘以上以形成Ni-P膜31(圖4A)及35(圖4D)。

又，本發明之實施形態之台面型二極體1之製造方法中，亦可於經粗面化後之鋁/矽化物膜23(圖3D)之上，形成Ni-P膜31(第一鎳膜)(圖4A)。

接著，亦可在Ni-P膜31形成後，藉由退火生成鎳/矽化物膜33(圖4B)。

接著，亦可在鎳/矽化物膜33生成後，除去未反應之Ni-P膜31後，於鎳/矽化物膜33上形成Ni-P膜35(圖4D)(第二鎳膜)。

藉此，亦可形成Ni-P膜31(圖4A)、以及Ni-P膜35(圖4D)。

又，本發明之實施形態之台面型二極體1之製造方法中，亦可藉由400度以上之溫度，更佳為450度以上之溫度的退火以生成鎳/矽化物膜33(圖4B)。

又，本發明之實施形態之台面型二極體1之製造方法中，亦可使低濃度p型半導體層13(圖1)之濃度在5×10¹⁵ cm^-3 ～2×10¹⁶ cm^-3 的範圍內。

又，本發明之實施形態之台面型二極體1之製造方法中，Ni-P膜31(圖4A)或Ni-P膜35(圖4D)之厚度亦可設為1μm以下。

又，本發明之實施形態之台面型二極體1之製造方法中，亦可於Ni-P膜35上進一步再形成焊料膜36(圖4D)。

又，本發明之實施形態之台面型二極體1之製造方法中，亦可藉由350度至550度，更佳為400度至500度之燒結處理，使鋁膜21(圖3A)之鋁與低濃度p型半導體層13(圖3A)之矽反應，以生成鋁/矽化物膜22(圖3C)。

又，本發明之實施形態之台面型二極體1之製造方法中，亦可將鋁/矽化物膜22予以粗面化，以使鋁/矽化物膜22(圖3C)之最上部與最下部之高度的差為0.1μm～1.5μm，更佳為0.3μm～1.5μm。

此外，本發明之實施形態之台面型二極體1，如圖1所示，係具備上層n型半導體層12。

又，台面型二極體1係具備低濃度p型半導體層13，其係形成於上層n型半導體層12之一側之表面附近，以與上層n型半導體層12形成pn接合，且濃度設定成在微小電流流動之區域產生電壓下降。

又，台面型二極體1係具備鋁/矽化物膜23，其係於低濃度p型半導體層13之表面，藉由蝕刻除去殘留於對鋁進行燒結處理所生成之鋁/矽化物表面之未反應之鋁，而予以粗面化。

又，台面型二極體1係具備屬鎳膜之鎳/矽化物膜33及Ni-P膜35，其係形成於經粗面化後之鋁/矽化物膜23之上。

本實施形態中，係於低濃度p型半導體層13之上，對鋁進行燒結處理以生成鋁/矽化物膜23。接著，藉由蝕刻除去殘留於鋁/矽化物膜23表面之未反應之鋁。因此，本實施形態之台面型二極體1，係具備經粗面化後之鋁/矽化物膜23、以及藉由於經粗面化後之鋁/矽化物膜之上進行鎳鍍所形成之鎳膜(鎳/矽化物膜33、Ni-P膜)。

因此，鋁/矽化物膜23之表面係藉由蝕刻除去未反應之鋁而粗面化。藉此，可防止對屬p型層之低濃度p型半導體層13的損傷，同時提升鎳鍍之密合性。又，可實現鋁/矽化物膜23與屬p型層之低濃度p型半導體層13的歐姆接觸。以此方式，設置成低濃度p型半導體層13、鋁/矽化物膜23、以及鎳膜(鎳/矽化物膜33、Ni-P膜)之3層構造。藉此，可在鋁/矽化物膜23上確保歐姆接觸，同時在微小電流流動之區域可降低電壓下降(VF)。根據上述即可實現一種半導體裝置，其具備有使用鎳鍍之陽極電極40，可抑制漏電流，此外亦兼具較低之電壓下降(VF)的特性。

1．．．台面型二極體

11．．．下層n型半導體層

12．．．上層n型半導體層

13．．．低濃度p型半導體層

14．．．矽氧化膜

15．．．矽氧化膜

16．．．台面槽

17．．．玻璃膜

18．．．開口部

21．．．鋁膜

22．．．鋁/矽化物膜

23．．．經粗面化後之鋁/矽化物膜

31．．．Ni-P膜

32．．．鎳膜

33．．．鎳/矽化物膜

34．．．Ni-P膜

35．．．Ni-P膜

36,37．．．焊料膜

40．．．陽極電極部

41．．．陰極電極

A．．．陽極

K．．．陰極

(習知技術)

100‧‧‧半導體裝置

101‧‧‧低濃度n型層

102‧‧‧低濃度p型層

103‧‧‧高濃度p型層

104‧‧‧鎳鍍

105‧‧‧焊料膜

106‧‧‧損傷部

110‧‧‧鎳電極

A‧‧‧陽極

K‧‧‧陰極

圖1係本發明之實施形態之半導體裝置的截面構成圖。

圖2A係表示同實施形態之半導體裝置之製造步驟之半導體裝置的截面構成圖。

圖2B係表示同實施形態之半導體裝置之圖2A後之製造步驟之半導體裝置的截面構成圖。

圖2C係表示同實施形態之半導體裝置之圖2B後之製造步驟之半導體裝置的截面構成圖。

圖2D係表示同實施形態之半導體裝置之圖2C後之製造步驟之半導體裝置的截面構成圖。

圖3A係表示同實施形態之半導體裝置之圖2D後之製造步驟之半導體裝置的截面構成圖。

圖3B係表示同實施形態之半導體裝置之圖3A後之製造步驟之半導體裝置的截面構成圖。

圖3C係表示同實施形態之半導體裝置之圖3B後之製造步驟之半導體裝置的截面構成圖。

圖3D係表示同實施形態之半導體裝置之圖3C後之製造步驟之半導體裝置的截面構成圖。

圖4A係表示同實施形態之半導體裝置之圖3D後之製造步驟之半導體裝置的截面構成圖。

圖4B係表示同實施形態之半導體裝置之圖4A後之製造步驟之半導體裝置的截面構成圖。

圖4C係表示同實施形態之半導體裝置之圖4B後之製造步驟之半導體裝置的截面構成圖。

圖4D係表示同實施形態之半導體裝置之圖4C後之製造步驟之半導體裝置的截面構成圖。

圖5係表示使用同實施形態之半導體裝置時之效果的圖表。

圖6係表示在同實施形態之鍍鎳步驟使敷鍍時間變化時之正向電流與正向電壓之特性的圖表。

圖7係表示在同實施形態之鍍鎳步驟後使退火溫度變化時之正向電流與正向電壓之特性的圖表。

圖8係表示在同實施形態之鍍鎳步驟使敷鍍時間或退火溫度變化時之正向電流與正向電壓之特性的表。

圖9係表示習知實施形態之半導體裝置的截面構成圖。

1．．．台面型二極體

11．．．下層n型半導體層

12．．．上層n型半導體層

13．．．低濃度p型半導體層

15．．．矽氧化膜

17．．．玻璃膜

23．．．經粗面化後之鋁/矽化物膜

32．．．鎳膜

33．．．鎳/矽化物膜

35．．．Ni-P膜

36,37．．．焊料膜

40．．．陽極電極部

41．．．陰極電極

A．．．陽極

K．．．陰極

Claims (14)

1. 一種半導體裝置之製造方法，係於n型半導體層之一側之表面附近，形成濃度設定成在微小電流流動之區域產生電壓下降的p型半導體層，以形成pn接合；於該p型半導體層之表面形成鋁膜；藉由燒結處理使該p型半導體層之矽與該鋁反應，以生成鋁/矽化物膜；藉由蝕刻將屬存在於該鋁/矽化物膜上部之鋁且與該矽為未反應之鋁予已除去，以將表面粗面化；且於該經粗面化後之鋁/矽化物膜之上形成鎳膜。
2. 如申請專利範圍第1項之半導體裝置之製造方法，其中該鋁膜的厚度係在該燒結處理後與矽未反應之鋁殘留於表面的厚度。
3. 如申請專利範圍第2項之半導體裝置之製造方法，其中該鋁膜的厚度係6μm以下。
4. 如申請專利範圍第1項之半導體裝置之製造方法，其係藉由鎳蒸鍍形成該鎳膜。
5. 如申請專利範圍第1項之半導體裝置之製造方法，其係藉由鎳鍍形成該鎳膜。
6. 如申請專利範圍第5項之半導體裝置之製造方法，其係藉由進行該鎳鍍1分鐘以上以形成該鎳膜。
7. 如申請專利範圍第1項之半導體裝置之製造方法，其係於該經粗面化後之鋁/矽化物膜之上，形成第一鎳膜；在該第一鎳膜形成後，藉由退火生成鎳/矽化物膜；在該鎳/矽化物膜生成後，除去未反應之該第一鎳膜後，於該鎳/矽化物膜上形成第二鎳膜，藉此形成該鎳膜。
8. 如申請專利範圍第7項之半導體裝置之製造方法，其係藉由400度以上溫度的退火以生成該鎳/矽化物膜。
9. 如申請專利範圍第1項之半導體裝置之製造方法，其中該p型半導體層之濃度係在5×10¹⁵ ~2×10¹⁶ cm^-3 的範圍內。
10. 如申請專利範圍第7項之半導體裝置之製造方法，其中該第一鎳膜或第二鎳膜之厚度係1μm以下。
11. 如申請專利範圍第1項之半導體裝置之製造方法，其係於該鎳膜上進一步形成焊料膜。
12. 如申請專利範圍第1項之半導體裝置之製造方法，其係藉由350度~550度之燒結處理，使該p型半導體層之矽與該鋁反應，以生成該鋁/矽化物膜。
13. 如申請專利範圍第1項之半導體裝置之製造方法，其係以該鋁/矽化物膜之最上部與最下部之高度的差為0.1μm~1.5μm的方式，將該鋁/矽化物膜粗面化。
14. 一種半導體裝置，係具備：n型半導體層；p型半導體層，係形成於該n型半導體層之一側之表面附近，以與該n型半導體層形成pn接合，且濃度設定成在微小電流流動之區域產生電壓下降；鋁/矽化物膜，係於該p型半導體層之表面，藉由蝕刻除去殘留於對鋁進行燒結處理所生成之鋁/矽化物表面之未反應之鋁，而予以粗面化；以及鎳膜，係形成於該經粗面化後之鋁/矽化物膜之上；該鋁/矽化物膜經過粗面化，使該鋁/矽化物膜之最上部與最下部之高度的差成為0.1μm~1.5μm。