TWI420638B - 微電子封裝 - Google Patents

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TWI420638B
TWI420638B TW099132012A TW99132012A TWI420638B TW I420638 B TWI420638 B TW I420638B TW 099132012 A TW099132012 A TW 099132012A TW 99132012 A TW99132012 A TW 99132012A TW I420638 B TWI420638 B TW I420638B
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John S Guzek
Mahadevan Suryakumar
Hamid R Azimi
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Intel Corp
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Description

微電子封裝
本發明所揭示之實施例一般係關於微電子裝置之封裝，且特別關於高密度微電子封裝之內的電性佈線分佈。
積體電路晶粒及其它微電子裝置一般被封入封裝內，該封裝最重要之功能在於能在晶粒與插座、主機板或其它次級元件之間產生電連接。當晶粒尺寸縮小及互連密度增加，這種電連接的大小就必須調整成匹配一般存在於晶粒之較小間距以及一般存在於次級元件之較大間距兩者。
一種現存方法用於在微電子封裝之內調整互連尺寸是使用單一高密度互連(HDI)基板，藉以處理從晶粒凸塊間距(典型間距值可為150微米(μm))到系統板級間距(典型間距值可為1000μm，亦即1.0毫米(mm))之空間轉換。這種方法產生非常細微的線路、空間及通孔設計規則，以達成晶粒選路及非常大的基板本體尺寸，而可以系統板級間距來構成界面。
 【發明內容及實施方式】
為了要簡要及明瞭說明，圖式係說明結構之一般形式，且會省略熟知特性及技術之說明及細節，以避免對本發明所敘述之實施例進行不必要之不明瞭討論。此外，圖式中之元件不需要依比例繪製。例如，圖式中一些元件之尺寸可相對於其它元件加以放大，以助於對本發明實施例之瞭解。不同圖式中之相同之元件符號代表相同元件，然而不同圖式中之類似元件符號可能但不一定代表類似元件。
如果發明內容及申請專利範圍中用到了用語「第一」、「第二」、「第三」、「第四」等等，則這些用語係用於分辨類似元件，並非一定是用於說明特定次序或時間次序。必須瞭解者為，於適當情況下，所使用之用語是可交換的，而使此處所說明之本發明實施例(例如)可依照除了圖式及此處所說明之外之順序而操作。同樣地，如果此處說明方法是包含一系列步驟的話，則此處表示之這種步驟之次序並不一定是實施這種步驟之唯一步驟，所敘述之特定步驟可被省略並且/或者此處未說明之其它特定步驟可加入該方法中。此外，用語「包含」、「包括」、「具有」以及其任何變化形式在於涵蓋非排除性包括，以使包含所列出元件之程序、方法、物件或裝置並不一定限於這些元件，而是可包含未說明列出之其它元件或該程序、方法、物件或裝置本來就有之其它元件。
如果發明內容及申請專利範圍使用了用語「左」、「右」、「前」、「後」、「頂」、「底」、「在…上」、「在…下」等等，則這些用語係用於說明目的，並不一定用於說明永久之相對位置。必須瞭解者為，於適當情況下，所使用之用語是可交換的，而使此處所說明之本發明實施例(例如)可依照除了圖式及此處所說明之外之其它方位而操作。此處使用之用語「耦接」係界定為直接或間接地以電氣方式或非電氣方式連接。根據片語中文意所表達之適當含意，此處被描述為彼此「相鄰」之物體可為彼此實體接觸或彼此近接或在相同之一般領域或區域中。此處使用之片語「於一個實施例中」並不一定都代表相同實施例。
在本發明的一個實施例中，微電子封裝包含具有第一表面區域之第一基板以及具有第二表面區域之第二基板。該第一基板在其第一表面包含具有第一間距之第一組互連，而且該第一基板在其第二表面包含具有第二間距之第二組互連。該第二基板係利用該第二組互連而耦接至該第一基板，而且該第二基板包含具有第三間距之第三組互連以及利用微通孔彼此連接之第一及第二內部導電層。該第一間距小於該第二間距，該第二間距小於該第三間距，該第一表面區域小於該第二表面區域。
上文已說明現存微電子封裝解決方案使用HDI基板來處理從晶粒凸塊間距到系統板級間距之空間轉換。HDI基板的成本結構主要由完成最小設計規則(實施較為昂貴)所需之技術來決定。然而，這些最小設計規則實際上僅用於晶粒陰影下方之區域中以及離晶粒邊緣的前幾毫米訊號選路中。因此，於現存方法中，僅僅約基板的所有區域之20%的需求產生成本。
本發明的實施例關於HDI基板及HDI印刷電路板(PCB)技術之組合，其產生了封裝解決方案，用於中央處理單元(CPU)及晶片組封裝等等，亦即其比上述之現存封裝解決方案在成本方面有效率多了。為達成這個目的，本發明實施例將空間轉換分為兩個階級，每一個階級各有基本上不同之成本結構。使用HDI PCB設計規則及材料所製造之第一基板係處理系統級界面。第二基板係處理晶粒級界面，其尺寸可被限制於在HDI PCB基板級支援互連所需的最小尺寸，該第二基板係使用較為限制性的晶粒級設計規則及材料所製造。由於晶粒級設計規則的成本可能超過PCB設計規則的成本10或更多個因數，因此本發明的實施例的成本結構比現存技術之成本結構明顯少了很多。
以成本節省及其它因素兩者而言，在高階伺服器CPU或圖形處理單元(GPU)封裝技術之環境中，本發明的實施例可達到特別明顯的值。該技術領域需要非常大的外形因數及層數來符合產品需求，其在現存封裝製程下導致非常昂貴的HDI基板。如下文所詳述，藉由在兩個基板上分解封裝空間轉換，可達到整體較低的成本結構。
在本發明的特定實施例中，在最後封裝中要附著晶粒之前，製造第一及第二基板並將其彼此附著。如此可克服基板層中及其它地方的缺陷，而不浪費好的晶粒，因此可降低成本並增加效率。此外，可同步完成晶粒及基板的製造，降低了產出時間。
現在參照圖式，圖1是根據本發明實施例之微電子封裝100的平面圖，圖2是根據本發明實施例之微電子封裝100的剖面圖。如圖1及圖2所示，微電子封裝100包含微電子晶粒110、基板120及基板130。基板120具有具有表面區域125之表面121、與表面121相反的表面222、在表面121具有間距227的一組互連226、以及在表面222具有間距229的一組互連228。基板130具有具有表面區域135之表面131、與表面131相反的表面232、具有間距237的一組互連236、以及利用微通孔240彼此連接之內部導電層233及234。
間距227小於間距229，間距229小於間距237，且表面區域125小於表面區域135。因此基板120具有細微線路、空間及通孔設計規則，以在典型受控塌陷晶片連接(C4)間距下允許連接到晶粒110。基板120將來自晶粒110之輸入/輸出(IO)、電源及接地凸塊重新分佈成較大間距，其粗寬程度足以被安裝於基板130所代表的HDI PCB基板上。如已說明者，基板130除了以特定間距在一側與基板120構成界面之外，基板130並以較大間距在另一側與插座或主機板等等構成界面。根據本發明的實施例，基板120與130之組合(其組合可稱為基板組件)可當作CPU或晶片組封裝中之「基板」。
必須注意者為，根據術語『微通孔』之一般用法，微通孔240是一種僅運行於基板130之內的兩個相鄰層之間的連接。這與穿過整疊基板層的鍍層穿孔(PTH)是不一樣的。
使用互連226將晶粒110耦接於基板120，而且使用互連228將基板130耦接於基板120。互連226可經由插座或類似元件(圖未顯示)使微電子封裝100與主機板等等(圖亦未顯示)連接。插座連接可為任何適用型式，包含針柵陣列(PGA)、焊盤柵格陣列(LGA)、球形柵格陣列(BGA)。
互連226是形成由晶粒110離開的第一階級連接之互連，互連226一般稱為第一階級互連或FLI。類似地，互連236是將晶粒封裝附著於主機板或類似元件的之互連，互連236一般稱為第二階級互連或SLI。互連228代表新的互連階級，因為它們形成連接於並非現存微電子封裝之一部份的元件(基板120)。在將第一階級及第二階級互連之命名方式確定之後，此處提出以用語「中階級互連」(「MLI」)做為互連228之名稱。
微電子裝置製造商所面臨的挑戰係為發展各種製程，其可運作微細凸塊間距的大尺寸晶粒之高生產量的組裝程序。已探索的一種製程係為熱壓縮接合(TCB)。TCB製程因為具有撓性基板(諸如無核心基板(coreless substrate))而非厚硬基板而具有優勢。因此，於一個實施例中，基板120是無核心基板，沒有PTH或其它穿孔，但卻有微通孔連接所有層。另一方面，具有整合式電壓調整器之基板組件的需求可能會指定基板120要有核心。因此，於所說明之實施例中，基板120包含核心225。
於特定實施例中，微電子封裝100進一步包含位於基板120及基板130其中至少一者內之整合式被動裝置245。於所說明之實施例中，整合式被動裝置245位於基板130內。舉例而言，整合式被動裝置245可當做完全整合式電壓調整器等等中之元件。
於基板120為具有核心之基板的一些實施例中，核心本身之厚度不大於400微米。在相同或其它實施例中，並如圖2所示，基板120包含直徑不大於200μm之複數個穿孔251。在相同或其它實施例中，並如圖1所示，基板120包含導電線跡152(圖中僅顯示其中兩個)，每個導電線跡152之厚度不大於15微米且彼此間分離之間隔153不大於15微米。在相同或另一實施例中，基板130包含導電線跡162(圖中僅顯示其中兩個)，每個導電線跡152之厚度不大於75微米且彼此間分離之間隔163不大於75微米。
圖3是根據本發明實施例之製造微電子封裝之方法300的流程圖。舉例而言，方法300可產生微電子封裝，其與最先示於圖1之微電子封裝100類似，但不包含晶粒110。
方法300之步驟310在於提供第一基板。舉例而言，第一基板可類似於最先示於圖1之基板120。因此，於一個實施例中，第一基板具有第一表面區域並在其第一表面包含具有第一間距之第一組互連且在其第二表面包含具有第二間距之第二組互連，而且第一間距小於第二間距。
方法300之步驟320在於將第一基板附著於第二基板，藉以形成基板組件，其中第二基板具有以微通孔彼此連接之第一內部導電層及第二內部導電層。舉例而言，基板組件可代表基板之組合，其類似第一基板及第二基板。再舉另一個例子，微通孔可類似示於圖2之微通孔240。再舉另一個例子，第二基板可類似於最先示於圖1之基板130。因此，於一個實施例中，第二基板具有第二表面區域，使用第二組互連將第二基板耦接至第一基板，而且第二基板包含具有第三間距之第三組互連。於這個實施例中，第二間距小於第三間距，而且第一表面區域小於第二表面區域。
如上述，於本發明之特定實施例中，基板120是無核心基板。於這些實施例之至少一些實施例中，及於基板120為較薄及/或撓性之其它實施例中，在不使基板產生損壞之情形下，可能難以處理該基板。這代表了無核心(及其它)封裝組裝程序面臨明顯的挑戰。如步驟320中所說明之將基板120預附著於基板130解決了該堅硬問題，並允許使用現存組裝及測試方法。可使用標準覆晶或BGA組裝技術執行步驟320。
方法300之任選步驟330在於加強基板組件。舉例而言，任選步驟330可包含在基板組件上增加底部填膠材料或角膠(corner glue)等等。
方法300之步驟340在於對基板組件執行測試，以獲取測試結果。必須注意者為，此步驟於晶粒附著之前執行，藉以節省成本及獲取如本說明書所述之其它優點。
方法300之步驟350在於，若且唯若測試結果滿足預定條件，則將晶粒附著於基板組件。舉例而言，預定條件可為測試操作之有利或通過結果。
圖4是根據本發明實施例之製造微電子封裝之方法400的流程圖。舉例而言，方法400可產生微電子封裝，其與最先示於圖1之微電子封裝100類似，包含晶粒110。
方法400之步驟410在於提供晶粒。舉例而言，晶粒可類似於最先示於圖1之晶粒110。
方法400之步驟420在於將晶粒附著於第一基板，藉以形成晶粒組件。舉例而言，第一基板可類似於最先示於圖1之基板120。因此，於一個實施例中，第一基板具有第一表面區域並在其第一表面包含具有第一間距之第一組互連且在其第二表面包含具有第二間距之第二組互連，而且第一間距小於第二間距。再舉另一個例子，晶粒組件可類似於晶粒與第一基板之組合。
方法400之任選步驟430在於加強晶粒組件。舉例而言，任選步驟430可包含在晶粒組件上增加底部填膠材料或角膠(corner glue)等等。
方法400之步驟440在於對晶粒組件執行測試，以獲取測試結果。
方法400之步驟450在於，若且唯若測試結果滿足預定條件，則將晶粒組件附著於第二基板，第二基板具有第一及第二內部導電層，它們以微通孔彼此連接。舉例而言，微通孔可類似示於圖2之微通孔240。如同方法300，舉例而言，預定條件可為測試操作之有利或通過結果。
舉例而言，第二基板可類似於最先示於圖1之基板230。因此，於一個實施例中，第二基板具有第二表面區域，使用第二組互連將第二基板耦接至第一基板，而且第二基板包含具有第三間距之第三組互連。於這個實施例中，第二間距小於第三間距，而且第一表面區域小於第二表面區域。
雖然已參照特定實施例說明了本發明，但熟悉本項技術人士係會瞭解，於未背離本發明之精神或範圍下，可進行各種改變。因此，本發明實施例之揭示在於說明本發明之範圍，並不在於限制。本發明之範圍應僅限定於後附之申請專利範圍需求範圍。例如，本項技術中具有通常知識者皆會清楚地知道，微電子封裝及此處所討論之相關結構及方法可實施於各種實施例中，而且前述對於該等實施例所進行之討論並不一定代表所有可能實施例之完整說明。
此外，已關於特定實施例說明了益處、其它優點及問題解決方案。然而，該益處、優點、問題解決方案、以及可產生任何益處、優點、解決方案或使其更明確之任何元件並不須被組構為任何或所有申請專利範圍之重要、需要或必要特徵或元件。
再者，如果此處所揭示之實施例及/或限定：(1)並非申請專利範圍所明確主張；以及(2)是或潛在性是根據均等論之申請專利範圍中之明確元件及/或限定之均等物，則根據奉獻理論，該等實施例及限定並不奉獻給大眾。
100．．．微電子封裝
110．．．晶粒
120．．．基板
121．．．表面
125．．．表面區域
130．．．基板
131．．．表面
135．．．表面區域
152．．．導電線跡
153．．．間隔
162．．．導電線跡
163．．．間隔
222．．．表面
225．．．核心
226．．．互連
227．．．間距
228．．．互連
229．．．間距
232．．．表面
233．．．內部導電層
234．．．內部導電層
236．．．互連
237．．．間距
240．．．微通孔
245．．．整合式被動裝置
251．．．穿孔
藉由配合圖式來閱讀詳細說明，可對所揭示之實施例有較佳之瞭解。
圖1是根據本發明實施例之微電子封裝的平面圖。
圖2是根據本發明實施例之圖1之微電子封裝的剖面圖。
圖3是根據本發明實施例之製造微電子封裝之方法的流程圖。
圖4是根據本發明另一個實施例之製造微電子封裝之方法的流程圖。
100．．．微電子封裝
110．．．晶粒
120．．．基板
121．．．表面
130．．．基板
131．．．表面
152．．．導電線跡
162．．．導電線跡
222．．．表面
225．．．核心
226．．．互連
227．．．間距
228．．．互連
229．．．間距
232．．．表面
233．．．內部導電層
234．．．內部導電層
236．．．互連
237．．．間距
240．．．微通孔
245．．．整合式被動裝置
251．．．穿孔

Claims (12)

  1. 一種微電子封裝，包含：第一基板，具有第一表面區域且包含第一複數個導電線跡，其中該第一複數個導電線跡中的相鄰導電線跡分離第一間隔，該第一基板在其第一表面包含具有第一間距之第一組互連，而且該第一基板在其第二表面包含具有第二間距之第二組互連；以及第二基板，具有第二表面區域且包含第二複數個導電線跡，其中該第二複數個導電線跡中的相鄰導電線跡分離第二間隔，該第二間隔大於該第一間隔，該第二基板係利用該第二組互連而耦接至該第一基板，而且該第二基板包含：具有第三間距之第三組互連；以及利用微通孔彼此連接之第一內部導電層及第二內部導電層，其中：該第一間距小於該第二間距；該第二間距小於該第三間距；以及該第一表面區域小於該第二表面區域。
  2. 根據申請專利範圍第1項之微電子封裝，其中：該第一基板包含直徑不大於200微米之複數個穿孔；以及該第一複數個導電線跡中的每個導電線跡之厚度不大於15微米且該第一間隔不大於15微米。
  3. 根據申請專利範圍第1項之微電子封裝，其中：該第二複數個導電線跡中的每個導電線跡之厚度不大於75微米且該第二間隔不大於75微米。
  4. 根據申請專利範圍第1項之微電子封裝，進一步包含：位於該第一基板及該第二基板其中至少一者內之整合式被動裝置。
  5. 根據申請專利範圍第1項之微電子封裝，其中：該第一基板是無核心基板。
  6. 根據申請專利範圍第1項之微電子封裝，其中：該第一基板包含厚度不大於400微米之核心。
  7. 一種微電子封裝，包含：微電子晶粒；第一基板，具有第一表面區域且包含第一複數個導電線跡，其中該第一複數個導電線跡中的相鄰導電線跡分離第一間隔，該第一基板在其第一表面包含具有第一間距之第一組互連，而且該第一基板在其第二表面包含具有第二間距之第二組互連；以及第二基板，具有第二表面區域且包含第二複數個導電線跡，其中該第二複數個導電線跡中的相鄰導電線跡分離第二間隔，該第二間隔大於該第一間隔，該第二基板係利用該第二組互連而耦接至該第一基板，而且該第二基板包含：具有第三間距之第三組互連；以及 利用微通孔彼此連接之第一內部導電層及第二內部導電層，其中：該第一間距小於該第二間距；該第二間距小於該第三間距；該第一基板利用該第一組互連而耦接至該微電子晶粒；以及該第一表面區域小於該第二表面區域。
  8. 根據申請專利範圍第7項之微電子封裝，進一步包含：位於該第一基板及該第二基板其中至少一者內之整合式被動裝置。
  9. 根據申請專利範圍第8項之微電子封裝，其中：該第一基板是無核心基板。
  10. 根據申請專利範圍第8項之微電子封裝，其中：該第一基板包含厚度不大於400微米之核心。
  11. 根據申請專利範圍第7項之微電子封裝，其中：該第一基板之厚度不大於400微米；該第一基板包含直徑不大於200微米之複數個穿孔；以及該第一複數個導電線跡中的每個導電線跡之厚度不大於15微米且該第一間隔不大於15微米。
  12. 根據申請專利範圍第11項之微電子封裝，其中： 該第二複數個導電線跡中的每個導電線跡之厚度不大於75微米且該第二間隔不大於75微米。
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