JP5536223B2 - マイクロエレクトロニクス・パッケージ及びその製造方法 - Google Patents
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Description
本発明の開示される実施形態は、一般的にはマイクロエレクトロニクス・デバイスのパッケージングに関し、詳しくは、高密度マイクロエレクトロニクス・パッケージ内の電気配線の配置に関する。
集積回路ダイや他のマイクロエレクトロニクス・デバイスは、一般的には、パッケージ内に封印されており、そのパッケージは（他の機能に混じって）電気接続が前記ダイとソケット、マザーボード、又は他の次のレベルの要素との間でなされるのを可能にする。ダイのサイズが小さくなり、相互接続密度が増大するにつれて、そうした電気接続は、ダイで一般的に見られる、より小さいピッチと、次のレベルの要素で一般的に見られる、より大きいピッチとの両方に合致するようスケーリングされなければならない。
マイクロエレクトロニクス・パッケージ内での相互接続スケーリングへの現行のアプローチは、単一の高密度相互接続（ＨＤＩ）基板を使用し、ダイバンプピッチからのスペーストランスフォーメーション（space transformation）を扱うことであり、そこでは、一般的なピッチ値は、システムボードレベルピッチまで１５０マイクロメーター（ミクロン又はμｍ）であってもよく、一般的なピッチ値は、１０００μｍ、即ち１．０ミリメーター（ｍｍ）であってもよい。このアプローチは、非常に微細な線、スペース、及びビア（via）デザインルールをもたらし、ダイ・ルーティング(die
routing)を可能とし、そして、システムボードレベルピッチでインターフェースするために、非常に大きな基板本体サイズをもたらす。
routing)を可能とし、そして、システムボードレベルピッチでインターフェースするために、非常に大きな基板本体サイズをもたらす。
開示される実施形態は、以下の詳細な説明を添付の図面と関連して読むことから、より良く理解されるだろう。
図１は、本発明の一実施形態に従った、マイクロエレクトロニクス・パッケージの平面図である。
図２は、本発明の一実施形態に従った、図１のマイクロエレクトロニクス・パッケージの断面図である。
図３は、本発明の一実施形態に従った、マイクロエレクトロニクス・パッケージの製造方法を示すフローチャートである。
図４は、本発明の他の実施形態に従った、マイクロエレクトロニクス・パッケージの製造方法を示すフローチャートである。
例示の単純化と明確化のため、図面は、一般的な態様の構成を示し、そして周知の要素の記述と詳細は、説明される本発明の実施形態の議論を不必要に曖昧にすることを避けるべく、省略されることがある。追加的に、図面中の要素は、必ずしも縮尺どおりではない。例えば、図面中の幾つかの要素の寸法は、本発明の実施形態の理解を容易にするため、他の要素に対して強調されていることがある。異なる図面中の同じ参照数字は同じ要素を示すが、類似の参照数字は、必ずしもそうではないが、類似の要素を示してもよい。
「第１」、「第２」、「第３」、「第４」の語、及び、明細書及び特許請求の範囲の中の類似の語は、（もしあれば）類似の要素間で区別するために使用され、必ずしも特定の順次的又は時系列順を表すものではない。そのように使用される語は、適切な環境の下では、相互に交換可能であり、本明細書で説明する本発明の実施形態は、例えば、本明細書で示され又は別の方法で説明される実施形態以外の順序で動作可能であることは理解されるべきである。同様に、もし本明細書で説明される方法が一連のステップを含んでいるのなら、本明細書で示されるようなそのステップの順序は、必ずしも、そうしたステップが実行される唯一の順序ではなく、述べられるステップの幾つかは、省略されてもよく、及び／又は、本明細書で説明されない他の幾つかのステップが、その方法に追加されてもよい。さらに、「含む」、「有する」、「持つ」の語、及び、それらの如何なる変形も、非排他的な包含に及ぶよう意図され、要素のリストを含むプロセス、方法、物、又は、装置は、必ずしも、それらのリストに限定されないが、明示的にリストに挙がっていないか、又は、そうしたプロセス、方法、物、又は装置に固有の他の要素を含んでもよい。
「左」、「右」、「前」、「後」、「頂点」、「底」、「上方に」、「下方に」の語、及び本明細書及び特許請求の範囲中の類似の語は（もしあれば）、説明的な目的で使用され、必ずしも、永久的な相対位置を記述するために使用されるものではない。そのように使用される語は、適切な環境の下では、相互に交換可能であり、ここで説明する本発明の実施形態は、例えば、本明細書で示され又は別の方法で説明される実施形態以外の方向で動作可能であることは理解されるべきである。本明細書で使われる「接続される」の語は、直接的又は間接的に、電気的又は非電気的態様で結合されるものとして定義される。互いに「近接して」とここで説明される物は、相互に物理的接触していても、相互に接近してもよく、又は、互いに概ね同一の範囲乃至は領域にあってもよく、この表現が使用される文脈に適するように。ここで、「一実施形態において」の表現は、必ずしも、全てが同じ実施形態を参照するものではない。
（図面の詳細な説明）
一実施形態では、マイクロエレクトロニクス・パッケージは、第１表面領域を有する第１基板と、第２表面領域を有する第２基板とを含む。前記第１基板は、その第１表面で第１ピッチを有する第１セットの相互接続と、その第２表面で第２ピッチを有する第２セットの相互接続とを含む。前記第２基板は、前記第２セットの相互接続を使用して、前記第１基板に接続され、前記第２基板は、第３ピッチを有する第３セットの相互接続と、マイクロビアによって相互に結合される第１及び第２の内部導電層とを含む。前記第１ピッチは前記第２ピッチより小さく、前記第２ピッチは前記第３ピッチより小さく、そして、前記第１表面領域は前記第２表面領域よりも小さい。
一実施形態では、マイクロエレクトロニクス・パッケージは、第１表面領域を有する第１基板と、第２表面領域を有する第２基板とを含む。前記第１基板は、その第１表面で第１ピッチを有する第１セットの相互接続と、その第２表面で第２ピッチを有する第２セットの相互接続とを含む。前記第２基板は、前記第２セットの相互接続を使用して、前記第１基板に接続され、前記第２基板は、第３ピッチを有する第３セットの相互接続と、マイクロビアによって相互に結合される第１及び第２の内部導電層とを含む。前記第１ピッチは前記第２ピッチより小さく、前記第２ピッチは前記第３ピッチより小さく、そして、前記第１表面領域は前記第２表面領域よりも小さい。
上述したように、現行のマイクロエレクトロニクス・パッケージングの解決方法は、ＨＤＩ基板を採用し、ダイバンプピッチからシステムボードレベルピッチへのスペーストランスフォーメーションを扱う。ＨＤＩ基板のコスト構成は、最小限デザインルール（実施には更に費用がかかるが）を達成するために必要とされる技術によって大きく左右される。しかし、これらの最小限デザインルールは、実際は、そのダイシャドウの下の領域と、そのダイエッジからルーティングする信号の最初のわずかなミリメーターでのみ必要とされる。従って、現行のアプローチでは、基板の全体の領域の約２０％だけの要件によってコストが決定されている。
本発明の実施形態は、ＨＤＩ基板とＨＤＩプリント基板（ＰＣＢ）技術との組み合わせを含み、その組み合わせは、パッケージングの解決手法―中央処理ユニット（ＣＰＵ）とチップセットパッケージング、及びその類似物に有用である―をもたらし、それは、上述した現行のパッケージングの解決手法よりも非常にコスト効率がよい。これを達成するためには、本発明の実施形態は、スペーストランスフォーメーションを２つのレベルに分割し、各々はコスト構成が根本的に異なる。システムレベルのインターフェースは、ＨＤＩ・ＰＣＢデザインルールと材料を使用して製造される第１基板によって扱われる。ダイレベルのインターフェースは、第２基板によって扱われ、前記第２基板のサイズは、ＨＤＩ・ＰＣＢ基板レベルでの相互接続を支持するのに必要最低限に制限されてもよく、前記第２基板は、より制限的なダイレベルのデザインルールと材料を使用して製造される。ダイレベルのデザインルールのコストは、ＰＣＢデザインルールのそれを１０以上のファクターで超えてもよいので、本発明の実施形態は、現行技術よりもかなり小さいコスト構成を生み出す。
本発明の実施形態は、ハイエンドのサーバーＣＰＵやグラフィックスプロセッシングユニット（ＧＰＵ）パッケージング技術の環境において、コスト削減と他の要因の両方の点から特に重要な価値を可能にする。そうした技術分野は、製品条件を満たすため、非常に大きなフォームファクタ（form factor）とレイヤーカウント（layer count）を必要とし、現行のパッケージングプロセスの下では非常に高価なＨＤＩ基板をもたらすことになる。パッケージングのスペーストランスフォーメーションを２つの基板を横切って分割することにより、以下で詳細に述べるように、全体的なコスト低減が達成できる。
本発明の幾つかの実施形態では、第１及び第２基板は、ダイが最終パッケージに取り付けられる前に、製造され互い接合される。これは、良好なダイを無駄にすることなく、基板層の中又はその他の場所にある欠陥が産出されることを可能とし、故に、コストを低減し、効率を向上させる。追加的に、ダイと基板の製造は、平行して行うことが可能であり、スループット時間を減少させる。
さて図面を参照すると、図１は、本発明の一実施形態に従った、マイクロエレクトロニクス・パッケージ１００の平面図であり、図２は、その断面図である。図１と図２で示されるように、マイクロエレクトロニクス・パッケージ１００は、マイクロエレクトロニクス・ダイ１１０と、基板１２０と、基板１３０とを含む。基板１２０は、表面領域１２５を備えた表面１２１と、表面１２１と反対に位置する表面２２２と、表面１２１でピッチ２２７を有する相互接続セット２２６と、表面２２２でピッチ２２９を有する相互接続セット２２８とを含む。基板１３０は、表面領域１３５を備えた表面１３１と、表面１３１と反対に位置する表面２３２と、ピッチ２３７を有する相互接続セット２３６と、マイクロビア２４０により互いに結合した内部導電層２３３及び２３４とを含む。
ピッチ２２７はピッチ２２９より小さく、ピッチ２２９はピッチ２３７より小さく、そして表面領域１２５は表面領域１３５より小さい。従って、基板１２０は、微細な線幅、スペース、及び、ビアデザインルールを有し、そのビアデザインルールは、一般的なＣ４（controlled collapse chip connect）ピッチでのダイ１１０への結合を可能にする。基板１２０は、入出力（ＩＯ）、電源、及び、ダイ１１０から来るグランドバンプを、基板１３０で示されるＨＤＩ・ＰＣＢ基板の上に取り付けられるのに充分なほど粗い大きいピッチに再分配する。説明したように、基板１３０は、一方の側で基板１２０と所定のピッチでインターフェースすることに加えて、他方の側で、ソケット又はマザーボード乃至はそれに類似する物とより大きいピッチでインターフェースする。本発明の実施形態によれば、基板１２０と１３０との組み合わせは（その組み合わせは基板アセンブリとして参照されてもよい）、ＣＰＵ又はチップセットパッケージの中で「基板」としての機能を果たす。
マイクロビア２４０は、その用語の慣例的使用方法に従えば、基板１３０内の２つの隣接層の間を走るだけの連結であることに留意すべきである。これは、マイクロビアを、基板層の全体の積み重ねを通って走るプレートスルーホール（貫通穴）又はＰＴＨと区別する。
ダイ１１０は、相互接続２２６を使用して基板１２０と接続され、そして、基板１３０は相互接続２２８を使用して基板１２０と接続される。相互接続２２６は、マイクロエレクトロニクス・パッケージ１００を、マザーボード又はそれに類似する物（図示せず）に、ソケット又は類似の要素（これも図示せず）を介して接合してもよい。ソケット接合は、如何なる適した種類のものでもよく、ピングリッドアレイ（ＰＧＡ），ランドグリッドアレイ（ＬＧＡ）、ボールグリッドアレイ（ＢＧＡ）を含む。
相互接続２２６は、ダイ１１０から外へ出る接続の第１レベルを形成する相互接続であり、その相互接続は、慣例的に、第１レベル相互接続又はＦＬＩとして参照される。同様に、相互接続２３６は、ダイパッケージをマザーボート又は類似の要素に付着する相互接続であって、慣例的に、第２レベル相互接続又はＳＬＩとして参照される。相互接続２２８は、それらが現行のマイクロエレクトロニクス・パッケージの部分ではない要素（基板１２０）への接合を形成するので、新たな相互接続レベルを表す。第１レベル及び第２レベル相互接続にすでに用いられている命名方法に従って、「中間レベル相互接続」（ＭＬＩ）の表現が、相互接続２２８の名称としてここで提案される。
マイクロエレクトロニクス・デバイスの製造が直面している課題は、大きいダイのための微細なバンプピッチで、高収量なアセンブリプロセスを供給することができるプロセスを開発することである。検討されている一つのプロセスは、熱圧着法（ＴＣＢ）である。前記ＴＣＢプロセスは、厚く硬い基板よりもむしろ、柔軟な基板（コアレス基板のような）を有することから、利点がある。故に、一実施形態では、基板１２０は、ＰＴＨ又は他のスルーホールを有しないコアレス基板であるが、全ての層を接合するマイクロビアを有する。他方、統合された電圧調整器又は類似の物を有する基板アセンブリへの要望は、基板１２０はコアを有することを規定してもよい。故に、例示の実施形態では、基板１２０は、コア２２５を含む。
幾つかの実施形態では、マイクロエレクトロニクス・パッケージ１００は、統合受動素子２４５が基板１３０の中に位置する。一例として、統合受動素子は、完全に統合された電圧調整器又は類似の物の中の一要素として機能することができる。
基板１２０がコアのある基板である幾つかの実施形態では、コアそれ自体は、４００マイクロメーター以下の厚さを有する。同一の又は他の実施形態では、図２で示されるように、基板１２０は、２００μｍ以下の直径を有する複数のスルーホール２５１を含む。同一の又は他の実施形態では、図１で示されるように、基板１２０は、導電性のトレース１５２（その内２つだけが図示される）を含み、それぞれは１５マイクロメーター以下の厚さを有し、１５マイクロメーター以下のスペース１５３によって互いに分離される。同一の又は別の実施形態では、基板１３０は、導電性のトレース１６２（その内２つだけが図示される）を含み、それぞれは７５マイクロメーター以下の厚さを有し、７５マイクロメーター以下のスペース１６３によって互いに分離される。
図３は、本発明の一実施形態に従った、マイクロエレクトロニクス・パッケージの製造方法３００を示すフローチャートである。一例として、方法３００は、始めに図１で示したマイクロエレクトロニクス・パッケージに類似するマイクロエレクトロニクス・パッケージの形成をもたらし、ダイ１１０は含まない。
方法３００のステップ３１０は、第１基板を供給する。一例として、第１基板は、始めに図１で示した基板１２０に類似することがある。従って、一実施形態では、第１基板は、第１表面領域を有し、第１基板は、第１表面で第１ピッチを有する相互接続の第１セットと、第２表面で第２ピッチを有する相互接続の第２セットとを有し、その第１ピッチは第２ピッチよりも小さい。
方法３００のステップ３２０は、第１基板を第２基板に取り付け、基板アセンブリを形成する。その基板アセンブリには、第２基板が第１と第２の内部導電層を有し、その導電層は、マイクロビアによって相互に接合されている。一例として、基板アセンブリは、第１基板と第２基板に類似する基板の組み合わせを表すことができる。他の例として、マイクロビアは、図２で示されるマイクロビア２４０と類似のものであってもよい。他の例として、第２基板は、始めに図１で示した基板１３０と類似のものであってもよい。従って、一実施形態では、第２基板は、第２表面領域を有し、相互接続の第２セットを使用して第１基板と接続され、そして、第３ピッチを有する相互接続の第３セットを含む。この実施形態では、第２ピッチは第３ピッチより小さく、第１表面領域は第２表面領域より小さい。
上述したように、本発明の幾つかの実施形態では、基板１２０はコアレス基板である。その実施形態の少なくとも幾つかでは、及び、基板１２０が比較的薄く及び／又は柔軟である場合の他の実施形態では、基板は破損を生ぜずに扱うことは困難なことがある。これは、コアレス（及び他の）パッケージアセンブリプロセスにとって、重大な課題である。ステップ３２０で示されるように、基板１２０を基板１３０に事前取り付けすることは、硬さの問題を解決し、現行のアセンブリと検査方法の使用を可能にする。ステップ３２０は、標準的なフリップチップ又はＢＧＡアセンブリを使用して実行されてもよい。
方法３００の任意的なステップ３３０は、基板アセンブリを補強する。一例として、任意的ステップ３３０は、アンダーフィル材料又はコーナーグルー或いは類似物を、基板アセンブリに加えることを含んでもよい。
方法３００のステップ３４０は、基板アセンブリ上で検査を実施し、検査結果を得る。このステップは、ダイ取り付けの前に行われることに留意されたい。これは、コスト低減と本明細書のどこかで述べられる他の利点を導く。
方法３００のステップ３５０は、もし、検査結果が所定の条件を満たすなら（そしてその場合だけ）、ダイを基板アセンブリに取り付ける。一例として、所定の条件は、検査工程の好ましい又は合格の結果であってよい。
図４は、本発明の一実施形態に従った、マイクロエレクトロニクス・パッケージの製造方法４００を示すフローチャートである。一例として、方法４００は、始めに図１で示したマイクロエレクトロニクス・パッケージ１００に類似するマイクロエレクトロニクス・パッケージの形成をもたらし、ダイ１１０を含む。
方法４００のステップ４１０は、ダイを供給する。一例として、そのダイは、始めに図１で示したダイ１１０と類似してもよい。
方法４００のステップ４２０は、ダイアセンブリを形成するため、ダイを第１基板に付着する。一例として、第１基板は、始めに図１で示した基板１２０と類似し得る。従って、或る実施形態では、第１基板は、第１表面領域を有し、その第１基板は、その第１表面で第１ピッチを有する相互接続の第１セットと、その第２表面で第２ピッチを有する相互接続の第２セットを含み、前記第１ピッチは前記第２ピッチよりも小さい。他の例として、前記ダイアセンブリは、ダイと第１基板との組み合わせに類似してもよい。
方法４００のステップ４３０は、ダイアセンブリを補強する。一例として、任意的ステップ４３０は、アンダーフィル材料又はコーナーグルー若しくは類似物をダイアセンブリに加えることを含む。
方法４００のステップ４４０は、ダイアセンブリ上で検査を実施し、検査結果を得る。
方法４００のステップ４５０は、もし検査結果が所定の条件をみたすなら（そしてその場合のみ）、ダイアセンブリを、マイクロビアによって相互に接合された第１及び第２の内部導電層を有する第２基板に付着する。一例として、マイクロビアは、図２で示したマイクロビア２４０に類似してもよい。方法３００に該当したように、一例として、所定の条件は、検査工程の好ましい又は合格の結果であり得る。
一例として、第２基板は、始めに図１で示した基板２３０と類似してもよい。従って、或る実施形態では、第２基板は、第２表面領域を有し、相互接続の第２セットを使用して第１基板に接合され、そして、第３ピッチを有する相互接続の第３セットを含む。この実施形態では、第２ピッチは、第３ピッチよりも小さく、第１表面領域は第２表面領域よりも小さい。
本発明は特定の実施形態を参照して説明されたが、本発明の精神と適用範囲を逸脱することなく、各種の変形がなされてもよいことは、当業者には理解されるだろう。従って、本発明の実施形態の開示は、本発明の範囲の例示を意図するものであり、限定を意図しない。本発明の範囲は、付属の特許請求の範囲により必要とされる範囲にのみ限定されるだろうことが意図される。例えば、一当業者には、本明細書で述べるマイクロエレクトロニクス・パッケージ及びその関連する構造と方法は、様々な実施形態で実現してもよいこと、これらの実施形態の幾つかの前述した議論は、全ての可能な実施形態の完全な記述を必ずしも表すものではないことは、容易に理解されるだろう。
加えて、利点、他の効果、及び問題に対する解決法が、特定の実施形態に関して説明された。しかし、その利点、効果、問題に対する解決法、並びに、如何なる利点、効果、又は解決法を気づかせ、又は、より顕著なものとする如何なる要素又は要素群も、特許請求の範囲の全ての又は何れかの特に重要な、必要な、又は本質的な特徴又は要素として解釈されるべきではない。
更には、本明細書で開示される実施形態及び限定は、もし、その実施形態及び／又は限定が：（１）特許請求の範囲において明示的にクレームされていないか；（２）均等論原則の下で、特許請求の範囲において明示の要素及び／又は限定が、均等物又は潜在的な均等物であるのなら、発明の開放原則の下で公衆に解放されない。
Claims (11)
- 第１表面領域を有するとともに前記第１表面領域側に設けられた第１の複数の導電性トレースを含み、隣接する前記第１の複数の導電性トレースは第１のスペースだけ離され、第１表面で第１ピッチを有する相互接続の第１セットと、前記第１表面の反対に位置する第２表面で第２ピッチを有する相互接続の第２セットとを有する、第１基板と、
第２表面領域を有するとともに前記第２表面領域側に設けられた第２の複数の導電性トレースを含み、隣接する前記第２の複数の導電性トレースは第１のスペースより大きい第２のスペースだけ離され、前記相互接続の第２セットを使用して前記第１基板に接続される、第２基板と、
を含む、マイクロエレクトロニクス・パッケージであって、
前記第２基板は、
前記第２表面の反対に位置する第３表面で第３ピッチを有する相互接続の第３セットと、
マイクロビアによって互いに接合される前記第３表面側に設けられた第１及び第２内部導電層と、を有し、
前記第１ピッチは前記第２ピッチより小さく、
前記第２ピッチは前記第３ピッチより小さく、更に、
前記第１表面領域は前記第２表面領域より小さい、
マイクロエレクトロニクス・パッケージ。 - 前記第１基板は、複数のスルーホールを含み、該スルーホールは、２００マイクロメーター以下の直径を有し；及び、
前記第１のスペースは１５マイクロメーター以下である、請求項１記載のマイクロエレクトロニクス・パッケージ。 - 前記第２のスペースは７５マイクロメーター以下である、請求項１記載のマイクロエレクトロニクス・パッケージ。
- 前記第１基板及び前記第２基板の少なくとも１つに配置される統合受動素子を更に含む、請求項１記載のマイクロエレクトロニクス・パッケージ。
- 前記第１基板はコアレス基板である、請求項１記載のマイクロエレクトロニクス・パッケージ。
- 前記第１基板は、４００マイクロメーター以下の厚さのコアを有する、請求項１記載のマイクロエレクトロニクス・パッケージ。
- マイクロエレクトロニクス・ダイと、
第１表面領域を有するとともに前記第１表面領域側に設けられた第１の複数の導電性トレースを含み、隣接する前記第１の複数の導電性トレースは第１のスペースだけ離され、第１表面で第１ピッチを有する相互接続の第１セットと、前記第１表面の反対に位置する第２表面で第２ピッチを有する相互接続の第２セットとを有する、第１基板と、
第２表面領域を有するとともに前記第２表面領域側に設けられた第２の複数の導電性トレースを含み、隣接する前記第２の複数の導電性トレースは第１のスペースより大きい第２のスペースだけ離され、前記相互接続の第２セットを使用して前記第１基板に接続される、第２基板と、
を含む、マイクロエレクトロニクス・パッケージであって、
前記第２基板は、
前記第２表面の反対に位置する第３表面で第３ピッチを有する相互接続の第３セットと、
マイクロビアによって互いに接合される前記第３表面側に設けられた第１及び第２の内部導電層と、を有し、
前記第１ピッチは前記第２ピッチより小さく、
前記第２ピッチは前記第３ピッチより小さく、
前記第１基板は前記相互接続の第１セットを使用して前記マイクロエレクトロニクス・ダイと接続され、及び、
前記第１表面領域は前記第２表面領域より小さい、
マイクロエレクトロニクス・パッケージ。 - 前記第１基板は、４００マイクロメーター以下の厚さを有し、
前記第１基板は、２００マイクロメーター以下の直径を有する複数のスルーホールを含み、及び、
前記第１のスペースは１５マイクロメーター以下である、
請求項７記載のマイクロエレクトロニクス・パッケージ。 - 前記第１のスペースは７５マイクロメーター以下である、請求項８記載のマイクロエレクトロニクス・パッケージ。
- 請求項７乃至９のいずれか１項に記載のマイクロエレクトロニクス・パッケージの製造方法であって、
前記第１基板を供給するステップと、
基板アセンブリを形成するため、前記第１基板を前記第２基板に付着するステップと、
前記基板アセンブリ上で検査を実行し、検査結果を得るステップと、
前記検査結果が所定の条件を満たすなら、その場合だけ、前記ダイを前記基板アセンブリに付着するステップと、を含む、方法。 - 前記基板アセンブリを補強するステップを更に含む、請求項１０記載の方法。
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