TWI420629B - 半導體倒裝晶片封裝 - Google Patents

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Description

半導體倒裝晶片封裝
本發明涉及半導體封裝，尤其涉及半導體倒裝晶片封裝。
通常地，倒裝晶片技術在形狀因數尤為重要的多種消費產品中有著廣泛的應用，例如行動電話、攝錄相機(camcorder)或個人數位助理(Personal Digital Assistant，PDA)。性能上的需要與利用倒裝晶片設計得到更小裸晶(die)的能力驅動著在很多應用中採用倒裝晶片封裝。更小的裸晶意味著每個晶圓具有更多數量的裸晶。在倒裝晶片裝配為高性能元件帶來益處的同時，其成本也成為了主流應用的主要挑戰。因此，需要繼續付出很多努力以降低成本。
第1圖為根據先前技術具有特定凸塊選擇(bump option)的倒裝晶片封裝的俯視圖。第2圖為沿著第1圖沿著線I-I’的橫斷面的示意圖。如第1圖與第2圖所示，倒裝晶片封裝1包括載體基板(carrier substrate)2與倒裝晶片3，倒裝晶片3安裝於載體基板2之上。倒裝晶片3通過多個凸塊4電耦接於載體基板2，多個凸塊4根據特定凸塊選擇應用於倒裝晶片3的活性表面。舉例來說，在多輸入/輸出 (Input/Output，I/O)至單球的情況下，倒裝晶片3的活性表面上的兩個凸塊區5a與5b相應的與載體基板2的上表面的兩個焊盤6a與6b對準。
兩個焊盤6a與6b通過共用電路走線(trace)6c的方式與載體基板2的底部上的相同焊接球7電耦接。根據特定凸塊選擇，凸塊區5b是空的，也就是說，未被選擇的凸塊區5b上沒有形成凸塊，而將凸塊4a應用於選擇的凸塊區5a，藉此根據特定凸塊選擇可以決定倒裝晶片封裝的特定功能。
上面描述的倒裝晶片封裝的成本高，部分原因在於每個凸塊選項需要不同的凸塊遮罩(mask)。另外，當在存貨(stock)中保留倒裝晶片的裸晶時，IC設計公司通常會遇到討厭的裸晶版本管理問題。這是因為不同的凸塊選擇會導致不同的裸晶版本。基於倒裝晶片封裝的特性，一旦凸塊選擇被利用並且裸晶版本確定，就沒有辦法改變或是重做。
有鑑於此，本發明提供一種半導體倒裝晶片封裝。
一種半導體倒裝晶片封裝，包括：一載體基板；一倒裝晶片，通過多個互連電耦接於所述載體基板；所述半導體倒裝晶片封裝的一第一輸入/輸出端；以及一結合線，將所述第一輸入/輸出端電耦接於所述載體基板的一第一表面上的所述多個互連的一第一互連，其中所述第一互連包括：一第 一凸塊，電耦接於所述倒裝晶片；以及一第一焊盤，位於所述載體基板的所述第一表面上，其中所述第一焊盤電耦接於所述第一凸塊；其中所述結合線將所述第一焊盤耦接於所述第一輸入/輸出端。
一種半導體倒裝晶片封裝，包括：一載體基板；一倒裝晶片，安裝於所述載體基板上，所述倒裝晶片包括一第一輸入/輸出焊盤與一第二輸入/輸出焊盤，所述第一輸入/輸出焊盤與所述第二輸入/輸出焊盤位於所述倒裝晶片的一活性表面上，其中所述第一輸入/輸出焊盤與所述第二輸入/輸出焊盤之間的切換由焊線來實施。
本發明效果之一在於，所提供的半導體倒裝晶片封裝更加靈活並且成本低。
以下為根據多個圖式對本發明的較佳實施例進行詳細描述，本領域習知技藝者閱讀後應可明確了解本發明的目的。
為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉較佳實施例做詳細之說明。實施例是為說明本發明之用，並非用以限制本發明。本發明的保護範圍以所附申請專利範圍為準。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個組件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分組件的方式，而是以組件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此包含任何直接及間接的電氣連接手段。因此，若文中描述一第一元件耦接於一第二元件，則代表該第一元件可直接電氣連接於該第二元件，或透過其他元件或連接手段間接地電氣連接至該第二元件。
請參考第3圖和第4圖。第3圖為根據本發明一個實施例的倒裝晶片封裝的俯視圖。第4圖為第3圖中倒裝晶片封裝的橫斷面的示意圖。如第3圖和第4圖所示，倒裝晶片封裝10包括載體基板20與倒裝晶片30，倒裝晶片30安裝於載體基板20的第一表面20a上。倒裝晶片30通過多個互連(interconnection)電耦接於載體基板20。此實施例中，互連包括第一互連以及第二互連，第一互連可為凸塊(例如凸塊40、第一凸塊或第二凸塊，第一凸塊可為凸塊40a，第二凸塊可為凸塊40b)、第二互連可為焊盤(例如第一焊盤或第二焊盤，第一焊盤可為焊盤60a，第二焊盤可為焊盤60b)，其中，凸塊電耦接於倒裝晶片30，焊盤位於第一表面20a上，焊盤電耦接於凸塊。然而，互連可以為任何其他能夠在倒裝 晶片30與載體基板20之間提供電互連的結構，例如銅柱(copper pillar)或其他類似結構。載體基板20可為任何適合倒裝晶片裝配的IC載體基板或晶片載體。舉例來說，載體基板20可為印刷電路板(Printed Wiring Board，PWB)。此實施例中，倒裝晶片30可由封膠(encapsulation)440(例如模料(molding compound))或底部填充(underfill)進行囊封。封膠440或底部填充也可至少覆蓋載體基板20的第一表面20a的一部分。
同樣，倒裝晶片30可通過多個凸塊40電耦接於載體基板20，多個凸塊40應用於倒裝晶片30的活性表面30a。多個凸塊40可形成於相應的凸塊區50上，凸塊區50位於倒裝晶片30的活性表面30a上。
根據本發明的實施例，凸塊區50為重新佈線層(Redistributed Layer，RDL)並且電耦接於相應的I/O焊盤80，I/O焊盤80位於倒裝晶片30的活性表面30a的周邊。I/O焊盤80包括第一I/O焊盤(例如I/O焊盤80a)與第二I/O焊盤(例如I/O焊盤80b)。儘管在此實施例中，I/O焊盤80位於倒裝晶片30的活性表面30a的周邊，至少一部分I/O焊盤可為選擇性位於倒裝晶片30的中間區域。RDL處理是本領域公知常識，因此省略更多描述。需要了解的是，本發明也可應用於非RDL晶片或裸晶。
舉例來說，倒裝晶片30的活性表面30a上的兩個凸塊區50a與50b相應的與載體基板20的第一表面上的兩個焊 盤60a與60b對準。兩個凸塊區50a與50b重新分配並且分別產生於I/O焊盤80a與80b。兩個凸塊區50a與50b相應於半導體封裝10的相同I/O端，例如焊接球70或引線(lead)。兩個凸塊區50a與50b分別植入凸塊40a與40b，使得凸塊區50a通過凸塊40a電耦接於焊盤60a，凸塊區50b通過凸塊40b電耦接於焊盤60b。凸塊40a、凸塊區50a以及焊盤60a相應於I/O焊盤80a。凸塊40b、凸塊區50b以及焊盤60b相應於I/O焊盤80b。
焊盤60a與60b通過電路走線101a與電路走線101b分別耦接於第一線結合導腳(wire-bonding finger)(例如線結合導腳102a)與第三線結合導腳(例如線結合導腳102b)。焊盤60a與60b、電路走線101a與101b以及線結合導腳102a與102b形成於載體基板20的第一表面上。一個實施例中，可在載體基板20的第一表面20a上提供防焊層(solder resist layer)150，以遮罩電路走線101a與101b，而暴露焊盤60a與60b以及線結合導腳102a與102b。表面處理層(surface treatment layer)，例如有機焊接保護(Organic Solder Protection，OSP)層、化學鎳鈀金層(Electroless Nickel Electroless Palladium Immersion Gold，ENEPIG)層、鎳/金層或它們的組合，可形成於焊盤60a與60b以及線結合導腳102a與102b的暴露的表面上，以保護它們不被氧化。
第二線結合導腳(例如線結合導腳103)可靠近線結合導腳102a與102b。線結合導腳103電耦接於半導體封裝10 的第一I/O端(例如焊接球70或引線)，所述焊接球通過電路走線104以及金屬通孔(Plated Through Hole，PTH)105位於載體基板20的第二表面20b上。
假設選擇了I/O焊盤80a而未選擇I/O焊盤80b，在線結合導腳102a與電耦接於相應焊接球70的線結合導腳103之間提供結合線120，藉此使得選擇的I/O焊盤80a與焊接球70電耦接。因此未選擇的I/O焊盤80b與其重新分配的凸塊區50b電浮接(electrically floating)於倒裝晶片封裝之中。結合線120可為鋁線、銅線、金線或它們的組合。根據本發明實施例，至少一部分結合線120被封膠440所覆蓋。
如上所述，先前技術中，為了在I/O焊盤80a與80b之間切換，凸塊區50a與50b其中之一設置為空並且不植入任何凸塊。因此，先前技術的方法不靈活並且其他凸塊選擇需要額外的光罩而因此成本很高。本發明可以解決這些問題。
本發明此實施例的一個特點在於，可以僅有一個凸塊選擇用於倒裝晶片封裝。也就是說，相同的凸塊分配可應用於晶片的不同連接需求。I/O焊盤(例如焊盤80a與80b)之間的切換，可通過結合線根據特定焊接選擇(bonding option)來完成。因此更加靈活。另外，由於僅應用一個凸塊選擇，因此節省了用於不同凸塊版本的額外光罩的龐大花銷並且解決了裸晶版本管理問題。
除了上述描述的封裝的多I/O至單I/O端封裝(例如球或引線)配置，本發明可應用於封裝的單I/O至多I/O端封裝(例 如球或引線)配置。另外，封裝多I/O至多I/O端封裝也可實施採用本發明。第3圖也展示了封裝的單I/O至多I/O端封裝配置。如第3圖所示，相應於I/O焊盤80c的凸塊區50c植入凸塊40c，凸塊40c電耦接於下面的焊盤60c，焊盤60c位於載體基板20的第一表面20a上。焊盤60c通過電路走線201電耦接於線結合導腳202。
兩個線結合導腳203a與203b可位於線結合導腳202附近。線結合導腳203a可相應於封裝的I/O端，例如焊接球270a或引線，而線結合導腳203b可相應於封裝的I/O端，例如焊接球270b或引線。類似的，相應於相同I/O焊盤80c的焊接球270a與270b之間的切換由結合線來完成。舉例來說，若選擇焊接球270a而沒有選擇焊接球270b，則在線結合導腳202與線結合導腳203a之間提供導腳至導腳(finger-to-finger)結合線320，因此線結合導腳203b與線結合導腳270b處於電浮接狀態。
儘管此實施例中所示封裝的I/O端為焊接球，本發明中也可利用引線作為封裝的I/O端，例如薄型四面扁平封裝(Low-Profile Quad Flat Package，LQFP)、四面扁平無引腳(Quad Flat Non-leaded，QFN)封裝等。
上述的實施例僅用來例舉本發明的實施態樣，以及闡釋本發明的技術特徵，並非用來限制本發明的範疇。任何習知技藝者可依據本發明的精神輕易完成的改變或均等性的安排均屬於本發明所主張的範圍，本發明的權利範圍應以申 請專利範圍為準。
1、10‧‧‧倒裝晶片封裝
2、20‧‧‧載體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
3、30‧‧‧倒裝晶片
4、4a、40、40a、40b、40c‧‧‧凸塊
5a、5b、50、50a、50b、50c‧‧‧凸塊區
6a、6b、60a、60b、60c‧‧‧焊盤
6c、101a、101b、104、201‧‧‧電路走線
7、70、270a、270b‧‧‧焊接球
80、80a、80b、80c‧‧‧I/O焊盤
102a、102b、103、202、203a、203b‧‧‧線結合導腳
105‧‧‧金屬通孔
120‧‧‧結合線
150‧‧‧防焊層
320‧‧‧導腳至導腳結合線
440‧‧‧封膠
第1圖為根據先前技術具有特定凸塊選擇的倒裝晶片封裝的俯視圖。
第2圖為第1圖沿著線I-I’的橫斷面的示意圖。
第3圖為根據本發明一個實施例的倒裝晶片封裝的俯視圖。
第4圖為第3圖中倒裝晶片封裝的橫斷面的示意圖。
30‧‧‧倒裝晶片
40、40a、40b、40c‧‧‧凸塊
50、50a、50b、50c‧‧‧凸塊區
60a、60b、60c‧‧‧焊盤
101a、101b、104、201‧‧‧電路走線
70、270a、270b‧‧‧焊接球
80、80a、80b、80c‧‧‧I/O焊盤
102a、102b、103、202、203a、203b‧‧‧線結合導腳
105‧‧‧金屬通孔
120‧‧‧結合線
320‧‧‧導腳至導腳結合線
440‧‧‧封膠

Claims (22)

  1. 一種半導體倒裝晶片封裝，包括：一載體基板；一倒裝晶片，通過多個互連電耦接於所述載體基板；所述半導體倒裝晶片封裝的一第一輸入/輸出端；以及一結合線，將所述第一輸入/輸出端電耦接於所述載體基板的一第一表面上的所述多個互連的一第一互連，其中所述第一互連包括：一第一凸塊，電耦接於所述倒裝晶片；以及一第一焊盤，位於所述載體基板的所述第一表面上，其中所述第一焊盤電耦接於所述第一凸塊；其中所述結合線將所述第一焊盤耦接於所述第一輸入/輸出端。
  2. 如申請專利範圍第1項所述之半導體倒裝晶片封裝，進一步包括：所述半導體倒裝晶片封裝的一第二輸入/輸出端；其中所述結合線選擇性地將所述第一輸入/輸出端或所述第二輸入/輸出端耦接於所述第一互連。
  3. 如申請專利範圍第1項所述之半導體倒裝晶片封裝，其中所述結合線選擇性地將所述第一輸入/輸出端耦接於所述載體基板的所述第一表面上的所述多個互連中的所述第一 互連或一第二互連。
  4. 如申請專利範圍第3項所述之半導體倒裝晶片封裝，進一步包括：一第一線結合導腳，位於所述載體基板的所述第一表面上並且電耦接於所述第一焊盤；一第二線結合導腳，位於所述載體基板的所述第一表面上並且電耦接於所述第一輸入/輸出端；其中所述結合線電耦接於所述第一線結合導腳與所述第二線結合導腳之間。
  5. 如申請專利範圍第3項所述之半導體倒裝晶片封裝，其中所述第一互連包括：一第一凸塊，電耦接於所述倒裝晶片；以及一第一焊盤，位於所述載體基板的所述第一表面上，其中所述第一焊盤電耦接於所述第一凸塊；以及所述第二互連包括：一第二凸塊，電耦接於所述倒裝晶片；以及一第二焊盤，位於所述載體基板的所述第一表面上，其中所述第二焊盤電耦接於所述第二凸塊；其中所述結合線選擇性地將所述第一焊盤或所述第二焊盤耦接於所述第一輸入/輸出端。
  6. 如申請專利範圍第5項所述之半導體倒裝晶片封裝，進 一步包括：一第一線結合導腳，位於所述載體基板的所述第一表面上並且電耦接於所述第一焊盤；一第二線結合導腳，位於所述載體基板的所述第一表面上並且電耦接於所述第一輸入/輸出端；以及一第三線結合導腳，位於所述載體基板的所述第一表面上並且電耦接於所述第二焊盤；其中所述結合線選擇性地耦接於所述第一線結合導腳與所述第二線結合導腳之間或所述第三線結合導腳與所述第二線結合導腳之間。
  7. 如申請專利範圍第1項所述之半導體倒裝晶片封裝，其中所述倒裝晶片由一封膠進行囊封。
  8. 如申請專利範圍第7項所述之半導體倒裝晶片封裝，其中所述封膠至少覆蓋所述載體基板的所述第一表面的一部分。
  9. 如申請專利範圍第7項所述之半導體倒裝晶片封裝，其中所述封膠至少覆蓋所述結合線的一部分。
  10. 如申請專利範圍第1項所述之半導體倒裝晶片封裝，其中所述第一輸入/輸出端是一焊接球，位於所述載體基板的一第二表面上。
  11. 如申請專利範圍第10項所述之半導體倒裝晶片封裝，其中所述載體基板是一印刷電路板。
  12. 如申請專利範圍第10項所述之半導體倒裝晶片封裝，其中所述結合線由鋁、銅、金線或其組合構成。
  13. 如申請專利範圍第6項所述之半導體倒裝晶片封裝，其中所述第一焊盤、所述第二焊盤、所述第一線結合導腳以及所述第二線結合導腳由鋁、銅、金或其組合構成。
  14. 如申請專利範圍第13項所述之半導體倒裝晶片封裝，進一步包括一表面處理層，位於所述第一焊盤、所述第二焊盤、所述第一線結合導腳以及所述第二線結合導腳上，其中所述表面處理層由一化學鎳鈀金層、一鎳/金層或其組合構成。
  15. 一種半導體倒裝晶片封裝，包括：一載體基板；一倒裝晶片，安裝於所述載體基板上，所述倒裝晶片包括一第一輸入/輸出焊盤與一第二輸入/輸出焊盤，所述第一輸入/輸出焊盤與所述第二輸入/輸出焊盤位於所述倒裝晶片的一活性表面上，其中所述第一輸入/輸出焊盤與所述第二輸入/輸出焊盤之間的切換由焊線來實施。
  16. 如申請專利範圍第15項所述之半導體倒裝晶片封裝，進一步包括：所述半導體倒裝晶片封裝的一第一輸入/輸出端；以及一結合線；其中所述倒裝晶片通過多個互連耦接於所述載體基板，所述互連包括一第一互連與一第二互連，並且為了完成所述切換，所述結合線選擇性地將所述第一輸入/輸出端耦接於所述載體基板的一第一表面上相應於所述第一輸入/輸出焊盤的所述第一互連或相應於所述第二輸入/輸出焊盤的所述第二互連。
  17. 如申請專利範圍第16項所述之半導體倒裝晶片封裝，其中所述第一互連包括：一第一凸塊，電耦接於所述倒裝晶片；以及一第一焊盤，位於所述載體基板的所述第一表面上，其中所述第一焊盤電耦接於所述第一凸塊；以及其中，所述第二互連包括：一第二凸塊，電耦接於所述倒裝晶片；以及一第二焊盤，位於所述載體基板的所述第一表面上，其中所述第二焊盤電耦接於所述第二凸塊；其中所述結合線選擇性地將第一焊盤或第二焊盤耦接於所述第一輸入/輸出端。
  18. 如申請專利範圍第17項所述之半導體倒裝晶片封裝，進一步包括：一第一線結合導腳，位於所述載體基板的所述第一表面上並且電耦接於所述第一焊盤；一第二線結合導腳，位於所述載體基板的所述第一表面上並且電耦接於所述第一輸入/輸出端；以及一第三線結合導腳，位於所述載體基板的所述第一表面上並且電耦接於所述第二焊盤；其中所述結合線選擇性地耦接於所述第一線結合導腳與所述第二線結合導腳之間或所述第三線結合導腳與所述第二線結合導腳之間。
  19. 如申請專利範圍第16項所述之半導體倒裝晶片封裝，進一步包括：所述半導體倒裝晶片封裝的一第二輸入/輸出端；其中所述結合線選擇性地將所述第一輸入/輸出端或所述第二輸入/輸出端耦接於所述載體基板的所述第一表面上的所述第一互連。
  20. 如申請專利範圍第16項所述之半導體倒裝晶片封裝，其中所述第一輸入/輸出端是所述載體基板的一第二表面上的一焊接球。
  21. 如申請專利範圍第20項所述之半導體倒裝晶片封裝，其中所述載體基板是一印刷電路板。
  22. 如申請專利範圍第16項所述之半導體倒裝晶片封裝，其中所述結合線由鋁、銅、金或其組合構成。
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