TWI390689B - 封裝基板結構及其製法 - Google Patents

Description

封裝基板結構及其製法

本發明係關於一種封裝基板結構及其製法，尤指一種封裝基板之電性連接墊與線路層之粗糙度不同之結構及其製法。

隨著電子產業的蓬勃發展，電子產品亦逐漸邁入多功能、高性能的研發趨勢。為滿足半導體封裝件高積集度(Integration)及微型化(Miniaturization)的封裝需求，以供更多主被動元件及線路載接，半導體封裝基板亦逐漸由雙層板演變成多層板(Multi-layer board)，俾在有限的空間下運用層間連接技術(Interlayer connection)以擴大半導體封裝基板上可供利用的線路佈局面積，藉此配合高線路密度之積體電路(Integrated circuit)需要，且在相同基板單位面積下能容納更多數量的線路及電子元件、及降低封裝基板的厚度，而能達到封裝件輕薄短小、且提高電性功能之目的。

又為達電子產品縮小化及功能增加之使用需求，電路板或封裝基板之線路設計越來越密集，以因應微處理器、晶片組、繪圖晶片與特殊應用積體電路(ASIC)等高效能晶片之運算需要，佈有導線之半導體封裝基板亦需提昇其傳遞晶片訊號、改善頻寬、控制阻抗等功能，以因應高I/O數封裝件的發展。然而，為符合半導體封裝件輕薄短小、多功能、高速度、高線路密度及高頻化的開發方向，封裝基板已朝向細線路及小孔徑發展。現有封裝基板之關鍵尺 寸(critical dimension)，包括線寬(Line width)、線距(Line Space)從傳統100微米已縮減至現在的30微米以下，並持續朝向更微小化的方向進行研發。

惟，為達到細線寬的目的，導致該線路層與介電層(或絕緣保護層、表面處理層)之間的接觸面積縮小，因而降低該線路層與介電層(或絕緣保護層、表面處理層)之間的結合力；為提供細線路，並使該線路層與介電層(或絕緣保護層、表面處理層)之間有較佳之結合力，習知係於線路層之表面藉由粗化法以提高介電層(或絕緣保護層、表面處理層)與線路層之間的結合力，以避免該介電層(或絕緣保護層、表面處理層)於後續製程中產生剝離。

請參閱第1A至1D圖，係為習知藉由粗化線路層以提高該線路層與絕緣保護層之結合力的封裝基板結構及其製法之剖視示意圖。

如第1A圖所示，首先，提供一基板本體10，係具有相對之第一表面10a及第二表面10b，於該第一表面10a及第二表面10b上分別形成第一線路層11a及第二線路層11b，且該第一線路層11a具有複數第一線路112及複數電性接觸墊111，且該第一線路112端部係電性連接該電性接觸墊111，而該第一線路112之寬度為W1。

如第1B圖所示，於該第一線路層11a及第二線路層11b的表面進行例如為蝕刻之粗化製程，使得該第一線路層11a及第二線路層11b表面形成粗化面110，而經過粗化製程後，該第一線路112之寬度縮減為W2，且隨著封 裝基板朝向細間距之發展，該粗化製程導致該第一線路層11a之寬度縮小現象所造成的影響亦漸趨明顯。

如第1C圖所示，於該第一表面10a及第一線路層11a上形成第一絕緣保護層12a，並於該第二表面10b及第二線路層11b上形成第二絕緣保護層12b，且該第一絕緣保護層12a中形成開孔120a以外露該些電性接觸墊111。

如第1D圖所示，於外露之該粗化面110上形成表面處理層13；如第1D’圖所示，其係為第1D圖之上視圖，如圖所示，該電性接觸墊111因為經過粗化製程的影響，而從寬度W1’縮減至寬度W2’；如第1D”圖所示，其係為第1D’圖的表面示意圖，其中，大的顆粒(grain)代表大的粗糙度，由圖可知，經過粗化製程的粗化面110具有大粗糙度。

惟，上述之封裝基板結構製程中，該粗化製程導致該第一線路層11a之厚度減薄，及該第一線路112與電性接觸墊111之寬度縮小，而該電性接觸墊111之寬度縮小將導致該電性接觸墊111之電性連接之接觸面積縮小，導致後續打線製程之電性連接品質不良的缺失；此外，具有大粗糙度之粗化面110之電性接觸墊111亦不利於後續進行打線製程之電性連接品質。

因此，如何提供一種封裝基板結構及其製法，以避免習知技術中該電性接觸墊之寬度因進行蝕刻粗化而縮小，導致後續打線製程電性連接品質不良之缺失，實已成為目前業界亟待克服之課題。

鑑於上述習知技術之缺失，本發明係提供一種封裝基板結構及其製法，能避免該些電性接觸墊因粗化而導致該些電性接觸墊之寬度縮小，進而造成後續製程之電性連接品質不良等問題。

為達上述及其他目的，本發明揭露一種封裝基板結構，係包括：基板本體，係具有第一表面；第一線路層，係設於該第一表面上，該第一線路層具有複數第一線路及與該第一線路電性連接之複數電性接觸墊，且各該第一線路具有第一粗化面，而各該電性接觸墊具有第二粗化面，又該第二粗化面之粗糙度小於該第一粗化面之粗糙度；以及第一絕緣保護層，係設於該第一表面及第一線路層上，且該第一絕緣保護層具有開孔以外露該些電性接觸墊之第二粗化面與該電性接觸墊周遭的第一表面。

依上述之封裝基板結構，復包括表面處理層，係設於該些電性接觸墊之第二粗化面上，且該表面處理層係與該第一絕緣保護層相鄰接，該表面處理層之材料係為電鍍鎳/金(Ni/Au，係先形成鎳，之後再形成金)、化學鍍鎳/金、化鎳浸金(Electroless Ni & Immersion Gold，ENIG)、或化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)。

又依上所述，該基板本體復包括相對於該第一表面之第二表面，該第二表面上設有第二線路層，且該第二線路層具有第一粗化面，且於該第二表面及第二線路層上設有 第二絕緣保護層。

於前述之封裝基板結構中，該電性接觸墊之厚度可大於該第一線路之厚度，且該表面處理層係可完整覆蓋在該電性接觸墊之頂面及側面的第二粗化面上。

本發明復提供一種封裝基板結構之製法，係包括：提供一基板本體，係具有第一表面，該基板本體之第一表面上設有第一線路層，該第一線路層具有複數第一線路及與其電性連接之複數電性接觸墊；於該第一表面及第一線路層上形成阻層；該阻層經圖案化製程以外露出該些第一線路並覆蓋該些電性接觸墊；於該些外露出之第一線路表面進行第一次粗化製程以形成第一粗化面；移除該阻層；於該第一表面及第一線路層上形成第一絕緣保護層，且該第一絕緣保護層中形成開孔以外露該些電性接觸墊與該電性接觸墊周遭的第一表面；以及於該些外露之電性接觸墊上進行第二次粗化製程以於該些電性接觸墊上形成第二粗化面，且該第二粗化面之粗糙度小於該第一粗化面之粗糙度。

依上述之封裝基板結構之製法，復包括於該電性接觸墊之第二粗化面上形成表面處理層，該表面處理層之材料係為電鍍鎳/金(Ni/Au，係先形成鎳，之後再形成金)、化學鍍鎳/金、化鎳浸金(Electroless Ni & Immersion Gold，ENIG)、或化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)。

依上所述，該基板本體復包括相對於該第一表面之第二表面，該第二表面上設有第二線路層，且於該第二線路 層上形成第一粗化面，又可於該第二表面及第二線路層上形成第二絕緣保護層。

於前述之封裝基板結構之製法中，該電性接觸墊之厚度可大於該第一線路之厚度，且該表面處理層係可完整覆蓋在該電性接觸墊之頂面及側面的第二粗化面上。

本發明之封裝基板結構及其製法，係於該基板本體之第一表面的電性接觸墊先形成阻層，再令外露之第一線路層的表面先形成第一粗化面，俾能藉由該阻層以保護該些電性接觸墊，之後移除該阻層並於該基板本體之第一表面及第一線路層上形成第一絕緣保護層，且該第一絕緣保護層中形成開孔，以外露該些電性接觸墊，接著於該些外露之電性接觸墊的表面形成粗糙度較小之第二粗化面，俾以避免習知該些電性接觸墊因粗化而導致該些電性接觸墊之寬度不足與較大粗糙度，而影響後續打線製程之電性連接品質。

以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。

請參閱第2A至2H圖，係為本發明之封裝基板結構之製法示意圖。

如第2A圖所示，提供一基板本體20，係具有相對之第一表面20a及第二表面20b，該基板本體20之第一表面20a及第二表面20b上分別設有第一線路層21a及第二線 路層21b，其中，該第一線路層21a具有複數第一線路212及與其電性連接之複數電性接觸墊211。

如第2B圖所示，於該第一表面20a及第一線路層21a上形成阻層22。

如第2C圖所示，該阻層22經圖案化製程僅外露出該些第一線路212，並覆蓋該些電性接觸墊211，以於後續製程所需外露之表面。

如第2D圖所示，於該外露之第一線路212及第二線路層21b表面進行第一次粗化製程以形成第一粗化面210a。

如第2E圖所示，移除該阻層22，以外露出該些電性接觸墊211。

如第2F圖所示，於該第一表面20a及第一線路層21a上形成第一絕緣保護層23a，並於該第二表面20b及第二線路層21b上形成第二絕緣保護層23b，俾能藉由該第一線路層21a之第一粗化面210a以加強該第一絕緣保護層23a與第一線路層21a之間、及該第二絕緣保護層23b與第二線路層21b之間的結合力，且該第一絕緣保護層23a中形成有開孔230a以外露出該些電性接觸墊211與該電性接觸墊211周遭的第一表面20a。於本實施例中，該開孔230a亦外露出與該電性接觸墊211相鄰接之部分第一粗化面210a；然而，該開孔230a亦可不外露該第一粗化面210a(圖式中未表示)。

如第2G圖所示，於該外露出之電性接觸墊211上進 行第二次粗化製程以於該電性接觸墊211上形成第二粗化面210b，且該第二粗化面210b之粗糙度小於該第一粗化面210a之粗糙度，俾令該電性接觸墊211之第一粗化面210a提供後續打線製程有較佳之電性連接品質；其中，該電性接觸墊211之厚度大於該第一線路212之厚度。

如第2H圖所示，於該電性接觸墊211之第二粗化面210b及與其相鄰接之部分第一粗化面210a上形成表面處理層24，其中，該表面處理層24係完整覆蓋在該電性接觸墊211之頂面及側面的第二粗化面210b上，該表面處理層24之材料係可為電鍍鎳/金(Ni/Au，係先形成鎳，之後再形成金)、化學鍍鎳/金、化鎳浸金(Electroless Ni & Immersion Gold，ENIG)、或化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)；由於該表面處理層24係形成於該第一絕緣保護層23a之後，故該表面處理層24係與該第一絕緣保護層23a相鄰接；如第2H’圖所示’其係為第2H圖之上視圖，如圖所示，該電性接觸墊211與第一線路層21a鄰接處的部分因為經過第一次粗化製程導致寬度明顯縮減，該鄰接處從寬度W3縮減至寬度W4，而該電性接觸墊211被該阻層22覆蓋之表面因未進行第一次粗化製程，故其仍保有較大寬度W3；如第2H”圖所示，其係為第2H’圖的表面示意圖，其中，較大的顆粒(grain)代表較大的粗糙度，較小的顆粒代表較小的粗糙度，由圖可知，經過第一次粗化製程的第一粗化面210a之粗糙度大於經過第二次粗化製程的第二粗化面 210b。

藉由前述實施例之說明，即知本發明之特徵在於：該基板本體20之第一表面20a的電性接觸墊211上先形成阻層22，再於外露之第一線路層21a形成該第一粗化面210a，當移除該阻層22且形成該第一絕緣保護層23a之後，令該些電性接觸墊211外露於該第一絕緣保護層23a之開孔230a，接著於該些外露之電性接觸墊211的表面上形成粗糙度較小之第二粗化面210b，俾以避免習知之電性接觸墊因粗化而導致電性接觸墊之寬度不足與較大粗糙度，進而造成後續打線製程之電性連接品質不良的缺失。

本發明復提供一種封裝基板結構，係包括：基板本體20，係具有第一表面20a；第一線路層21a，係設於該第一表面20a上，於該第一表面20a上具有複數第一線路212及與其電性連接之複數電性接觸墊211，且各該第一線路212具有第一粗化面210a，而各該電性接觸墊211具有第二粗化面210b，又該第二粗化面210b之粗糙度小於該第一粗化面210a之粗糙度；以及第一絕緣保護層23a，係設於該第一表面20a及第一線路層21a上，並具有開孔230a以外露該些電性接觸墊211之第二粗化面210b與該電性接觸墊211周遭的第一表面20a。

依上述之封裝基板結構，復包括表面處理層24，係設於該些電性接觸墊211之第二粗化面210b上，且該表面處理層24係與該第一絕緣保護層23a相鄰接，該表面處理層24之材料係可為電鍍鎳/金(Ni/Au，係先形成鎳，之後再 形成金)、化學鍍鎳/金、化鎳浸金(Electroless Ni & Immersion Gold，ENIG)、或化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)。

依上所述，該基板本體20復包括第二表面20b，係相對於該第一表面20a，該第二表面20b上設有第二線路層21b，且該第二線路層21b具有第一粗化面210a。

又依上所述，復包括第二絕緣保護層23b，係設於該第二表面20b及第二線路層21b上。

於前述之封裝基板結構中，該電性接觸墊211之厚度可大於該第一線路212之厚度，且該表面處理層24係可完整覆蓋在該電性接觸墊211之頂面及側面的第二粗化面210b上。

綜上所述，本發明之封裝基板結構及其製法，主要係先於該基板本體之第一表面的電性接觸墊上形成阻層，再令外露之第一線路層與第二線路層的表面形成第一粗化面，俾能藉由該阻層以保護該些電性接觸墊，之後移除該阻層，並於該基板本體之第一表面及第一線路層上形成第一絕緣保護層，且於該第二表面及第二線路層上形成第二絕緣保護層，並於該第一絕緣保護層中形成開孔，以外露出該些電性接觸墊，接著於該些外露之電性接觸墊的表面上形成粗糙度較小之第二粗化面，俾以避免習知電性接觸墊因粗化導致電性接觸墊之寬度不足與較大粗糙度，導致後續打線製程之電性連接品質不良的缺失。

上述實施例僅例示性說明本發明之原理及其功效，而 非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。

10,20‧‧‧基板本體

10a,20a‧‧‧第一表面

10b,20b‧‧‧第二表面

11a,21a‧‧‧第一線路層

110‧‧‧粗化面

111,211‧‧‧電性接觸墊

112,212‧‧‧第一線路

11b,21b‧‧‧第二線路層

12a,23a‧‧‧第一絕緣保護層

12b,23b‧‧‧第二絕緣保護層

120a,230a‧‧‧開孔

13,24‧‧‧表面處理層

210a‧‧‧第一粗化面

210b‧‧‧第二粗化面

22‧‧‧阻層

W1,W2,W1’W2’,W3,W4‧‧‧寬度

第1A至1D圖係為習知之封裝基板結構及其製法之剖視示意圖；其中，第1D’圖係為第1D圖之上視圖，第1D”圖係為第1D’圖的表面示意圖；以及第2A至2H圖係為本發明之封裝基板結構及其製法之剖視示意圖，其中，第2H’圖係為第2H圖之上視圖，第2H”圖係為第2H’圖的表面示意圖。

20‧‧‧基板本體

20a‧‧‧第一表面

20b‧‧‧第二表面

21a‧‧‧第一線路層

211‧‧‧電性接觸墊

212‧‧‧第一線路

21b‧‧‧第二線路層

23a‧‧‧第一絕緣保護層

230a‧‧‧開孔

23b‧‧‧第二絕緣保護層

210a‧‧‧第一粗化面

210b‧‧‧第二粗化面

Claims (14)

1. 一種封裝基板結構，係包括：基板本體，係具有第一表面；第一線路層，係設於該第一表面上，該第一線路層具有複數第一線路及與該第一線路電性連接之複數電性接觸墊，且各該第一線路具有第一粗化面，而各該電性接觸墊具有第二粗化面，又該第二粗化面之粗糙度小於該第一粗化面之粗糙度；以及第一絕緣保護層，係設於該第一表面及第一線路層上，且該第一絕緣保護層具有開孔以外露該些電性接觸墊之第二粗化面與該電性接觸墊周遭的第一表面。
2. 如申請專利範圍第1項之封裝基板結構，復包括表面處理層，係設於該些電性接觸墊之第二粗化面上，且該表面處理層係與該第一絕緣保護層相鄰接。
3. 如申請專利範圍第2項之封裝基板結構，其中，該表面處理層之材料係為電鍍鎳/金(Ni/Au，係先形成鎳，之後再形成金)、化學鍍鎳/金、化鎳浸金(Electroless Ni & Immersion Gold，ENIG)、或化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)。
4. 如申請專利範圍第1項之封裝基板結構，其中，該基板本體復包括相對於該第一表面之第二表面，該第二表面上設有第二線路層，且該第二線路層具有該第一 粗化面。
5. 如申請專利範圍第4項之封裝基板結構，復包括第二絕緣保護層，係設於該第二表面及第二線路層上。
6. 如申請專利範圍第1項之封裝基板結構，其中，該電性接觸墊之厚度大於該第一線路之厚度。
7. 如申請專利範圍第2項之封裝基板結構，其中，該表面處理層係完整覆蓋在該電性接觸墊之頂面及側面的第二粗化面上。
8. 一種封裝基板結構之製法，係包括：提供一基板本體，係具有第一表面，該基板本體之第一表面上設有第一線路層，該第一線路層具有複數第一線路及與該第一線路電性連接之複數電性接觸墊；於該第一表面及第一線路層上形成阻層；該阻層經圖案化製程以外露出該些第一線路並覆蓋該些電性接觸墊；於該些外露之第一線路表面進行第一次粗化製程以形成第一粗化面；移除該阻層；於該第一表面及第一線路層上形成第一絕緣保護層，且於該第一絕緣保護層中形成開孔以外露該些電性接觸墊與該電性接觸墊周遭的第一表面；以及於該些外露之電性接觸墊上進行第二次粗化製程以於該些電性接觸墊上形成第二粗化面，且該第二粗 化面之粗糙度小於該第一粗化面之粗糙度。
9. 如申請專利範圍第8項之封裝基板結構之製法，復包括於該電性接觸墊之第二粗化面上形成表面處理層。
10. 如申請專利範圍第9項之封裝基板結構之製法，其中，該表面處理層之材料係為電鍍鎳/金(Ni/Au，係先形成鎳，之後再形成金)、化學鍍鎳/金、化鎳浸金(Electroless Ni & Immersion Gold，ENIG)、或化鎳鈀浸金(Electroless Nickel/Electroless Palladium/Immersion Gold，ENEPIG)。
11. 如申請專利範圍第8項之封裝基板結構之製法，其中，該基板本體復包括相對於該第一表面之第二表面，該第二表面上設有第二線路層，且於該第二線路層上形成該第一粗化面。
12. 如申請專利範圍第11項之封裝基板結構之製法，復包括於該第二表面及第二線路層上形成第二絕緣保護層。
13. 如申請專利範圍第8項之封裝基板結構之製法，其中，該電性接觸墊之厚度大於該第一線路之厚度。
14. 如申請專利範圍第9項之封裝基板結構之製法，其中，該表面處理層係完整覆蓋在該電性接觸墊之頂面及側面的第二粗化面上。